具通信功能之車用功率系統晶片---子計畫一：車用電源線通訊系統之類比前端積體電路設計(III)

行政院國家科學委員會專題研究計畫 成果報告

具通信功能之車用功率系統晶片--子計畫一：車用電源線

通訊系統之類比前端積體電路設計(3/3)

研究成果報告(完整版)

計 畫 類 別 ： 整合型 計 畫 編 號 ： NSC 99-2220-E-009-023- 執 行 期 間 ： 99 年 08 月 01 日至 100 年 07 月 31 日 執 行 單 位 ： 國立交通大學電機與控制工程學系（所） 計 畫 主 持 人 ： 洪浩喬 計畫參與人員： 碩士班研究生-兼任助理人員：李健文 碩士班研究生-兼任助理人員：張志健 碩士班研究生-兼任助理人員：王毓賢 碩士班研究生-兼任助理人員：黃琮致 博士班研究生-兼任助理人員：洪紹峰 報 告 附 件 ： 出席國際會議研究心得報告及發表論文 公 開 資 訊 ： 本計畫涉及專利或其他智慧財產權，2 年後可公開查詢

中 華 民 國 100 年 10 月 31 日

中文摘要： 本年度我們總計發表一篇 IEEE Tran. VLSI Systems 期刊論文 [32]，兩篇國際研討會論文[33-34]，以及兩篇國內研討會論文 [35-37]。針對總計畫需求，我們成功實現一顆具前景校正功能 之 12 位元循序漸近式類比數位轉換器。量測結果顯示所提出之 校正方法可以將原本±4.8 LSB 之 INL 提升至±2.0 LSB 以內。本 技術申請我國及美國專利中。此外，我們也提出一個適用於電 流導向式數位類比轉換器的前景校正方法。相較於已知文獻之 校正方法多數只降低 SFDR 而非 SNDR，我們針對靜態非線性 進行校正因而可以降低雜訊。另外，所提出之校正法因不須額 外增加電流源，因此解決了額外增加電流源與原有電流源之間 不匹配的問題。所需增加的校正用類比電路僅僅是一個電流比 較器，其餘的校正控制器皆為數位電路，因此校正電路非常穩 健，不會降低產品良率。根據所提出的校正法，我們利用 CIC0.18um 製程實現一顆具前景校正功能之 14 位元 100MS/s 電 流導向式數位類比轉換器提供計劃之用，量測結果顯示所提出 的校正法的確可改善該數位類比轉換器的線性度降低輸出雜 訊。本技術申請我國專利中。

英文摘要： We have published a journal paper on IEEE Tran. VLSI Systems [32], two international conference papers [33-34], and two domestic conference papers [35-37] this year. To fit the requirements of this project, we implemented a digitally calibrated 12-bit successive approximation ADC in 90nm CMOS based on our proposed foreground calibration method. The measurement results show that the integral nonlinearity of the ADC is improved from 4.8 LSB to within 2.0 LSB. It proves the effectiveness of the proposed

calibration method. The calibration method is applying for the USA patent and ROC patent. In addition, we also proposed a digital calibration method for the current-steering DAC. Compared with the state-of-the-art calibration methods which focus on enhancing the SFDR rather than the SNDR, the proposed method can improve the INL and DNL and thus reduce the output noise power. In addition, our calibration method does not require additional current sources. As a result, it does not suffer from the mismatch issue between the added current sources and the original current sources. The analog circuits of the hardware implementation only consist of a current comparator and some switches. The rest added circuits are all digital. Hence, the implementation of the proposed calibration method is very robust and does not have any impact on the yield of the DAC. We implemented a 14-bit 100MS/s digitally calibrated DAC in 0.18um CMOS to verify the idea. The measurement results show the proposed calibration method does improve the linearity of the DAC. The proposed method is applying for the ROC patent, currently.

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一、研究目的

由於科技的進步，汽車的結構日益複雜，越來越多的電子產品被使用在汽車 上面。複雜的如DVD 影像播放器、GPS 導航系統、汽車前後防撞雷達、恆溫獨 立空調等等，簡單的如LED 尾燈、迎賓車門燈、電動天窗、電動窗、電動座椅 等等，都可以看到電的影子。平價的車子，電子所佔的汽車成本比重約為 15~25%，而高級車可以佔到超過 50% 的汽車成本。這顯示汽車電子的重要性逐 年攀升。 更有甚之全球的石油供給量越來越吃緊，預估在2050 年將耗盡所有的石 油，能源危機的不僅不會疏解，反而會越來越重。油電混合車只是過渡時期的產 品，氫燃料車又還不成熟，未來的車可能還是比較可能採用全電動方式。如之前 在美國加州發表的 Tesla 就是一台全電動的跑車，售價十萬美元，其中的馬達 與電源總成由台灣製作。到了電動車的年代，電器設備的使用就會更高，將會達 80% 以上。 圖1 所示為一個電相關的基本系統，每一個開關、燈具、驅動點，都有一 條特定的導線或匯流排，將指令由開關處傳送至儀表板，然後再將動作指令傳到 受驅動點。據統計汽車的總共有超過300 條以上長短不一的導線，複雜的高級轎 車甚至有超過500 條的導線，總長度超過 1000 公尺。以電動窗為例，它就有一 條線拉到電動窗的開關處，將開關的指令傳至儀表板後方，再把指令由另一條專 線傳至該電動窗，方向燈與車頭燈亦有相同的機制。這些來來回回的線路，使得 汽車的繞線非常的複雜。不僅造成維修的困難，也是可靠度一個非常大的威脅。 圖1、汽車電系統示意圖 圖2 所示為汽車電路線的示意圖，實際的複雜度遠超過此一圖示。複雜的 繞線，除了提高生產成本與增加維修困難外，也嚴重的影響汽車的可靠度。統計 資料顯示，多數的汽車故障與電路系統相關。此一觀察引發了本計劃的構想。

2 圖2、汽車電路導線佈局示意圖 本計劃提出一個汽車專用的電源線通訊技術，並結合可程式的功率積體電 路，根據所接受的指令，產生所需要的驅動信號，來驅動被控制的元件。以燈具 控制而言，方向燈、煞車燈、車內燈、倒車燈、緊急燈等，均有不同亮度與閃爍 頻率的需求，LED 與傳統燈泡亦有不同之驅動電壓與模式。以馬達驅動而言， 自動車窗馬達、電動座椅、天窗馬達、天線馬達、甚至汽車驅動馬達等，亦有不 同的驅動能力與模式。本計劃提出的汽車功率SoC，能夠經由電源線來傳送指 令，並且根據所接收到的指令，調整輸出的電壓電流大小、閃爍頻率、甚至到馬 達驅動的電壓電流曲線 (Voltage/Current Profile)。如此，多數的車上電器裝備， 都可使用此一晶片進行驅動，而汽車也只有一條電源線，更有甚之，此電源線為 單一條串聯線，不需要向傳統的平行佈線方式。如此則能大大的減少佈線的使 用，也能夠提昇汽車的可靠度，降低汽車的生產成本。 Signal Conditioning Circuits Filter ADC DAC Processor Baseband Ferrite bead regulator DC power Power Line 圖3、提出之應用於車用電源線通訊系統之 transceiver 的基本架構 圖3 顯示本子計畫所提出之應用於車用電源線通訊系統之 transceiver 的基本 架構。其包含一signal conditioning circuits、an anti-aliasing filter、一個類比數位 轉換器(ADC) 、與一個數位類比轉換器(DAC)。對發射端(transmitter end)而言， 通訊訊號經由基頻處理器(baseband processor)處理後，送至 DAC 轉成類比訊號， 再藉由AC coupling 電容偶合至 DC power line 上。對接收端(receiver end)而言，

先藉由 AC coupling 電容將電源線上之通訊訊號的共模訊號調整至適當位準

後，再經signal conditioning circuits 與 anti-aliasing filter 處理，將訊號調整制適

當位準並將雜訊作初步濾除，最後將輸出送至ADC 轉成數位訊號後，再交由基

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經初步估算，ADC 的規格需具備 10 位元解析度與 10MS/s 的取樣率。對於

如此的規格而言可能的 ADC 架構包含管線式(pipelined)類比數位轉換器與循序

逼近式(successive approximation, SA)類比數位轉換器。然而，受限於電池的有限 容量，我們必須儘可能降低各元件的功耗。管線式類比數位轉換器與積差式調變 器皆需要運算放大器作為基本元件所以其耗能較高。另一方面，循序逼近式類比 數位轉換器不需要高效能的運算放大器，因此可以大幅降低類比數位轉換器的功 耗。 要同時達到低耗能與高精準度對傳統的循序漸近式SAR ADC 設計來說是非 常困難的，這是由於傳統設計使用了二進位加權電容陣列來實現所需的 DAC，

所以ADC 的整體效能會被 DAC 的線性度給限制住了。為解決 DAC 中電容由於

製程的不精準度所造成整體 ADC 的效能下降，我們提出一嶄新的前景校正方 法，藉由所提出的校正演算法可發現各個電容之間的比例誤差並且加以數位量 化，並在最終轉換後依所的數位誤差碼修正輸出碼，如此便可提升SAR ADC 的 精準度，又可同時達到超低耗能的要求。所需的額外硬體皆為數位電路，因此具 備高良率的特性。 圖4、傳統八位元循序漸近式類比數位轉換器與其對稱中心電容佈局架構

傳統的SAR ADC 架構如圖 4，我們以八位元之 SAR ADC 舉例，為了解決

電容之間不匹配的效應，所以通常採用中心對稱式的佈局，以期望能使誤差作常 態分布，把電容的影響最小化， ADC 之精準度最大化。

4 不匹配效應是無法被解決的。所以我們利用不同的切換方式找出電容之間的誤差 量，而且我們只需要一個參考電壓就可以將電容過大 過小所造成的誤差量給數 位化，之後儲存在暫存器中，每次轉換過程中分別補償所使用到的電容所造成的 電容誤差偏移量，最後得到準確的轉換結果。 使用全差動式的電路架構，能夠使類比電路之共模(common-mode)雜訊降 低，因此，若能在全差動式類比數位轉換器中加入此演算法，相信一定能大大提 升此類比數位轉換器的效能。在先進製程的發展下，SAR ADC 也可以在高速的 取樣頻率下操作，速度接近pipelined ADC 架構。並且在相同準確度的要求下， SAR ADC 具有低耗能的優勢。 另一方面，transceiver 所需之 DAC 至少要具備 10 位元解析度與 10MS/s 的 取樣率方能提供所需的通訊頻寬。一般常見的數位類比轉換器包括了電阻式、電 容式與電流導向式，然而，前兩種使用運算放大器之電阻式和電容式數位類比轉 換器很難推動低電阻負載，故我們預計採用電流重新導向式(current-steering, CS) 的數位類比轉換器架構來實作，其偏壓電流只有一種流向：流向負載。可知其電 流轉換效益為100%，可以產生足夠大的電流去推動高負載。因此，在高速的應 用中使用電流導向式數位類比轉換器是一個很好的實現方式。

二、研究方法與成果

基於上述討論，本計劃實現一個具備 12 位元解析度與 10MS/s 的取樣率的 低耗能循序逼近式類比數位轉換器，以及一個具備14 位元精確度與 100 MS/s 的 取樣率的高速電流導向式數位類比轉換器，作為本子計畫所提出之應用於車用電 源線通訊系統之transceiver 的元件。以下將分別討論此 SAR ADC 和 CS DAC 的 設計原理及電路實現。

1. SAR ADC 的設計與實現

由於要實現低耗能的類比數位轉換器，從各種類比數位轉換器架構上的分 析，發現在中解析度(8~12 bits)的設計採用循序漸近式類比數位轉換器是最省電 的架構，於是我們使用循序漸近式類比數位轉換器的架構來完成我們的類比數位 轉換器。 全差動循序漸近式類比數位轉換器主要的構成元件為一個比較器，兩組具有 多位元輸入能力的數位類比轉換器(DAC)，以及數位循序漸近暫存器(SAR)，而 若解析度高時，通常比較器前會加上一前置放大器，圖5 為傳統的循序漸近式類 比數位轉換器架構。此架構的轉換原理主要是使用二進位搜尋演算法(binary search algorithm)的觀念，其操作方式主要分成兩個部分，分別是取樣模式及電荷 重新分佈模式。 但是此架構有兩個缺點，第一點若要實現12 位元的解析度，一組 DAC 就 需要4096 個單位電容，面積實在太大；第二點若使用 MiM 來實現電容，製程後

5 電容約有0.1%的誤差量，最小電容值假設為 C，如要完成 12 位元，其最大的電 容為211*C 其值在加上製成之後有±0.1%的誤差，假設以誤差最大值來考慮 (-0.1%)，其最小值為 211*C*0.999，假設其它電容為理想，其理想上 1/2Vref (Vref 假設為1v) 應該分到 0.5 之壓降，但因為不匹配的影響，所以只分到 0.4995，這 個值和理想上的差值就為其不匹配所造成之錯誤，而這個錯誤為0.5m-V，其值 大於1/2LSB (1LSB 等於 0.24m-V)。 圖5、傳統的全差動循序近似式類比數位轉換器 因此，我們改採split DAC 的方式來實現，電路如圖 6 所示： C1 C2 C3 C4 C0 C5 C6 CC C7 C8 C9 C10 C11 C1 C2 C3 C4 C0 C5 C6 C7 C8 C9 C10 C11 CC VSS VSS Vin Vip 2 Φ SA SA 12 D ~D1 1 Φ Φ2Φ3 2 Φ 1 Φ Vcin S1 C12 S12 CD C12 S12 CD Vcip VREF VREF CE CE 3 Φ S9 S8 S10 S2 S3 S4 DACn S5 S6 S1 S0 S11 S7 S9 S8 S10 S2 S3 S4 S5 S6 S0 S11 S7 SB DACp Controller + -Comp D Eql SAR/CAL S12~S0 SA SD SD SE SE 圖三、所提出的可校正SAR ADC 電路 以下將對電路各個部份做詳盡介紹。 A. 取樣保持電路 (S/H) 在開關SN使用bootstrapping 的技巧，為了追求更高的線性度，故我們使用 Constant Vgs 的方式來提高 S/H 之線性度。 圖7 為我們的取樣保持電路，主要的架構由一 Bootstrapping 電路將電晶體 N3 的閘極電位提升至 2VDD-∆V，而電晶體 N10 為主要的輸入輸出開關，其當

6 電晶體N10 開關 ON 時，利用 N9、P1 和 C3 將 N10 的 Vgs 固定在 VDD，當電 晶體N10 開關 OFF 時，利用 N3、N6 和 C3 充電至 VDD。 圖7、取樣保持電路 B. 數位類比轉換器(DAC) 加權二進位電容的部分，必須去決定單位電容值，依據熱雜訊(thermal noise) 的分析及製程因素所決定，而藉由我們分析熱雜訊的結果，我們發現最小的電容 值只需大於1.1f 法拉即可，但因為此值太小，受限於製程 design rules 並無法實 現。因此我們依據佈局(layout)的因素來決定 C 值，最後所決定的 C 值約為 47fF。 位於前置放大器正負輸入端的兩個數位類比轉換器(DAC)，相當於一個全差 動數位類比轉換器(DAC)，此 ADC 工作原理是藉由使用加權二進位電容 (binary-weighted capacitor)，再藉由循序漸近暫存器所發出的一些控制信號使比 較器兩端互相逼近，即是使用電荷重新分佈(charge redistribution)原理來產生 Udac

V 、VLdac電壓，藉此互相比較來決定一些控制訊號的值去產生新的VUdac、VLdac。

要實現高解析度的連續漸近式的類比數位轉換器，我們使用所提出的前景 (foreground)校正演算法來消除電路不匹配的影響。一開機時，電路會先進行一 小段時間的電容誤差估測，以求出每一待測電容的數位誤差量。求出誤差後進入 正常轉換模式，在此模式中原始的數位輸出碼中的誤差將會以數位模式消除，以 得到正確的數位輸出碼。為方便說明以下以single-ended 結構為例。 我們所提出的校正方式係利用電容互相比較的關係，找出其之間相對於彼此 的比例誤差，其校正切換法如下圖所示，如此便可得到一組由於MSB 電容減少 導致的誤差，我們以校正MSB 電容之步驟為範例舉例說明之： y 步驟一：預充MSB 電容

7 圖8、估測因為 MSB 電容值減少引起之誤差的方法步驟一：預充 MSB 電容 此處定義： y 步驟二：電荷重新分佈 利用控制開關將預充電荷重新分佈產生一電壓。此電壓之理想值為VREF/2。但 由於MSB 電容誤差造成此電壓不等於 VREF/2。 圖9、估測因為 MSB 電容值減少引起之誤差的方法步驟二：電荷重新分佈 y 步驟三: Bit-cycling 藉由 SAR 本身的類比數位轉換能力我們可將此電壓轉換為一數位碼，此數位碼 帶有MSB 電容誤差資訊。 MSB T MSB sub MSB MSB MSB T MSB T MSB MSB C C C C C C C C C C C C ∆ − = + + + = − = ≡ + − − 2 ... 2 1

8 圖10、估測因為 MSB 電容值減少引起之誤差的方法步驟三：Bit-cycling 以數學方式推導可得： 因此，我們就可以得知MSB 電容誤差量的大小。 同理，若 MSB 電容較設計值為大時我們亦可以利用類似技巧求得 MSB 電 容誤差資訊。 y 步驟一：預充MSB 電容 圖11、估測因為 MSB 電容值增加引起之誤差的方法步驟一：預充 MSB 電容 y 步驟二: 電荷重新分佈 E T sub T MSB T sub MSB REF dac D C C C C C C C V V = ∆ = ∆ → ∆ + = 2 1

9 利用控制開關將預充電荷重新分佈產生一電壓。此電壓之理想值為VREF/2。但 由於MSB 電容誤差造成此電壓不等於 VREF/2。 圖12、估測因為 MSB 電容值增加引起之誤差的方法步驟二：電荷重新分佈 y 步驟三: Bit-cycling 藉由SAR 本身的類比數位轉換能力我們可將此電壓轉換為一數位碼，此數位碼 帶有MSB 電容誤差資訊。 圖13、估測因為 MSB 電容值增加引起之誤差的方法步驟三：Bit-cycling 以數學方式推導可得： 而估測其他電容的誤差方式與MSB 類似。同時也可以利用本法估測偏移量並加 以消除。 最後是整體電路的校正與轉換流程圖如下： E T MSB T sub T MSB REF dac D C C C C C C V V = ∆ ⇒ ∆ + ∆ − = → 2 1 2 1

10 圖14、電路校正功能流程圖 C. 比較器(Comparator) 我們的比較器架構如下圖15，由於我們的校正演算法可以將比較器的 offset 扣除，因此我們使用最簡單的比較器設計以加快速度與降低功耗。以下將對此架 構各部份做更詳細的描述。 D D Latch Vi+ Vi-Eql V O1-V_O1+ V _i+ V i-V_O2+ V O2-#2 Pre-Amp #1 Pre-Amp 圖15、比較器級 前置放大器電路如下： VO+ V O-Vi+ V i-V_SS AV_DD VB P0 P1 P2 ND NA NB NC 圖16、前置放大器

Latch 為我們比較器之最後一級，以一個 regenerative resetable latch 電路來實

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圖17、比較器

D. 數位電路

數位電路包括了循序漸近暫存器以及校正電容所使用到的運算、控制部分。 由於TSMC 不提供 digital cell library 的 netlist 造成無法驗證電路功能，因此，此 部分以本實驗室自行開發之digital cell library 合成。

此ADC 使用 CIC 90nm 製程製作完成，測試晶片照如圖 18 所示。

圖18、SAR ADC 晶片照

以下測試結果在取樣頻率為9MS/s 與 1.2V 的測試環境下測得。

12 0 1000 2000 3000 4000 -5 0 5 Output Codes INL (LS B ) 0 1000 2000 3000 4000 -2 0 2 Output Codes DNL (L SB) Max= 4.6 LSB Min=-4.84 LSB Max=2.1 LSB Min=-1 LSB 圖19、校正前的靜態參數 0 500 1000 1500 2000 2500 3000 3500 4000 -5 0 5 Output Codes INL (LS B ) 0 500 1000 1500 2000 2500 3000 3500 4000 -3 -2 -1 0 1 2 3 Output Codes DNL (L SB) Max=1.94 LSB Min=-2.0 LSB Max=2.1 LSB Min=-0.7 LSB 圖20、校正後的靜態參數 由圖 19 和 20 可以觀察出，校正前和校正後 INL&DNL 有明顯的提升，INL 從 -4.84 LSB 至 4.6 LSB 改善到-2 LSB 至 1.94 LSB。DNL 則從 -2.0 LSB 至 1.94 LSB 改善到 -0.7 LSB 至 2.1 LSB，亦即未校正前有 missing codes，校正之 後則無missing code。校正前和校正後 INL&DNL 有明顯的提升證實所提校正方 法是有效的。

13 0 1 2 3 4 x 106 -100 -80 -60 -40 -20 0 Frequency (Hz) PS D( d B F S /bi n ) SNDR=54.6 dB ENOB=8.78 bits 圖21、校正前的輸出頻譜 0 1 2 3 4 x 106 -100 -80 -60 -40 -20 0 Frequency (Hz) PS D( d B F S /bi n ) SNDR=56.27 dB ENOB=9.1 bits 圖22、校正後的輸出頻譜 比較圖 21 和 22 可以觀察出，校正後 noise floor 有明顯的下降，大部分的諧 波也被有效的降低，而校正前和校正後的三階與五階諧波則幾乎相同，造成 SNDR 的改善幅度有限。推測可能的原因為測試訊號源的品質不佳所致。 0.5 1 1.5 2 2.5 3 3.5 4 4.5 x 106 0 10 20 30 40 50 60 Stimulus Frequency (Hz) SN DR (dB) Before calibration After calibration 圖23、校正前後的 fin vs. SNDR

14 由圖 23 可以觀察出，校正前和校正後的有效頻寬皆可達 Nyquist bandwidth。 且所提出之校正方法對高頻輸入亦可提升其SNDR。

2. CS DAC 的設計與實現

圖24 是所提出的可校正 CS DAC 的電路架構圖，我們使用電流比較器與數 位控制電路進行前景式校正，減少製程參數變異對電路產生的影響。為了避免增 加額外輔助校正電流源並減少電路面積，我們對14 位元進行了切割，切割為 3 位元MMSB、3 位元 MLSB 與 8 位元 LSB，並將 MMSB 與 MLSB 部份以溫度計 碼實現，LSB 部份以二進位權重碼實現，其中 LSB 的 8 位元經過適當的元件大 小選取與設計後，其線性度可視為理想，因此，我們以此8 位元 LSB 為基準對 高位元電流源進行權重估算與校正，令I0=ILSB1為單位電流。 圖24、14 位元 DAC 的電路架構圖 為了避免與昔知校正技術相同，增加太多額外類比電路與電流源，我們將 MMSB 和 MLSB 切割為大小相同的兩個電流源，為較小待校單元(ICM, ICL)，ICM =210 I0、ICL =27 I0，我們可以以下式表示： 12 11 1 0 12 9 8 1 0 9 2 1 2 1 I I I I I I I I I I j j CM j j CL = + ≤ = = + ≤ =

∑

∑

= = (1) 其中 Ii表示以二進位權重式表示之第 i 位元的理想電流(I1~8 = ILSB1~8)，如此 我們可以發現 ICL相當於LSB 電流總和加上單位電流值的一半大小，即使誤差量 產生，也都小於 LSB 電流總和加上單位電流的值，所以我們可以使用循序近似 式(SA)的方示利用一個電流比較器(圖 25)與數位控制電路對 ICM與 ICL進行權重 估算。

15 圖25、電流比較器架構 對 ICL而言我們利用8 位元 LSB 對其進行權重估算，因此經過 8 個時脈週期 (cycle)後我們可以得到 ICL相對於理想8 位元 LSB 的權重值，同理，我們利用 ICL 與LSB 對 ICM進行估算，經過11 個 Cycle 後可以得到權重值，以同樣的方式各 操作14 次後可以得到所有 ICM與 ICL的權重值，如下式(2)所示，WCL_m與WCM_n 分別代表電流源 ICL_m和 ICM_n對理想8 位元 LSB 的權重。 0 _ 0 8 1 _ 14 1 _ _ _ 0 _ 8 1 0 _ _ _ I W I I w I w I I I W I I w I I n CM j j LSB j i i CL i n CM n CM m CL j j LSB j m CL m CL ⋅ = + + = ∆ + ⋅ = + = ∆ +

∑

∑

∑

= = = (2) 在權重估算結束後，每個待校電流源對於單位電流 I0的真實權重比例 (WCM_n，WCL_m)皆儲存於記憶體中，因此，我們可以利用這些資訊對輸入 訊號進行適當的校正，得到相對應的開關訊號(u1~14, t1~14, s1~8)輸入電流源 陣列中，以獲得正確的輸出電壓，u1~14表示控制14 個 ICM輸出的開關訊號， t1~14表示控制14 個 ICL輸出的開關訊號，s1~8則表示控制 ILSB輸出的開關訊 號，其輸出校正的流程圖如下圖26所示。

16 圖26、輸出校正流程 將數位輸入訊號(Din)依序與 ICM的權重總合進行比較，取最接近值與 其相減，即可獲得所需的 ICM開關資訊，同樣的，將餘下的數值與 ICM的 權重總合再進行比較，取最接近值與其相減，即可獲得所需的 ICL開關資 訊，而相減結果便為 ILSB輸出的開關訊號，我們以下式表示：

∑

∑

∑

∑

= − = = = − _{= + +}8 1 1 14 1 _ 14 1 _ 14 1 1 ₂ 2 k k k j j CM j i i CM i i i i uW tW s d (3) 此CS DAC 的電路結構包含了電流源陣列，一個比較器以及一個數位邏輯電 路。在我們的設計中，我們使用了四個開關的電流源單元(圖 27)，當操作於權重 估算時將待較電流源電流導向Ic 方向，而參考電流源單元電流導向 Ir 方向，利 用電流鏡與比較器(圖 28)以 SA 的方式進行權重估算，其餘未參與權重估算的電 流源則將電流導向VO+與VO-。 正常操作時，關閉Ic、Ir 方向開關，待數位電路對輸入訊號進行校正後，將 電流導向VO+與VO-得到期望輸出電壓。數位電路部份，我們利用標準元件設計， 使用Verilog 設計數位控制訊號，經過電路合成與繞線實現，再將數位與類比電 路一起進行佈局繞線。

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圖27、電流源單元

圖28、比較器電路

我們使用 TSMC 0.18um 1P6M CMOS process 實現此 DAC，圖 29 為此 CS DAC 的晶片照，晶片大小為 1.17 mm x 1.41 mm，其中 core 的面積是 0.66 mm x 0.75 mm。

18 靜態參數(DNL & INL) 量測結果： 圖30、校正前的靜態參數 圖31、校正後的靜態參數 由圖 30 和 31 可以觀察出，校正前和校正後 INL&DNL 有明顯的提升證實所 提校正方法是有效的。 動態參數(SFDR)量測結果： (a) (b) 圖32、Fin=1MHz、Fs=100MHz (a)校正前 (b)校正後

19 圖32 顯示出當輸入訊號頻率為 1MHz 而取樣頻率為 100MHz 時，校正前與 校正後SFDR 的差異。 圖33、SFDR 與取樣頻率的關係 圖34、SFDR 對輸入頻率的關係 Technology TSMC 1P6M 0.18µm CMOS Area 0.49 mm2 Supply Voltage 1.8 V / 3.3 V Resolution 14 bits Sampling rate 100 MS/s DNL INL 25 LSB 34LSB SFDR@ Fin=1MHz 57.3 dBc

20 圖33 是量測的 SFDR 在輸入頻率為二十分之一取樣頻率時，對不同的取樣 頻率所作的圖，圖34 是量測的 SFDR 在取樣頻率為 100MHz 時，對不同的輸入 頻率所作的圖。當輸入頻率到奈奎斯頻率時，SFDR 並沒有顯著的下降。

三、計畫成果自評

本子計畫針對總計畫的需求在計劃全程期間總共設計包含類比數位轉換器 以及數位類比轉換器等共十顆以上的測試晶片。計畫執行由一開始我們使用傳統 的電路設計出符合計畫需求的資料轉換器，到後來我們針對如何進一步提升轉換 器效能而發展出有效的自我校正技術，並在TSMC 不支援數位電路資料庫的情 形下自行開發出所需的數位電路資料庫，最後並使用此資料庫完成測試晶片製 作，驗證所提出的方法的確有效。過程備極艱辛，在此感謝所有參與同學的努力。 在學術上，本子計畫的主要貢獻包含 1. 循序漸近式(SA)類比數位轉換器(ADC)之前景校正技術 循序漸近式類比數位轉換器具有低功耗同時可以提供每秒數百萬次取樣的 特點，因而非常適合應用於車用電源線通訊系統上。然而，循序漸近式類比 數位轉換器的有效位元一般來說會受限於電容的匹配程度。為提高該類類比 數位轉換器的精準度，我們提出一種適用於循序漸近式(SA)類比數位轉換器 (ADC)之前景校正技術。此校正技術重複使用原循序漸近式類比數位轉換器 的類比電路元件完成校正工作，所需的額外硬體皆為數位電路，因此具備低 成本與高良率的特點。我們並已完成一12 位元具前景校正功能之循序漸近 式類比數位轉換器測試晶片的設計與製作，量測結果顯示所提出之校正方法 可以將原本±4.8 LSB 之 INL 提升至±2.0 LSB 以內。本技術申請我國及美國 專利中。 2. 電流導向式(current-steering)數位類比轉換器(DAC)之校正技術 車用電源線通訊系統上需要數位類比轉換器將調變後之訊號送出。電流導向 式數位類比轉換器可以直接推動極重的負載，因此非常適合此應用。然而， 電流導向式數位類比轉換器的有效位元一般來說會受限於電流元的匹配程 度。為提高該數位類比轉換器的精準度，我們提出一種適用於電流導向式數 位類比轉換器之前景校正技術。此校正技術只需加入少數的類比開關與一個 電流比較器便可完成校正工作，大部分所需的額外硬體皆為數位電路，因此 具備低成本與高良率的特點。我們並已完成一14 位元具前景校正功能之電 流導向式數位類比轉換器測試晶片的設計與製作，量測結果顯示本技術的確 能有效提升有效位元並降低雜訊。本技術申請我國專利中。 對國家社會的貢獻而言，這兩種校正技術未來可以推廣至業界使用，提升我國的 IC 設計技術層次。此外計畫的執行共培育出具資料轉換器設計專長的多位碩士 成為國內IC 設計產業的生力軍。

21

參考文獻

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Mixed-Signals, Sensors, and Systems Test Workshop (IMS3TW'11), Santa

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37. S.-F. Hung and H.-C. Hong, “A Fully Integrated Built-in Self-Test Σ ∆ ADC on the Wireless Test Platform,”The 4th VLSI Test Technology Workshop

國科會補助專題研究計畫項下出席國際學術會議心

得報告

日期： 100 年 10 月 21 日

計畫編

號

NSC 99－2220－E－009－023－

計畫名

稱

具通信功能之車用功率系統晶片－子計畫一：車用電源線

通訊系統之類比前端積體電路設計(3/3)

出國人

員姓名

洪浩喬

服務機

構及職

稱

國立交通大學電機系

副教授

會議時

間

100 年 5 月 16

日至

100 年 5 月 18

日

會議地

點

美國加州聖塔芭芭拉市

會議名

稱

(中文)國際電機電子工程師協會混合訊號、感測器、與

系統測試研討會

(英文)

IEEE International Mixed-Signals, Sensors,

and Systems Test Workshop (IMS3TW'11)

發表論

文題目

(中文)

1. 一個使用於無線測試平台之全整合自我測試三角積

分調變器

2. 一個具易測試設計之三階三角積分調變器的設計

一、參加會議經過

本人和台大黃俊郎教授、以及本人所指導博士班學生洪紹峰於 2011/5/15 一同 前往美國加州，參加為期三天的 IEEE International Mixed-Signals, Sensors, and Systems Test Workshop (IMS3TW)，此行目的是與指導學生共同發表兩篇 論文，並獲邀擔任 session chair。我們一行三人於台北時間 5/15 18:40 搭乘 長榮航空班機飛往美國洛杉磯，並於美國時間 5/15 15:25 抵達洛杉磯 LAX 國際 機場。抵達後隨即租車前往會議地點 Santa Barbara，Santa Barbara 位於南加 州是一個臨海的小城鎮，距離洛杉磯約三小時車程，我們在傍晚時分到達會議 所在飯店 check in 入住。

第一天早上 8 點在會議主席 Dr. K.-T. Tim Cheng 致詞中揭開序幕，接著由 UIUC 的教授 Dr. Naresh R. Shanbhag 帶來精彩的 keynote speech，演講的題 目為”System-assisted mixed-signal design”，講者以本身的研究為例探討 mixed-signal design 的設計考量及困難所在。本人擔任當日上午 Paper Session 2: Converter Testing I 之 session chair。

第二天上午由學生報告我們所發表的論文“A fully integrated BIST ADC on a wireless test platform”，此論文是我們近年來對於內建自我測試(BIST) 技術的研究成果，藉由將待測 ADC 和 BIST 電路整合在同一晶片中，可大幅降低 ADC 測試的成本及複雜度。上午的議程另有 special industrial session，討 論的主題為” Current Industrial Practices for Analog/Mixed-Signal/RF IC Test”，邀請了來自 Texas Instruments、Intel、Qualcomm 等多位業界專家分 享經驗。

第三天報告我們所發表的第二篇論文“Design of a

design-for-digital-testability third-order Σ−∆ modulator”，本篇論文 是藉由電路模擬探討數位可測試性(design-for-digital-testability)技術應 用於不同電路架構的效能，進而選擇出最合適的電路架構。最後一天的議程於 15:30 順利結束，本人隨即與黃俊郎教授驅車返回 LAX 機場候機，搭乘 5/19 凌 晨 1:15 搭機返國，並於 5/20 6:20 返抵桃園機場，結束了這次的旅程。

(英文)

1.

"A Fully Integrated Built-in Self-Test Sigma-Delta ADC on a Wireless Test Platform,"

2.

“Design of a Design-for-Digital-Testability Third-Order Sigma-Delta Modulator,”

二、與會心得

本次參加 IEEE IMS3TW'11 除發表論文外，亦和混合訊號測試領域國際知名 學者如大會主席 Tim Cheng、法國 TIMA 的 Prof. S. Mir, 與 Georgia Tech 的 Prof. Charttergee 等交換意見。 目前我們的研究領先全球，未來將持續努 力維持領先局面。

四、建議

感謝國科會給予經費支援讓本人能出席此國際會議發表論文以及

與國際學者進行意見交流。

五、攜回資料名稱及內容

Proceedings of IEEE International Mixed-Signals, Sensors, and Systems Test Workshop (IMS3TW'11), Santa Barbara, California, May, 2011

六、其他

圖二、筆者與指導學生於會場留影

圖三、筆者(左二)與大會主席 Tim Cheng(右二)、大會副主席 J.-L. Huang(左一) 於會場留影

國科會補助計畫衍生研發成果推廣資料表

日期:2011/10/31

國科會補助計畫

計畫名稱: 子計畫一：車用電源線通訊系統之類比前端積體電路設計(3/3) 計畫主持人: 洪浩喬 計畫編號: 99-2220-E-009-023- 學門領域: 晶片科技計畫--整合型學術研究 計畫

研發成果名稱

(中文) 一種數位類比轉換器之數位校正方法

(英文) A digital calibration method for digital-to-analog converters

成果歸屬機構

國立交通大學

發明人

(創作人)

洪浩喬,王毓賢

技術說明

(中文) 本發明提出一應用於電流導向式數位類比轉換器之前景校正方法。藉由使用本發 明可提升電流導向式數位類比轉換器之解析度，同時降低其輸出雜訊或面積。此 校正技術只需加入少數的類比開關與一個電流比較器便可完成校正工作，大部分 所需的額外硬體皆為數位電路，因此本發明具備低成本與高良率的特點。我們並 已完成一14位元具前景校正功能之電流導向式數位類比轉換器測試晶片的設計與 製作，量測結果顯示本技術的確能有效提升有效位元並降低雜訊。

(英文) A digital calibration method for current-steering digital-to-analog converters which can enhance the resolution and reduce the output noise of digital-to-analog converters. By addig some analog switches, a current comparator, and a digital calibration controller, the DAC can be digitally calibrated so as to reduce the current weight errors of the current sources. The calibration method is very robust because the major hardware overhead is the digital controller. As a result, the calibration DAC achieves a high yield.

產業別

電機及電子機械器材業；研究發展服務業

技術/產品應用範圍

IC 設計

技術移轉可行性及

預期效益

可量產技術 註：本項研發成果若尚未申請專利，請勿揭露可申請專利之主要內容。

99 年度專題研究計畫研究成果彙整表

計畫主持人：洪浩喬 計畫編號： 99-2220-E-009-023-計畫名稱：具通信功能之車用功率系統晶片--子計畫一：車用電源線通訊系統之類比前端積體電路設 計(3/3) 量化 成果項目 實際已達成 數（被接受 或已發表） 預期總達成 數(含實際已 達成數) 本計畫實 際貢獻百 分比 單位 備 註 （ 質 化 說 明：如 數 個 計 畫 共 同 成 果、成 果 列 為 該 期 刊 之 封 面 故 事 ... 等） 期刊論文 0 0 10% 研究報告/技術報告 0 0 100% 研討會論文 3 0 100% 篇 論文著作 專書 0 0 100% 申請中件數 2 0 100% 專利 已獲得件數 0 0 100% 件 件數 0 0 100% 件 技術移轉 權利金 0 0 100% 千元 碩士生 4 0 100% 博士生 1 0 100% 博士後研究員 0 0 100% 國內 參與計畫人力 （本國籍） 專任助理 0 0 100% 人次 期刊論文 1 0 100% 研究報告/技術報告 0 0 100% 研討會論文 2 0 100% 篇 論文著作 專書 0 0 100% 章/本 申請中件數 1 0 100% 專利 已獲得件數 0 0 100% 件 件數 0 0 100% 件 技術移轉 權利金 0 0 100% 千元 碩士生 0 0 100% 博士生 0 0 100% 博士後研究員 0 0 100% 國外 參與計畫人力 （外國籍） 專任助理 0 0 100% 人次

其他成果

(

無法以量化表達之成 果如辦理學術活動、獲 得獎項、重要國際合 作、研究成果國際影響 力及其他協助產業技 術發展之具體效益事 項等，請以文字敘述填 列。) 無 成果項目 量化 名稱或內容性質簡述 測驗工具(含質性與量性) 0 課程/模組 0 電腦及網路系統或工具 0 教材 0 舉辦之活動/競賽 0 研討會/工作坊 0 電子報、網站 0 科 教 處 計 畫 加 填 項 目 計畫成果推廣之參與（閱聽）人數 0

國科會補助專題研究計畫成果報告自評表

請就研究內容與原計畫相符程度、達成預期目標情況、研究成果之學術或應用價

值（簡要敘述成果所代表之意義、價值、影響或進一步發展之可能性）

、是否適

合在學術期刊發表或申請專利、主要發現或其他有關價值等，作一綜合評估。

1. 請就研究內容與原計畫相符程度、達成預期目標情況作一綜合評估

■達成目標

□未達成目標（請說明，以 100 字為限）

□實驗失敗

□因故實驗中斷

□其他原因

說明：

2. 研究成果在學術期刊發表或申請專利等情形：

論文：□已發表 ■未發表之文稿 □撰寫中 □無

專利：□已獲得 ■申請中 □無

技轉：□已技轉 □洽談中 ■無

其他：（以 100 字為限）

目前 1.循序漸近式(SA)類比數位轉換器(ADC)之前景校正技術已通過校內審查，申請我國及美 國專利中。 2.電流導向式(current-steering)數位類比轉換器(DAC)之校正技術已通過校內審查，申 請我國專利中。

3. 請依學術成就、技術創新、社會影響等方面，評估研究成果之學術或應用價

值（簡要敘述成果所代表之意義、價值、影響或進一步發展之可能性）（以

500 字為限）

本計畫發展出兩種嶄新的校正技術包含： 1.循序漸近式(SA)類比數位轉換器(ADC)之前景校正技術 循序漸近式類比數位轉換器具有低功耗同時可以提供每秒數百萬次取樣的特點，因而非常 適合應用於車用電源線通訊系統上。然而，循序漸近式類比數位轉換器的有效位元一般來 說會受限於電容的匹配程度。為提高該類類比數位轉換器的精準度，我們提出一種適用於 循序漸近式(SA)類比數位轉換器(ADC)之前景校正技術。此校正技術重複使用原循序漸近 式類比數位轉換器的類比電路元件完成校正工作，所需的額外硬體皆為數位電路，因此具 備低成本與高良率的特點。我們並已完成一 12 位元具前景校正功能之循序漸近式類比數 位轉換器測試晶片的設計與製作，量測結果顯示所提出之校正方法可以將原本±4.8 LSB 之 INL 提升至±2.0 LSB 以內。本技術申請我國及美國專利中。 2.電流導向式(current-steering)數位類比轉換器(DAC)之校正技術 車用電源線通訊系統上需要數位類比轉換器將調變後之訊號送出。電流導向式數位類比轉 換器可以直接推動極重的負載，因此非常適合此應用。然而，電流導向式數位類比轉換器

的有效位元一般來說會受限於電流元的匹配程度。為提高該數位類比轉換器的精準度，我 們提出一種適用於電流導向式數位類比轉換器之前景校正技術。此校正技術只需加入少數 的類比開關與一個電流比較器便可完成校正工作，大部分所需的額外硬體皆為數位電路， 因此具備低成本與高良率的特點。我們並已完成一 14 位元具前景校正功能之電流導向式 數位類比轉換器測試晶片的設計與製作，量測結果顯示本技術的確能有效提升有效位元並 降低雜訊。本技術申請我國專利中。 對國家社會的貢獻而言，這兩種校正技術未來可以推廣至業界使用，提升我國的 IC 設計 技術層次。此外計畫的執行共培育出具資料轉換器設計專長的多位碩士成為國內 IC 設計 產業的生力軍。