多閘極複晶矽薄膜電晶體閘極長度對電場之影響

           

報告題名：

 

多閘極複晶矽薄膜電晶體閘極長度

對電場之影響

The Effect of Electric field on

the Gate Length of Multigate Polysilicon TFT

作者：張嘉峻 系級：電子四乙 學號：D9530260 開課老師：簡鳳佐 老師 課程名稱：專題研究(一) 開課系所：電子工程學系 開課學年： 98 學年度 第 一學期

摘

要

複晶矽薄膜電晶體其具有較高的載子遷移率與驅動電流，且有 將驅動電路整合於基板上的能力，開創高亮度、減少面板製造上的成 本和增加可靠度等優點，所以在許多方面像主動式液晶顯示器、太陽 能電池、記憶元件等發展已經受到矚目。

然而我們可以在許多文獻中發現，複晶矽薄膜電晶體不斷的改 良出新穎式的結構，好因應高接面電場所帶來許多的不理想效應，而 多閘極薄膜電晶體此結構就是其中之一，但在過去的文獻裡，我們只 能知道它可以有效的降低電場，卻不曉得此結構操作的原理以及其設 計的依據。

在本實驗中，我們利用 ISE TCAD 此套軟體進行了對 Multigate TFT 二維的模擬，並且研究了許多不同閘極長度的電場值，最後成功 的解釋了它的物理特性以及整理出一套的設計依據，如此一來，就能 明確地控制此結構並抑止高接面電場及其所帶來的不理想效應，也將 不會浪費多餘的製程成本。

  ii

目

錄

摘 要... i 目 錄... ii 圖 目 錄... iii 表 目 錄... iv 第一章 前言...1 1-1 薄膜電晶體簡介與應用 ...1 1-2、TFT 的不理想效應 ...8

1-2.1 漏電流效應 (Leakage Current Effect)...10

1-2.2 熱載子效應(Hot Carrier Effect)...12

1-2.3 扭結效應 (kink effect) ...14 1-3 薄膜電晶體之基本結構 ...16 第二章 多閘極薄膜電晶體之分析模擬 ...19 2-1 動機 ...19 2-2 實驗方法與設計 ...19 2-3 Multigate 結構之製程步驟 ...21 第三章Multigate 之模擬數據與討論結果...24 3-1 前言 ...24

3-2 Multigate 之電場分析 ...24 3-3 結果與討論 ...30 第四章 結論...36 參考文獻...37

圖

目 錄

圖1.1 液晶顯示器技術之應用 ...2 圖1.2 三種不理想效應 ...9 圖1.3 漏電流效應的示意圖 ...11 圖1.4 熱載子產生、電流分量、注入氧化物中的電子 ...12

圖1.5 薄膜電晶體常見的熱載子效應: (a) CHE，(b) DAHC...13

圖1.6 扭結效應 ...16

圖1.7 扭結電流 ...16

圖1.8 薄膜電晶體常見之基本結構 ...18

圖2.1 實驗方法之分析 Multigate 結構示意圖...21

圖2.2 Multigate 之關鍵製程步驟...23

圖3.1 Multigate 之 Double Gate 結構 ...25

圖3.2 Double Gate 水平電場圖 ...25

 iv

圖3.4 Multigate 之 Triple Gate 結構...27

圖3.5 Triple Gate 水平電場圖 ...28

圖3.6 Multiple Gate 結構圖 ...29

圖3.7 Multiple Gate 水平電場圖 ...29

圖3.8 外加偏壓 VDS=9V 時，通道空乏區長度...31

圖3.9 First Gate Length 對 Drain 接面電場值...32

圖3.10(a) 結構(2,10) μm 之電位圖...33

圖3.10(b) VDS'=5.95V 時 Second Gate 通道空乏區長度 ...34

圖3.11 變動 Second Gate Length 之 Triple Gate 結構 ...34

圖3.12 Second Gate Length 電場峰值折線圖...35

表

目 錄

表1.1 薄膜電晶體技術分類比較表 ...5

表1.2 各種複晶矽製作手法比較 ...6

第一章

前言

1-1 薄膜電晶體簡介與應用

隨著科技的蓬勃發展，日常生活中許多物品已與電子產業密不可 分，而身處在資訊爆炸的時代裡，人們的生活步調不斷的在講求效 率，所依賴的科技產品也不停的更新其速度性與便利性。舉例來說， 在過去的顯示器多為陰極射線管(CRT, Cathode Ray Tube)螢幕，但由 於陰極射線管為工作模式的顯示器具有重量重、體積大、輻射量高、

耗電量大、畫質較差等因素，但隨著薄膜電晶體(TFT, Thin Film

Transistor)的研究及量產，使得以薄膜電晶體作為開關元件的液晶顯 示器(LCD, Liquid Crystal Display)的顯示技術取代了陰極射線螢幕而 成為主流產品。液晶顯示器具有體積小、重量輕、省電、無輻射等優 點，舉凡常見的桌上型顯示器、筆記型電腦、手機、數位相機等，如 圖1.1 所示，都能看到液晶顯示器的蹤影。在此發展過程裡，液晶平 面顯示器具有能與半導體製程技術相容等優點，且順應這股網際網路 數位資訊化市場的興起，使其在短短三十年間，產品之應用更呈飛躍 性的成長。

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圖1.1 液晶顯示器技術之應用

非晶矽薄膜電晶體(Amorphous-silicon Thin Film Transistor)

目前薄膜電晶體大多製造於非晶矽(amorphous-Si)或是複晶 矽(poly-Si)材料上，上述兩模式同樣都是在各畫素下設置 TFT 元件作 畫素切換，灰階控制通常採用電壓調變方式，其物性及特性如表 1.1 所示。非晶矽薄膜電晶體材質採用含有大量氫的非晶矽(a-Si：H)，隨 著液晶顯示器面積的增大和像素的提高，薄膜電晶體必須具備高移動 率的載子，而驅使液晶顯示器必須減短期充放電時間。但非晶矽薄膜 電晶體在高效能電路的應用上受限於本身的不理想性能，如它的載子 遷移率非常低，因而限制了驅動能力也使它無法整合高速的周邊驅動

電路與控制電路，因此非晶矽薄膜電晶體通常只用在畫素開關元件 上，無法製作周邊的驅動電路與控制電路，且非晶矽薄膜電晶體為了 提高驅動電流，必須要有更大的元件尺寸，這會造成畫素的開口率 (Aperture Ratio)無法提高，所以亮度和解析度也無法提升，但是非晶 矽薄膜電晶的製程費用低廉簡單，使他仍為主動式陣列的顯示器 (AMLCDs ， Active-Matrix Liquid Crystal Display) 應 用 上 的 主 流 [1-1]-[1-2] ，其它在可靠度上也較複晶矽薄膜電晶體顯示器為差。隨 著製程技術演進，使得複晶矽薄膜電晶體成為取代非晶矽薄膜電晶體 一項重要的技術。

複晶矽薄膜電晶體(Polysilicon Thin Film Transistor)

複晶矽薄膜電晶體它的載子遷移率非常高，可以解決非晶矽載子 遷移率過低的問題，以提升驅動能力，並為高速的周邊驅動電路與控 制電路提供了解決的方案。複晶矽薄膜電晶體的優點為具有較高的載 子遷移率、自我對準(Self-alignment)、優良的操作穩定性及較長的生 命週期(lifetime)、及低寄生電容及與金氧半場效電晶體(MOSFET, Metal-Oxide-Semiconductor Field-Effect Transistor)製成相似的優點，且 具有將驅動電路整合於基板上的能力，開創高亮度、減少面板製造上 的成本和增加可靠度[1-3]。複晶矽薄膜電晶體除了應用在主動式陣列 的顯示器(Active-matrix liquid crystal display, AMLCDs)之外，也有應

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用在一些記憶體元件，如靜態隨機存取記憶(SRAMs，Synchronous Dynamic Random Access Memory) 、 可 清 除 程 式 化 唯 讀 記 憶 體 (EPROM，Erasable Programmable Read-Only Memory)、電子式可 清

除 程 式 化 唯 讀 記 憶 體 (EEPROMs ， Electrically Erasable

Programmable Read-Only Memory)等[1-4]-[1-5]。一般來說，複晶矽薄 膜製作的方式有直接沉積複晶矽薄膜及沉積非晶矽再回火的兩種方

法。直接沉積複晶矽的製程溫度通常在600℃以上，一般的玻璃基板

將無法承受，且直接沉積複晶矽薄膜，其晶粒(Grain)較小，缺陷(Defect) 較多，因用此方法製作的電晶體特性較差，所以通常無人使用此方法

製 作 。 另 一 種 製 作 為 先 利 用 低 壓 化 學 氣 相 沉 積(LPCVD ， Low

Pressure Chemical Vapor Deposition)、 電 漿 輔 助 化 學 氣 相 沉 積 (PECVD ， Plasma-Enhanced Chemical Vapor Deposition) 或 濺 鍍 (Sputtering)的方法沉積非晶矽薄膜，再利用熱處理的方式使其轉變成 複晶矽薄膜。 隨著生活講究便利性以及環保，可攜帶式的科技產品須具備有高 密度積體電路製造以及低功率消耗的特點，為了去突破積體電路技術 的限制，因而發展三維(3-D)的積體電路技術，複晶矽的 TFT 已可達 成三維的積體電路技術[1-6]-[1-8]，而此積體電路技術的應用在之前 所說的一些記憶體元件(SRAMs、EPROM、EEPROMs)上。複晶矽薄

膜電晶體相較於非晶矽薄膜電晶體一直被認為是大有可為的材料，因 為複晶矽薄膜電晶體它的載子遷移率高，約是非晶矽電晶體的一百 倍，使它非常有希望為未來高速主動式陣列顯示器提供解決的方案； 製程方面，雖然高溫製程能使複晶矽有高效能，低缺陷的優點，但整 合周邊電路於玻璃基板的廉價優勢，使研究製程溫度在600 度以下的 低溫複晶矽薄膜電晶體引起了廣泛的興趣。 低溫複晶矽薄膜電晶體與目前所用的非晶矽薄膜電晶體相比 較，成本較為便宜，具有更高的解析度，且電子在複晶矽的傳輸速率 較快，品質較優良。此外，低溫複晶矽薄膜電晶體可在玻璃面板上崁 入驅動元件，大幅度節省另外保留驅動 IC 的空間。由元件結構與其 製作的觀點的優越性，所因應發展的技術應能提供有效的畫素(Pixel) 元件、高電流的驅動元件、高電流的數位元件、Kink-free 的類比元件、 大電荷儲存的電容器、以極有效的記憶體元件。

TFT slill A-Si Low temperature Poly-Si

High temperature

Poly-Si Single crystal

Substrate Glass Glass Quartz Silicon wafer Mobility

(cm2_/V-sec) 0.1 ~ 1 50 ~ 500 100 ~ 150 600 ~ 700

Leakage current Low Large Large Low

Sensitivity High Low Low Low Operating frequency

(Hz) 100K 10M > 10M 1G Device design (μm) 10 ~ 100 1 ~ 10 ~ 10 < 1

Temperature (℃) < 300 < 600 < 900 < 1100

  6 複晶矽薄膜電晶體關鍵製造技術 複晶矽薄膜電晶體中，晶粒與晶粒邊界的缺陷是一個很嚴重的問 題，這些晶粒邊界的缺陷會捕捉電荷並影響電晶體的電性表現如載子 遷移率、元件漏電流、臨界電壓及元件操作時高電場與缺陷交互作用 的不理想效應都會造成元件特性的衰減。因此在複晶矽薄膜電晶體的 製作上主要致力於改善複晶矽的品質，以提高晶粒的大小與減少晶粒 邊界缺陷。目前常見的低溫再結晶的製程方法有三種，分別為固相再 結晶(SPC, Solid Phase Crystallization)、沉積金屬與矽反應進行結晶 (MIC, Metal-Induced Crystallization) 、 與 準 分 子 雷 射 退 火 (ELA, Excimer Laser Annealing)等等，其優缺點如表 1.2 所示。

固相再結晶(SPC, Solid Phase Crystallization) 所謂的固相結晶是利用加熱的方式使矽原子得到足夠的能量而 重新排列。固相再結晶為在溫度 600℃、時間 24 小時下藉由回火的 方式讓矽原子有規律的重新排列，有許多成核的地點在非晶矽薄膜上 各自成長，此現象侷限了晶粒的大小，所以雖然此方法結晶出的複晶 矽擁有較均勻且較平滑的表面，但缺點為經過爐管的時間太長使其量 產能力不佳以及較低的結晶溫度使其晶粒的顆粒較小。

金屬與矽反應進行結晶(MIC, Metal-InducedCrystallization)

此方法為非晶矽轉複晶矽時，添加少量的不純金屬能大大的減少 熱預算，而金屬誘發結晶是選用與矽產生共晶反應的金屬，例如： Al、Au 等，且金屬溶解在矽中會減弱矽鍵，同時可加強非晶矽的結 晶，所以可在低溫下產生結晶。另一種方式是利用金屬與矽反應成矽 化物，例如：Ni、Pd 等，在矽化物移動的過程中，金屬原子的自由 電子與Si-Si 共價鍵發生反應，並降低非晶矽結晶所需的能障，使得 結晶溫度降低。但隨著晶粒成長所夾帶的金屬矽化物累積在晶粒邊界 存在通道內部將嚴重的影響到元件漏電流的表現。

準分子雷射退火(ELA, Excimer Laser Annealing)

  8 晶，擁有比固相再結晶技術更大的晶粒以及較快的製程速度，但其表 面較固相再結晶為不平坦，而在考慮薄膜品質與量產需求下，準分子 雷射退火為目前仍廣為工業界所應用，也被認為最有可能替高速主動 式陣列顯示器提供解決方案。 低溫複晶矽是一種製造 TFT LCD 方面先進製程的技術，其可達 到極佳的影像品質及反應時間；具備雷射退火技術，可在低於攝氏 400℃溫度下達成矽膜結晶，使用的接點及元件更少，且功率消耗更 低。低溫複晶矽薄膜電晶體由於具有較高的載子移動率，一般都大於 100cm2/V-S，所以除了可以用作畫素的開關元件，還可以用將週邊電 路同時製作於同一個面板上，達到系統在面板(SOP，System On Panel) 的目標[1-9]，且由於少了黏貼晶片的製程步驟，其可靠度面板體積與 重量都可以獲得改進，但相較於非晶矽薄膜電晶體，低溫複晶矽薄膜 電晶體具有較大的漏電流，易造成影像資料的流失，必須靠改良元件 的結構改善，不過缺點是將會增加元件製作的複雜及良率。 1-2、TFT 的不理想效應 隨著科技的進步，TFT 製程技術也隨之成熟，而在科技產品的工 作速率與積體電路容量不斷提升的情形下，單位元件的尺寸也被要求 縮小。當元件的尺寸越做越小時，一些非理想的狀況就會產生，例如 短通道效應、漏電流效應、熱載子效應以及扭結效應等，這些非理想

效應會直接影響整個元件，而使得元件效能降低，也限制著複晶矽薄 膜電晶體(poly-Si TFT)在一些主動式顯示器、SOP 以及 3-D 積體電路

的應用。而在非理想效應方面，如圖 1.2 所示，漏電流效應(leakage

current effect)、熱載子效應(hot carrier effect)以及扭結效應(kink effect) 都與汲極端的接面高電場有很大的關係，故降低汲極端的電場成為非 常重要的工程。也就是傳統型的 poly-Si TFT 結構上需要做一些變化 與突破，以改善汲極端的高電場。 圖 1.2 三種不理想效應 以下將說明複晶矽薄膜電晶體的不理想效應形成原因以及改善 方法:

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1-2.1 漏電流效應 (Leakage Current Effect)

複晶矽與非晶矽薄膜電晶體相較之下，其電子具有高移動率、低 寄生電容以及與 CMOS 結構具有較好的相容性等優點，但是相較之 下以複晶矽做成的薄膜電晶體具有較大的漏電流，而這些現象使得複 晶矽TFT 應用在 AMLCDs 上，導致電晶體關閉不完全的現象，這將 造成顯示器無法顯示出該有的顏色[1-10]-[1-12] ；而為了降低功率消 耗以及元件開關不完全等問題，減少漏電流是必須的工作。圖1.3 是 引發漏電流機制的示意圖[1-13]，第一種機制為一個電子利用熱活化 (thermal activation) 從 價 帶 (valence band) 激 發 到 傳 導 帶 (conduction band)。伴隨著微弱的電場強度，活化能的值等於能帶的值，而金氧 半場效應電晶體(MOSFET)的活化能是固定的，因此這種情況發生在 厚閘極氧化層的金氧半場效應電晶體。第二種機制為電子從價帶利用 熱活化激發到一個缺陷狀態(trap state)，再經由中強電場的引導下穿 隧(tunneling) ， 這 種 機 制 相 似 於 結 合 產 生 (generation) 與 穿 隧 (tunneling) 。 第 三 種 機 制 為 在 強 電 場 下 ， 一 個 電 子 穿 隧 藉 由 field-enhanced emission 使得載子直接穿過位能障壁而形成漏電流。 在此提出兩個限制漏電流的方法： 1、減少顆粒邊界(Grain Boundary)，藉由氫化的方法可以有效的修補 顆粒邊界或晶粒裡大量的懸擺鍵(Dangling Bond)。

2、降低汲極端的電場而使得逆偏情況減低。 然而第一個方法仍存在問題，就是經氫化處裡過後的矽-氫鍵會 較一般單晶的矽-氫鍵要來的脆弱，當熱載子產生時，這些弱鍵結很 容易被撞斷而產生缺陷，使得元件的特性變得不穩定，雖然有數種方 法可改善其問題，但是效果不盡理想，因此仍是搭配降低汲極端電場 的方法為優先考慮。 1.3 漏電流效應的示意圖

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1-2.2 熱載子效應(Hot Carrier Effect)

當通道電場超過臨界電場而達到速度飽和的時候，電子電洞對會 因為衝擊解離而產生，這些被產生的電子具有遠大於熱平衡值的能 量，並且被稱為是熱電子(hot electron) 。由於一個正的閘極電壓所感 應的電場，導致空間電荷區域中所產生的熱電子會被吸引進入氧化物 之中，如圖1.4 所示 圖1.4 熱載子產生、電流分量、注入氧化物中的電子 如果熱電子具有 1.5eV 的能量就有可能穿隧進入氧化物中，並產 生一個閘極電流。一般來說有好幾種機制會導致這種閘極電流，常見 的探討機制有下列兩種: 通道熱電子注入(CHE, Channel Hot Electron injection) 以 及 汲 極 雪 崩 熱 載 子 注 入 (DAHC, Drain Avalanche Hot Carrier injection)如圖 1.5 所示。

(a) (b)

圖1.5 薄膜電晶體常見的熱載子效應: (a) CHE，(b) DAHC

通道熱電子注(CHE, Channel Hot Electron injection)

要發生此狀況閘極電壓須在較高的情況下，也就是當通道導通

時，又當VDS夠大時，通道內電子獲得足夠的能量，就可不必經由碰

撞游離化。此機制須藉由lucky electrons model 來做説明，在通道熱

電子注入(Channel Hot Electron injection)之機制下，載子受到橫向電場 的加速，在靠近汲極的地方經過碰撞和從直接氧化層獲得一個動量而 形成一些通道熱電子(channel hot electron)，其中有一些電子未遭受會 使得能量損失的碰撞稱為”lucky electrons”，藉由它們有利的直接動量

其被放射穿過Si-SiO2 的能障進入氧化層的傳導帶，如圖 1.5(a)所示。

而此現象在閘極電壓等於汲極電壓(VGS = VDS)時最明顯。

汲極雪崩熱載子注入(DAHC，Drain Avalanche Hot Carrier injection)

DAHC 是發生於外加電場的閘極電壓 VGS 較小即通道未完全導

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才足以發生碰撞游離化。在靠近汲極的地方，載子在高電場中(通常 為閘極與汲極端的高電場)加速，產生高能量的載子(電子電洞對)如碰 撞游離(impact ionization)與倍增崩潰效應(Avalance Multiplication)。所

產生的熱電子與熱電洞被注入到閘極，如圖1.5(b)所示。在閘極電壓 等於二分之ㄧ汲極電壓時(Vgs = 0.5Vds)時最明顯。 在此將提出兩個限制熱載子效應的方法： 1. 增強閘極氧化層的品質和改善矽及矽氧化物的界面以降低熱載子 被缺陷捕捉的機率。 2. 降低汲極端的電場峰值。 在分析薄膜電晶體上熱載子效應及其所帶來的衰退現象時，由於 薄膜電晶體缺少基體電極，以及複晶矽通道中具有許多存在於晶界 (Grain Boundary)和晶粒中的缺陷，因此在分析熱載子效應時，會更為 複雜。至於改善方面，複晶矽薄膜電晶體的閘極氧化層是在低溫的環 境下沉積而成的，因此品質較好、較堅硬的閘極氧化物較難獲得，故 仍以降低汲極電場做為優先考慮。 1-2.3 扭結效應 (kink effect) 低溫複晶矽薄膜電晶體的輸出特性攸關電路的性能與畫素的充 電時間，而當元件操作於高電壓時會有階梯狀不連續、異常增加電流 出現，使數位電路的功率消耗增加、低頻雜訊、暫態特性、切換延遲

等退化，造成類比電路增益(Gain)和共模互斥比(CMRR, Common Mode Rejection Ratio)的下降，這種超越薄膜電晶體本身的負荷量之 現象稱為扭結效應(kink effect)。傳統 MOSFET 是四端點元件，大部 分的電流可以藉由基極(Body)流出並做為參考電位。而一般薄膜電晶 體的基底為玻璃基板，基極(Body)沒有接腳可以排解多餘的載子而形 成累積，當元件操作在飽和區時，高的汲極電壓操作使得汲極與通道 接面處產生高電場，不但造成飽和電流變大，還促使載子的碰撞游離 率因而增加[1-14][1-16]，如圖 1.6 所示，當電子電洞對(EHP)不斷的 產生後，過多的電洞會累積在基極，並與源極、汲極形成等效的寄生 雙載子效應(parasitic bipolar transistor effect)，增加的電流促使碰撞游 離率再增加，不斷的正回授(positive feedback)使得汲極電流劇增，稱 之為扭結電流(Kink current) ，如圖 1.7 所示[1-17][1-18]。 而對於複晶矽來說，存在著另一個機制造成雪崩效應，那就是有 高的缺陷態位密度。扭結效應造成了大電流，而這使得元件的輸出將 會消耗很多功率，也可能使元件燒毀，因此降低扭結效應是很重要的 一項工作，而解決的辦法也是降低及極端的高電場，以減少游離碰撞 的發生[1-19][1-20]。

 16 圖1.6 扭結效應 圖1.7 扭結電流 1-3 薄膜電晶體之基本結構 圖 1.8 為薄膜電晶體常見之基本結構，Offset、 LDD 型是目前 最普遍被使用的結構，藉由引進未摻雜或輕摻雜的汲極區域，空間電 荷區域之中的峰值電場會被降低，而崩潰效應會被極小化[1-16]。這 樣的結構常應用於畫素與驅動電路區域。其能有效抑制漏電流，並提

升製程可靠度。然而需精確控制offset 長度與 LDD 植入劑量，加上 額外植入與微影製程增加其成本，有許多的文獻與專利都對其研究探 討過。而Air Cavity 型是利用製成手法讓閘極靠近汲極與源極區域的 閘極氧化層摟空，這樣一來，因為介電常數的不同(SiO2 與 Vacuum) 造成垂直電場的改變，降低其不理想效應如漏電流效應、熱載子效應 及扭結效應。Multigate 型的手法是利用光罩控制閘極長短，且元件的 閘極總長度在固定的情況下，做等份的切割，分開來看為許多相同長 短的單閘極TFT，並讓這些簡單的 TFT 結構(單閘極 TFT)互相串聯在 一起。而原理則是，靠近Drain 端的閘極，有機會因為外加 VDS偏壓， 使得汲極端的電位延升至下一個閘極，如此一來，VDS得以進行分壓， 並且減少第一個TFT 的壓降，自然而然就能降低汲極端的接面電場， 以及降低其不理想效應。

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第二章

多閘極薄膜電晶體之分析模擬

2-1 動機 過去為了解決 TFT 的不理想效應，許多學者紛紛設計出不同的 結構，已達到降低汲極電場的目標，而設計的結果通常都能有效的達 成降低電場的效果，但是設計的過程中，難免會增加製程的複雜程 度，而忽略了成本的考量。 Multigate 的結構製程上相似於傳統的 TFT 結構，不需要額外多 製作光罩的手續，就能達成。以往文獻在討論 Multigate 結構能發現 它不僅能有效的降低汲極端的電場，還因此設計成耐高壓元件；而最 後發展的結果是元件的閘極總長度在固定的情況下，做等份的切割， 且每段做越短越能降低接面電場，但並無人討論出精確的設計方法。 而如果能找出 Multigate 精確的設計規格而有效的控制閘極長 度，此結構就能提高它的利用價值。 2-2 實驗方法與設計 我們定義各個閘極長度總和固定為 12μm，並利用 ISE-TACD 模 擬軟體對此結構的閘極當做變數，進行分析。此實驗分成三個步驟來 探討。第一、製作出不同閘極長度的雙閘結構，改變L1和L2的長度， L + L =12μm 固定不變，如圖 2.1(a)所示，此步驟是為了觀察 First

 20 Gate 對電場的影響，並觀察汲極端接面電場改變情形；第二、製作出 三閘結構，L1 + L2 + L3=12μm 固定不變，並改變其排列順序，如圖 2.1(b)所示，此步驟是為了觀察 Gate 先後排列在對稱與非對稱時，電 場的改變情形；第三、製作出三至六閘的結構，其 L1 + L2 +…+ Ln=12μm 固定不變，如圖 2.1(c)所示，此步驟是為了探討是否因為閘 極做的越多，電場也因此降的越低；最後，觀察模擬結果整理出一套 設計Multigate 的準則並且利用物理算式企圖找出規律。 (a) (b)

(c) 圖2.1 實驗方法之分析 Multigate 結構示意圖 2-3 Multigate 結構之製程步驟 圖2.2 為 Multigate 的關鍵製程步驟，詳細的製程步驟如下： 1、 首先我們以矽基板(Silicon wafers)代替半導體業界使用的玻璃基 板做為初始基板，在經由標準熱氧化成長厚度為 1μm 的 Oxide

作為 Buffer Oxide Layer。

2、 沉積一層厚度為 1000 Å 的 Silicon，做為通道。 3、 沉積厚度為 500 Å 的 oxide，再沉積一層厚度為 1000 Å 的摻雜磷 (phosphorus)poly-Si，其濃度為 1e 20(cm-3)。 4、 上光罩塗上光阻定義閘極，在使用乾式蝕刻依序蝕刻 poly-Si 1000 Å、oxide 500 Å。 5、 離子佈植以能量 35keV 以及濃度為 5e15(cm-2)的磷離子，再以高 溫爐管溫度 600℃、時間 12 小時下活化離子。

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6、 利用蝕刻光阻劑蝕刻光阻。

7、 沉積厚度為 3000Å 的 Oxide 做為 Passivation，然後再沉積金屬定 義各極點。

定義基板長度並依序沉積Buffer oxide、Silicon、Gate oxide、Poly-Si

利用光罩定義Gate 區域

離子佈植並退火活化

去光阻、沉積Passivation Oxide、沉積金屬定義極點

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第三章

Multigate 之模擬數據與討論結果

3-1 前言

此 實 驗 之 進 行 將 ISE TCAD (ISE TCAD, Integrated System Engineering)此套軟體來進行多閘極薄膜電晶體元件製程與元件設計 之全模擬(full simulation)技術。並討論調變元件結構參數對元件電性 的影響，以及與傳統的薄膜電晶體結構做電性的比較，驗證本專題計 畫提出之結構對於傳統TFT 與以往 Multigate 結構，不但能有效降低 其接面電場，改善元件不理想效應，亦能利用半導體物理公式計算出 結果，以證明此專題的可行性。 3-2 Multigate 之電場分析 前文在實驗方法與設計提到，為了探討 Multigate 變化的準則， 我們分成閘極的長短與數目、變化順序，三個步驟來討論。

首先，我們為了觀察 First Gate 對整個結構的影響，製作出 Gate

數目為2 個的 Multigate TFT 結構，並改變 L1和 L2的長度，但 L1 + L2

=12μm 固定不變，定義 Cut line，掃描接近通道表面的電性，如圖 3.1

圖3.1 Multigate 之 Double Gate 結構 4.00E+05 4.50E+05 5.00E+05 5.50E+05 6.00E+05 6.50E+05 7.00E+05 1 1.1 1.2 X(μm) El e ct ri c  Fi e ld (V /c m ) L= 12μm L1= 10μm , L2= 2μm L1= 6μm , L2= 6μm L1= 2μm , L2= 10μm 3.2 Double Gate 水平電場圖 At VGS=0V, VDS=9V

 26 Gate Length(L1,L2) Lateral Electric Field(max) (V/cm) 水平電場降幅 with Conventional(12μm) 12μm 6.83E+05 0.0% (10,2)μm 6.60E+05 3.3% (6,6)μm 6.59E+05 3.5% (2,10)μm 5.47E+05 20.0% 表3.1 各種 Multigate 與傳統結構 12μm 之電場比較 從表 3.1 我們可以發現，Gate Length 為(2,10)μm 時，電場有明顯 的下降，因而推論，靠近 Drain 端的 Gate 如果做得越小，電場的下 降幅度越明顯，這也與過去文獻中所提及的，如果Gate 越短接面電 場越低的觀念相證。而原理就是靠近 Drain 端的 Gate 夠短，且外加 VDS偏壓的關係，產生通道全空乏的情形，導致VDS電位延升至下一 個摻雜區域而分壓，如圖3.3 所示，進而促使接面電場下降。 0 2 4 6 8 10 0 1 2 3 4 5 6 7 8 9 10 X(μm) El e ct ri c  Volt  (e V ) L= 12μm L1= 10μm , L2= 2μm L1= 6μm , L2= 6μm L1= 2μm , L2= 10μm 圖3.3 Double Gate 水平電位圖 At VGS=0V, VDS=9V

接下來，我們製作三閘的結構，其長度為(2,2,8)μm 進型排列組

合，如圖 3.4 所示，並觀察三閘結構在對稱與非對稱時，接面電場的

表現，並掃描其水平電場值，如圖3.5 所示。

 28 4.00E+05 4.50E+05 5.00E+05 5.50E+05 6.00E+05 6.50E+05 7.00E+05 1 1.1 1.2 X(μm) El e ct ri c  Fi e ld (V /c m ) (2,2,8)μm (2,8,2)μm (8,2,2)μm 圖3.5 Triple Gate 水平電場圖 從圖 3.5 我們可以清楚的看到，(8,2,2)μm 與另外兩條峰值電場曲 線有明顯的差異，而這也再次的證明，Multigate 結構設計的關鍵就在

於First Gate 的長短，並且計算出偏壓對於空乏區大小有關，至於 First

Gate 以後的大小以及排列順序，對於 Drain 端的接面電場幾乎影響不 大。

最後，製作主要 Gate Length 為 2μm、Gate 數目為 3 至 6 個的 Multigate TFT 結構，如圖 3.6 所示，並觀察閘極數目對於橫向電場的

影響，並掃描水平電場值，如圖3.7 所示。

圖3.6 Multiple Gate 結構圖

4.00E+05 4.50E+05 5.00E+05 5.50E+05

1.00E+00 1.10E+00 1.20E+00

X(μm) E lect ri c F ie ld (V /cm) (2,2,2,2,2,2)μm (2,2,2,2,4)μm (2,2,2,6)μm (2,2,8)μm 圖3.7 Multiple Gate 水平電場圖 從圖 3.7 我們可以發現，各個結構的電場曲線差異性很小，而 過去文獻中所提的結論是閘極數目越多越理想，但其實我們看到，閘 極數目跟汲極接面電場並沒有太大的關連，主因是在於，製作越多閘 極，每一段通道長度就會縮小，而縮小的結果使得電位容易被延升至 At VGS=0V, VDS=9V

 30 制住First Gate 的大小，就能掌握此結構的優點，所以接下來我們開 始利用數學算式，企圖算出在給定偏壓值的情況下，通道空乏區的極 限值，觀察是否閘極長度超過空乏區的極限值，電場將明顯的上升， 並利用模擬結果加以比對佐證。證明First Gate 的可行性後，試圖計 算往後的Second Gate 是否也可以用同樣的方法求出通道空乏區的極

限值，並模擬其Second Gate Length 的水平電場圖，加以比對，並再

次證明。 3-3 結果與討論 從前面實驗模擬的結果，我們清楚的知道要得到較低的 Multigate 汲極端接面電場，也就是等於要控制通道的空乏區；而本章節要討 論，如何利用半導體物理計算出空乏區大小，以及在偏壓下通道的總 空乏區大小，計算出結果後，再利用模擬軟體比對數據，觀察是否互 相吻合。 一開始，我們將 TFT 元件的通道等效為 P 型 Silicon，並利用 PN Junction 的半導體物理公式開始著手計算，其公式如下: XP =

ε

S為矽的介電係數 Vbi為內建電位 1

e

 

2εS(Vbi+VR) Nd Na   1 Na + Nd 2

VR為外加偏壓 Na為通道的載子濃度 Nd為S/D 端摻雜濃度 而我們在已知條件

ε

_S、Vbi、Na、以及 Nd情況下，將VR等於0V 帶入公式，得到XP=0.77μm，以及將 VR等於9V 帶入公式，得到 XP=2.53μm，通道空乏區的情形如圖 3.8 所示。 圖3.8 外加偏壓 VDS=9V 時，通道空乏區長度

經過計算後，我們得到 Multigate 在外加 VDS=9V 時，First Gate

的通道空乏區長度為3.3μm，也就是等於說，只要閘極製作長度超過

3.3μm 時，電位就無法被延升至下一個摻雜區域進行分壓，電場將會 有大幅度的提升，以上是我們預期的結果。

 32

接下來我們製作 First Gate 長度從 1μm ~3.5μm 的結構，並取得汲

極接面電場值，相互比對是否吻合計算結果，如圖3.9 所示。

圖3.9 First Gate Length 對 Drain 接面電場值

從折線圖 3.9 我們可以清楚的看到轉折點發生在 X=3.3μm 左右的 地方，不出意料之外，經由物理計算得到First Gate 通道空乏區的數 值與模擬實驗的數據，幾乎吻合，但是找到First Gate 的設計方法並 不代表能精確的設計整個 Multigate 結構，因為次結構的用途通常擁 有兩個或兩個以上的閘極，所以接下來我們要推導Second Gate 的通 道是否也可以用同樣的方法證明，往後並可以依此類推。

前文已提過，我們利用半導體物理中 PN Junction 的公式求得在

給定偏壓VR時相對應的XP數值，接下來我們開始著手計算，在已知

偏壓下 Second Gate 通道空乏區的極限值。首先，我們將 First Gate

Length 固定為 2μm，這麼做是因為 First Gate 太長的話，電位就無法

延升至下一個摻雜區，而單看Second Gate 的情況下，等於沒有給此

原件操作偏壓；所以，此做法是為了要讓 First Gate 的電壓延升至

Second Gate，才有辦法利用延升電壓計算 Second Gate 通道空乏區， 以及觀察水平電場的變化；我們利用前面實驗(2,10)μm 結構的電位 圖，得知VDS'= 5.95V，如圖 3.10(a)所示，並計算 VR=5.95V 時的 XP =2.10μm、VR=0V 時的 XP =0.77μm，而通道總空乏區為 2.10μm+0.77μm = 2.87μm，如圖 3.10(b)所示。 0 2 4 6 8 10 0 1 2 3 4 5 X(μm) El e ct ri c  Vo lt  (e V ) L1= 2μm , L2= 10μm 圖3.10(a) 結構(2,10) μm 之電位圖 VDS'= 5.95V

 34

圖3.10(b) VDS'=5.95V 時 Second Gate 通道空乏區長度

經過物理計算後，得知 Second Gate Length 超過 2.9μm 左右時，

電場將會進一步的提升，所以我們製作了只變動Second Gate Length

的三閘結構，其詳細條件為L1 + L2 + L3 =12μm、L1固定為2μm、L2

=1μm ~3μm，如圖 3.11 所示，並掃描其水平電性，取得電場峰值並

繪製成折線圖分析，如圖3.12 所示。

圖 3.12 Second Gate Length 電場峰值折線圖 從圖 3.12 我們可以看到，轉折點發生在 2.9μm 左右的地方，這 與我們用物理所推論出來的位置不謀而合，因此，我們就可以證明出 此結構的原理，並且不管做多少閘極、操做多大的偏壓，往後我們都 可以依此類推，並計算出電場表現最好得結構；所以 Multigate 完整 的設計方法與物裡表現都在此專題中一覽無遺，如此一來此專題的可 行性就可被證明。

 36

第四章

結論

在實驗之前，我們知道過去所提出的多閘極薄膜電晶體結構能使 汲極端的電場值降低，但我們好奇此結構到底運用何種物理機制解 釋，以及如何製作出精確的結構，這些都是以往文獻未提及的問題；

而在本實驗中，我們利用ISE TCAD 此套軟體進行了對 Multigate TFT

二維的模擬，並且研究了許多不同閘極長度的電場值，也證實了此結 構相較於傳統的薄膜電晶體，不僅能有效的降低20%以上汲極端的電 場值，且也為此結構提出了其物理特性，其因操作偏壓而導致通道產 生全空乏的情形，使得電壓延升至下一個摻雜區域進行分壓的動作， 促使降低其電場峰值；而設計準則方面，只要計算出因偏壓產生的空 乏區大小，並且控制閘極長度維持在空乏區域內，就能有效的抑止高 接面電場，及其所帶來的不理想效應。

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