利用氮處理改善鈷鈦酸高介電閘極氧化層

(1)

國立交通大學

電子物理研究所

碩士論文

利用氮處理改善鈷鈦酸高介電閘極氧化層

Nitrogen Treatment on CoTiO

3

High-K

Gate Dielectrics

研究生：黃宗彬

指導教授：趙天生博士

(2)

摘要

本論文的重點，在利用氮處理，改善鈷鈦酸高介電閘極氧化層之電容結構特性。首先探討，利用低能量氮離子佈植的方式，對鈷鈦金屬施以氧化前氮摻雜的動作。結果顯示，氮離子佈植有效抑制了鈷鈦酸閘介電層在高溫下結晶的產生，使其漏電流得到明顯的改善。另一方面，由平帶電壓的比較可以看出，經過氮離子佈植的處理，氧化層中固定電荷的量大為減少，使平帶電壓較趨於正常值。接著，我們也研究，利用一氧化二氮電漿後處理加上氮氣高溫快速退火，對鈷鈦酸閘極氧化層之電容結構特性的影響。由於一氧化二氮提供了一些氧原子，修復填補了鈷鈦酸閘介電層中的氧空缺，使得薄膜結構更加完整緻密，加上氮原子的作用，舒緩了介電層在高溫下結晶的產生，因此改善了電容元件的電特性及熱穩定性。

(3)

Abstract

In this study, nitrogen treatment on CoTiO3 high-k gate dielectrics of MIS

capacitor structure is investigated. First of all, low energy N2+ or N+ implantation was

used to incorporate nitrogen into CoTiO3. Results show that samples with nitrogen

incorporation exhibit better electric performance than control ones. This is due to the incorporated nitrogen atoms which suppress the crystallization of CoTiO3 film

through high temperature oxidation. Furthermore, by N2+ or N+ implantation, we

found that positive fixed oxide charges were decreased and flatband voltage could be controlled to the ideal value.

Next, CoTiO3 gate dielectrics with post N2O plasma treatment and additional

high temperature rapid thermal N2 annealing (RTN) were discussed. Experimental

results show that atomic oxygen species generated by N2O decomposition can repair

oxygen vacancies in the as-deposited CoTiO3 film, and nitrogen atoms can suppress

crystallization of CoTiO3 film simultaneously. Consequently, improved electrical

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誌謝

本論文的完成，要感謝的人很多，在此將這份榮耀與他們分享。首先要感謝我的指導教授趙天生博士，除了在專業知識上給我許多教導，讓我得以順利完成學位，且在他身上學到了很多待人處事的道理，更是讓我一輩子受益良多，在此要向老師深深的說句謝謝，並祝福老師能事事順心，健康快樂。接著要感謝學長姊們的耐心教導，使我在碰到難題時，能一一克服，力往狂瀾。陳建豪、李耀仁、謝明山、郭柏儀、吳家豪、羅文政、金尚志、林育信、蔡家鵬、李美錡等學長姐，謝謝你們，你們對我的點點滴滴，我會永遠記在心頭。另外，一起在實驗室打拼的同學學弟妹們，呂宗宜、吳明勳、湯乾紹、謝松齡、陳莘傑、何佩倉、郭雅欣、于慶潭、王仁杰、吳浩偉、周宏穆、曾健旭、周棟煥，有你們的參與，讓我在實驗室的生活更加回味無窮，在此一併致謝。另外我要感謝 NDL 的彭馨誼小姐、趙國芬小姐、蔣秋芬小姐、徐台鳳小姐等工程師，提供製程技術上的幫助，讓我順利完成研究。特別向遠在加拿大國家研究院微結構研究所的吳小華研究員說聲道謝，感謝您的TEM 分析，謝謝。最後，我要將這份榮耀獻給我的家人，父親廖鐘成先生、母親黃寶蓮女士、哥哥廖凱弘先生、姊姊廖怡玲小姐，以及我的女友顏素楨小姐，感謝你們一路陪我走來，讓我無後顧之憂，得以完成碩士學位，謝謝大家，我永遠愛你們。

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總目錄

摘要 ... I ABSTRACT...II 誌謝 ... III 總目錄 ... IV 圖目錄 ...VII 表目錄 ... IX 第一章緒論 1 1.1 研究動機...1 1.2 高介電閘極介電層...3 1.3 鈷鈦酸（CoTiO3）及鎳鈦酸（NiTiO3）...4 1.4 氮處理...5 1.5 論文架構...7 第二章 COTIO3 閘介電層之電容製作 12 2.1 CoTiO3 MOS Capacitor 元件製程 ...12

2.1.1 晶片刻號及零層蝕刻（Alignment Mark）...12

2.1.2 定義主動區（Trench） ...13

2.1.3 阻障層（Barrier Layer）...13

(6)

2.1.5 氧化後處理...15 2.1.6 金屬電極沉積...15 2.2 電容元件之特性量測...16 2.2.1 電容-電壓（C-V）特性量測 ...16 2.2.2 電流-電壓（I-V）特性量測...16 2.2.3 材料分析...17 第三章 N2+佈植應用在高介電係數鈷鈦酸及鎳鈦酸閘介電層之電容結構 20 3.1 研究動機...20 3.2 實驗條件...21 3.3 實驗結果與討論...21 3.3.1 N2+佈植應用於鈷鈦酸閘極介電層電容...21 3.3.2 N2+佈植應用於鎳鈦酸閘極介電層電容...29 3.4 結論...32 第四章 N+_{佈植及 N} 2O 電漿處理應用在鈷鈦酸閘介電層之電容結構 80 4.1 研究動機...80 4.2 製程及條件...81 4.3 實驗結果與討論...81 4.3.1 N+佈植應用於鈷鈦酸閘極介電層電容...81 4.3.2 N2O 電漿處理應用於鈷鈦酸閘極介電層電容 ...86

(7)

第五章結論 120

5.1 結論...120 5.2 未來工作與建議...121 參考文獻 122

(8)

圖目錄

圖1.1 摩爾定律（Moore’s Law） ………...11 圖2.1COTIO3閘介電層電容之製作流程（Ι） ...18 圖2.1COTIO3閘介電層電容之製作流程（ΙΙ） ...19 圖3.1 低阻值（R＝0.007Ω-CM）矽基板之電容結構之C-V 圖（N2+﹕NO ，氧化溫度﹕850 度） ...38 圖3.2 阻值R＝2~7Ω-CM矽基板之電容結構之C-V 圖（N2+﹕NO ，氧化溫度﹕850 度） ...39 圖3.3COTIO3不同氧化溫度下，有無N2+佈植之C-V 比較圖...40 圖3.4COTIO3800 度氧化 10 分鐘，有無 N2+佈植之漏電流對電壓圖...41 圖3.5COTIO3800 度氧化 10 分鐘，有無 N2+佈植，在VG=1V 時之漏電流WEBER 分布圖...42 圖3.6COTIO3800 度氧化 10 分鐘，有無 N2+佈植之崩潰電壓WEBER分布圖...43 圖3.7COTIO3800 度氧化 10 分鐘，有無 N2+佈植之時間相依介電質崩潰（TDDB）的比較 ...44 圖3.8COTIO3850 度氧化 10 分鐘，有無 N2+佈植之漏電流對電壓圖...45 圖3.9COTIO3850 度氧化 10 分鐘，有無 N2+佈植，在VG=1V 時之漏電流WEBER 分布圖...46 圖3.10COTIO3850 度氧化 10 分鐘，有無 N2+佈植之崩潰電壓WEBER分布圖...47 圖3.11COTIO3850 度氧化 10 分鐘，有無 N2+佈植之時間相依介電質崩潰（TDDB）的比較 ....48 圖3.12COTIO3900 度氧化 10 分鐘，有無 N2+佈植之漏電流對電壓圖...49 圖3.13COTIO3900 度氧化 10 分鐘，有無 N2+佈植，在VG=1V 時之漏電流WEBER 分布圖...50 圖3.14COTIO3900 度氧化 10 分鐘，有無 N2+佈植之崩潰電壓WEBER分布圖...51 圖3.15COTIO3900 度氧化 10 分鐘，有無 N2+佈植之時間相依介電質崩潰（TDDB）的比較 ....52 圖 3.16 COTIO3 未經 N2+離子佈植的樣本，以 2V STREE 10 秒及 100 秒後的 IG-VG 圖（氧化條件為850 度 10 分鐘）...53 圖 3.17 COTIO3 經 N2+離子佈植的樣本，以 2V STREE 10 秒及 100 秒後的 IG-VG 圖（氧化條件為850 度 10 分鐘）...54 圖3.18COTIO3800 度氧化 10 分鐘，未經 N2+佈植樣本之TEM 圖 ...55 圖3.19COTIO3800 度氧化 10 分鐘，N2+佈植樣本之TEM 圖 ...56 圖3.20COTIO3850 度氧化 10 分鐘，未經 N2+佈植樣本之TEM 圖 ...57 圖3.21COTIO3850 度氧化 10 分鐘，N2+佈植樣本之TEM 圖 ...58 圖3.22COTIO3900 度氧化 10 分鐘，未經 N2+佈植樣本之TEM 圖 ...59 圖3.23COTIO3900 度氧化 10 分鐘，N2+佈植樣本之TEM 圖 ...60 圖3.24COTIO3850 度氧化 10 分鐘，有無 N2+佈植之SIMS 圖 ...61 圖3.25COTIO3900 度氧化 10 分鐘，有無 N2+佈植之SIMS 圖 ...62 圖3.26 氮原子的分布比較之SIMS 圖 ...63

(9)

圖3.28 鈷原子的分布比較之SIMS 圖 ...65 圖3.29COTIO3800 度氧化 10 分鐘，有無 N2+佈植之XRD 分析 ...66 圖3.30COTIO3850 度氧化 10 分鐘，有無 N2+佈植之XRD 分析 ...67 圖3.31COTIO3900 度氧化 10 分鐘，有無 N2+佈植之XRD 分析 ...68 圖3.32NITIO3800 度氧化 10 分鐘，各種 N2+佈植劑量之電容對電壓比較圖...69 圖3.33NITIO3800 度氧化 10 分鐘，各種 N2+佈植劑量之漏電流對電壓圖...70 圖3.34 NITIO3800 度氧化 10 分鐘，各種 N2+佈植劑量，在VG=1V 時之漏電流WEBER 分布圖.. ...71 圖3.35NITIO3800 度氧化 10 分鐘，各種 N2+佈植劑量之崩潰電壓WEBER分布圖...72 圖3.36NITIO3750 度氧化 10 分鐘，各種 N2+佈植劑量之漏電流對電壓圖...73 圖3.37 NITIO3750 度氧化 10 分鐘，各種 N2+佈植劑量，在VG=1V 時之漏電流WEBER 分布圖.. ...74 圖3.38NITIO3750 度氧化 10 分鐘，各種 N2+佈植劑量之崩潰電壓WEBER分布圖...75 圖3.39NITIO3750 度氧化退火處理各 5 分鐘，各種 N2+佈植劑量之漏電流對電壓圖...76 圖 3.40 NITIO3 750 度氧化退火處理各 5 分鐘，各種 N2+佈植劑量，在 VG=1V 時之漏電流 WEBER 分布圖...77 圖3.41NITIO3750 度氧化退火處理各 5 分鐘，各種 N2+佈植劑量之崩潰電壓WEBER分布圖...78 圖3.42NITIO3750 度氧化 10 分鐘，未經 N2+佈植樣本之TEM 圖 ...79 圖4.1COTIO3800 度氧化退火處理各 5 分鐘，各種 N+佈植劑量之電容對電壓比較圖...94 圖4.2COTIO3800 度氧化退火處理各 5 分鐘，各種 N+佈植劑量之漏電流對電壓圖...95 圖 4.3 COTIO3 800 度氧化退火處理各 5 分鐘，各種 N+佈植劑量，在 VG=1V 時之漏電流 WEBER分布圖...96 圖4.4COTIO3800 度氧化退火處理各 5 分鐘，各種 N+佈植劑量之崩潰電壓WEBER分布圖...97 圖4.5COTIO3800 度氧化退火處理各 5 分鐘，各種 N+佈植劑量之時間相依介電質崩潰（TDDB）的比較...98 圖 4.6 COTIO3 未經 N+ 離子佈植的樣本，以 2V STRESS 100 秒後的 IG-VG 圖（氧化條件為800 度氧化退火各 5 分鐘）...99 圖 4.7 COTIO3 N+離子佈植 2E14 的樣本，以 2V STRESS 100 秒後的 IG-VG 圖（氧化條件為800 度氧化退火各 5 分鐘）...100 圖4.8COTIO3850 度氧化退火處理各 5 分鐘，各種 N+佈植劑量之電容對電壓比較圖...101 圖4.9COTIO3850 度氧化退火處理各 5 分鐘，各種 N+佈植劑量之漏電流對電壓圖...102 圖 4.10 COTIO3 850 度氧化退火處理各 5 分鐘，各種 N+佈植劑量，在 VG=1V 時之漏電流 WEBER 分布圖...103 圖4.11COTIO3850 度氧化退火處理各 5 分鐘，各種 N+佈植劑量之崩潰電壓WEBER分布圖....104 圖4.12COTIO3850 度氧化退火處理各 5 分鐘，各種 N+佈植劑量之時間相依介電質崩潰（TDDB）的比較...105 圖 4.13 COTIO3 未經 N+離子佈植的樣本，以 2V STRESS 100 秒後的 IG-VG 圖（氧化條件為850 度氧化退火各 5 分鐘）...106

(10)

圖 4.14 COTIO3 N+離子佈植 2E14 的樣本，以 2V STRESS 100 秒後的 IG-VG 圖（氧化條件為850 度氧化退火各 5 分鐘）...107 圖4.15COTIO3經不同功率N2O 電漿處理之電容對電壓比較圖...108 圖4.16COTIO3經不同功率N2O 電漿處理之漏電流對電壓圖 ...109 圖4.17COTIO3經不同功率N2O 電漿處理，在 VG=1V 時之漏電流WEBER分布圖... 110 圖4.18COTIO3經不同功率N2O 電漿處理之崩潰電壓WEBER分布圖... 111 圖4.19COTIO3經不同功率N2O 電漿處理之時間相依介電質崩潰（TDDB）的比較... 112 圖4.20COTIO3未經N2O 電漿處理樣本，以 2V STRESS 100 秒後的 IG-VG... 113 圖4.21COTIO3經N2O 電漿處理，功率 15W 的樣本，以 2V STRESS 100 秒後的 IG-VG圖... 114 圖4.22COTIO3經不同功率N2O 電漿處理之 SIMS 圖 (I)... 115 圖4.22COTIO3經不同功率N2O 電漿處理之 SIMS 圖 (II)... 116 圖4.23 氧原子的分布比較之SIMS 圖 ... 117 圖4.24 鈷原子的分布比較之SIMS 圖 ... 118 圖4.25 矽原子的分布比較之SIMS 圖 ... 119

表目錄

表1.1 積體電路製造技術的演進概況...9 表1.2 幾種常見的高介電係數材料...10 表3.1 鈷鈦酸閘極介電層電容之樣本條件 ...33 表3.2 鎳鈦酸閘極介電層電容之樣本條件 ...34 表3.3COTIO3 各種製程條件的厚度及平帶電壓比較...35 表3.4NITIO3800 度氧化 10 分鐘，各種 N2+佈植條件的等效厚度及平帶電壓比較...36 表3.5NITIO3750 度氧化溫度下，不同 N2+佈植劑量的等效厚度比較...37 表4.1N+_{離子佈植及}_N 2O 電漿處理的樣本條件 ...91 表4.2COTIO3各種N+佈植條件的等效厚度及平帶電壓比較...92 表4.3COTIO3不同N2O 條件的等效厚度及平帶電壓比較 ...93

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第一章

緒論

1.1 研究動機

積體電路工業從1960年代發展至今，製作技術可說是越來越成熟，在現今科技進步的年代，人們的需求也跟著劇增，爲了符合這樣的趨勢，半導體產業在近幾年可說是以飛快的速度在發展。圖 1.1 為眾所皆知的摩爾定律（Moore’s Law）【1】，電晶體數目幾乎每18個月即增加一倍。爲了提升半導體元件的效能及減低生產成本的考量之下，積體電路的元件積集度（Integration）必須不斷增加，使得元件尺寸相對的也必須不斷地縮小。表 1.1 為積體電路製造技術的演進概況【2】，100nm線寬技術的金氧半電晶體以應用於先進的積體電路當中。通道長度的縮小提升了元件的開關速度，在確保閘極有良好的控制能力，閘極介電層厚度也必須跟著變薄，以避免因為短通道效應（Short Channel Effect）【3, 4】而使閘極控制力變差。

由（1-1）式【5】可以看出，閘極介電層變薄的優點除了抑制短通道效應，維持臨界電壓，另一方面也增加了電晶體的驅動電流。但是令人惋惜的是，閘極介電層變薄也相對帶來一些惱人的問題。

(12)

以70nm的技術節點來說，閘極氧化層的厚度僅需要0.7nm至1.2nm的範圍（約幾

層的SiO2分子厚度），在這樣超薄的氧化層之下，閘極漏電流的產生機制，已非

F-N tunneling 所主導，而轉變為 Direct tunneling 的機制。（1-2）式【5】為 Direct tunneling 漏電流與薄膜厚度的關係。如此一來，漏電流將隨閘極氧化層厚度減少而呈指數的遽增，造成元件消耗功率大幅的增加。再者，製程上也造成了厚度均勻性難以控制的情形發生，衍生出的問題就是在電特性上的變異，在先進的積體電路製程是不被允許的。 Idt ~ [exp-{[(2m*qφ/(h/2π)2)[Tphy]1/2 （1-2）因此閘極介電層的問題已然成為了電晶體微縮的重大障礙。所以爲了有效的解決這個困擾，高介電係數閘極介電層因而被陸續的提出。以高介電係數材料取代傳統熱成長而成的二氧化矽為閘極介電層，提供了較厚的實際氧化層厚度，但卻有極小的等效厚度，解決了薄氧化層在均勻性及 Direct tunneling 漏電的問題。由（1-3）式【5】可以看出，在以高介電係數材料取代後，電容能維持相當高的值，且大大提升了元件的驅動電流。 Cox =

ε

ox/EOT =

ε

high-k/ Tph （1-3）本次研究所使用的鈷鈦酸（CoTiO3）及鎳鈦酸（NiTiO3）【6~8】兩種高介電係數材料皆具有相當高的介電係數，且低漏電流及高崩潰電壓和可靠性，尤其是 CoTiO3，在先進IC 製程中極具潛力。

(13)

1.2 高介電閘極介電層

隨著元件尺寸不斷縮小之下，閘極介電層的厚度不斷地變薄，當厚度小於 2~3nm 之際，因為 Direct tunneling 的漏電機制主導之下，將造成漏電流隨著厚度的減小呈現指數級的增加，通道電子漏失，使得元件的電流驅動能力下降。當務之急，為了減少漏電流，高介電係數閘極介電層因而被紛紛的提出，以較厚的實際厚度，等效這層薄的二氧化矽閘極介電層【9~13】。表 1.2 為幾種常見的高介電係數材料，仔細觀察，能隙（Band Gap）有隨介電係數增加而減小的趨勢。在選擇高介電材料時，有幾個要點，分述如下：（1）介電係數要大於 20，以提供足夠大的實際厚度，及夠小的等效厚度。但不可超過 50，過大的介電係數，會造成邊際電場效應，使得操作電壓下降，元件的啟動速度變慢及耗電過高等缺點【14】。（2）能隙約 4.5 eV，且能障高度需大於 1 eV。以一般的高介電係數閘極介電層而言，其漏電流的傳導機制為 Frankel-Poole emission 及 Schottky emission 【15,16】，這類的機制產生的漏電與閘極介電層中的缺陷與溫度成正比關係，假使電子能障不夠高，加上介電層的品質（Quality）不好，則此時的漏電流將隨溫度的升高而急遽上升，使電晶體的性能變差。

（3）界面態密度（Interface State Density , Dit）小於1011 cm-2，以保持元件的次

臨界特性（Subthreshold characteristics）。

(14)

（5）熱穩定性（Thermal Stability）佳。以 CMOS 製程而言，無可避免的會經過許多高溫製程，例如離子佈植後的活化動作，甚至會超過1000 度。爲了避免在高溫製程中，閘極介電層與底下的矽基板或閘極產生不必要的反應，亦或產生品質不好的界面氧化層（SiOx），而使得電性嚴重衰退。因此熱穩定性將是選擇材料能用與否的重大指標。（6）崩潰電場強度高，漏電流小，可忽略的磁滯現象，以符合現今的技術要求。

1.3 鈷鈦酸（CoTiO

3

）及鎳鈦酸（NiTiO

3

）

鈷（Cobalt），原子量 58.9332，在化學元素週期表中的位置為 27。在自然的環境下，不容易與空氣（氧氣）反應，不過在高溫的製程中，容易與氧氣反應行成氧化鈷（CoO 或 Co3O4）。鎳（Nickel），原子量 58.6934，原子序為 28。在高溫製程環境下，與鈷相比，較難與氧氣反應，行成氧化鎳（NiO），因此一般的

作法是以熱分解氫氧化鎳（Ni(OH)2）、碳酸鎳（NiCO3）及硝酸鎳（NiNO3）來

獲得氧化鎳。（1-4）、（1-5）及（1-6）為鈷、鎳在高溫下與氧作用的反應式。

3Co(s) + 4O2(g) 2Co3O4(s) （1-4）

2Co(s) + O2(g) 2CoO(s) （1-5）

(15)

鈷鈦酸（CoTiO3）及鎳鈦酸（NiTiO3）是一種鈦鐵礦結構（Ilmenite Structure）的化合物【6】，與金鋼砂結構（Corundum Structure）的氧化鋁（Al2O3）結構十分相似，材料結構十分地穩定，組成緻密，而且介電係數較氧化鋁來得高出許多。根據文獻上記載，鈷鈦酸材料不但k 值可達 40~50 之間，且在低操作電壓下具有相當低的漏電流〈~10-8A/cm2〉，及stress 過後顯示出優越的可靠性，是一種相當具潛力的高介電係數材料【6~8】。

本次實驗是採用物理氣相沉積法（Physical Vapor Deposition, PVD）行成的

鈷鈦金屬或鎳鈦金屬，經高溫爐管氧化而行成CoTiO3或NiTiO3。不過根據先前

的研究報告顯示，Co 與 Ni 在高溫的環境下，容易與矽基板反應行成金屬矽化物

（CoxSiy ; NixSiy），且會在與矽基板的界面行成結構較為鬆散的氧化矽（SiOx），

限制了EOT 的極限及界面的品質【6~8,17,18】。因此在沉積金屬之前，會先以熱

成長的方式長一層薄薄的氮化矽（Si3N4）當做阻障層（Barrier Layer）。而完整

的實驗細節，將會在第二章一一論述。

1.4 氮處理

依照摩爾定律的預測，電晶體的特徵尺寸將以快速的腳步持續縮小著。此時為了能夠滿足高速度與高密度兩大需求，高介電材料的引入，將成為未來幾個世代閘極氧化層的最佳選擇。根據最近的文獻顯示，雖然高介電材料改善了傳統閘極氧化層在厚度減薄後所帶來的種種問題，不過相對的卻產生了一些棘手的難

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題，等待大家去解決。常見的問題有（1）低介電界面層地產生。這些低介電界面層有可能是氧化矽，也可能為金屬矽氧化物，在高介電材料沉積之時，氧穿過結構鬆散的薄膜，與矽基板反應生成品質差的氧化矽或金屬氧化物，限制了等效厚度的縮減。（2）高介電薄膜中含有不少的固定電荷（Fixed Charge），造成了電晶體的臨界電壓（Threshould Voltage）產生漂移，使得閘極的控制能力降低。（3）載子遷移率（Mobility）下降。因為不像二氧化矽與矽基板有著絕佳的晶格匹配，當高介電薄膜沉積在矽表面時，會因為與矽的鍵結不良，而產生許多斷鍵，致使電子在通道中移動時，造成散射，驅動電流因此受到影響。（4）結晶溫度低，在高溫製程中相產生轉變，使得薄膜結晶化，增添漏電的機會，及雜質的滲透（例如硼滲透）（Boron Penetration）。根據研究報告顯示，適當的氮處理，將有助於改善上述的一些問題。Tung Ming Pan 等人曾在 2000 年的 Electrochemical and Solid-State Letters 提及，在沉積鈷鈦酸閘介電薄膜之前，在矽晶片表面先經過氮化處理，可以抑制低介電界面層的生成【8】。S.Inumiya 等人在 2003 年的 Symp. VLSI Tech.裡提到，在 MOCVD

沉積Hf-silicate 之後，搭配電漿氧化與氮化後處理，將能有效舒緩載子遷移率下

降的問題【19~25】。而在 2002 年 IEDM 中，更大篇幅的引入氮的摻雜技術，從

中可以看到，以多種製程方式在介電薄膜中添加適當的氮含量，將有利於k 值的

提升，更重要的是，氮的摻雜也提高了薄膜的結晶溫度，讓元件在高溫的環境下，減少漏電流的產生及雜質的滲透，讓介電係數得以維持一定【26~32】。2003 年

(17)

的JOURNAL OF APPLIED PHYSICS，Hong Bae Park 等人提到，對 Al2O3施以

電漿氮化處理，能提供氧化層中正型固定電荷（Positive fixed charge），以消除存

在於Al2O3/Si（或 Al2O3/SiO2）及HfO2/Si（或 HfO2/ SiO2）介面處大量的負型固

定電荷（Negative fixed charge ），使 HfO2/ Al2O3閘堆疊介電層電容結構的平帶

電壓，控制在理想的範圍內【33~35】。綜觀以上氮處理的優點，本次研究，首先將採取氮離子佈植的方式，在以 PVD 鍍上鈦/鈷（或鈦/鎳）金屬之後，進行 N2+〈或N+〉離子佈植的動作，接著在完成金屬的氧化。試圖以這種方式，在鈷鈦酸及鎳鈦酸高介電層中，摻入適當量的氮，來改善薄膜特性。另一方面的研究，則在鈦/鈷金屬氧化之後，接受 N2O 電漿處理，探究其在之後高溫退火處理下，電特性的改變，這一方面的討論，將在第四章有詳細的敘述。

1.5 論文架構

本研究將使用鈷鈦酸高介電薄膜當作金氧半電容之閘極介電層，探討其與鎳鈦酸為閘極介電層之特性比較。並利用氮離子佈植及氧化後 N2O 電漿處理的方式，分析比較不同條件上的電特性。本論文包含五個章節：第一章：本章主要說明利用高介電係數材料薄膜取代傳統矽氧化層對元件微縮之後的重要性，及其所帶來的優缺點。第二章：詳細描述整個製作 CoTiO3閘介電層之電容元件的實驗流程及製程

(18)

條件。第三章：討論在金屬氧化前經N2+離子佈植的步驟，對鈷鈦酸及鎳鈦酸金氧半電容在電性上的影響，並以材料分析的結果加以佐證。第四章：首先探討在金屬氧化前經不同 N+離子佈植劑量的摻雜，對鈷鈦酸閘介電層金氧半電容在特性上的影響。二來討論在金屬氧化之後，經 N2O 電漿退火步驟，對鈷鈦酸電容元件所造成的效應。最後在第五章中，對本次研究作一整體性的結論，並提出未來可行的研究方向及建議。

(19)

表 1.1 積體電路製造技術的演進概況

1986 1989 1992 1995 1997 1999 2001 2003 2005 2007 2010 技術節點 （μm） 1 0.7 0.5 0.35 0.25 0.18 0.13 0.10 0.08 0.065 0.045 閘氧化層厚度 （nm） 25 20 12 7 5 3.5 2 1.5~20 ---- ---- ---- 操作電壓 （V） 5 5 5 3.3 2.5 1.8 1.2 1.0 0.9 0.7 0.6 DRAM 容量 （位元） 256K 1M 4M 16M 64M 128M 256M 512M 1G 4G 16G 運算頻率 （MHz） <33 66 150 350 750 1200 1600 2000 ---- 2500 3000 晶圓尺吋 （mm） 150 150 200 200 200 200 300 300 300 300 400

(20)

(21)

(22)

第二章

CoTiO

3

閘介電層之電容製作

本章節主要是介紹高介電係數 CoTiO3當作閘介電層之電容之製作流程、製

程條件、及量測的方式等。所有的製程皆在國家奈米元件實驗室（National Nano Device Laboratories，NDL）完成，電性方面則是在電子資訊大樓八樓進行量測。

2.1 CoTiO

3

MOS Capacitor 元件製程

本實驗總共使用三道光罩，主要考量於其製程快速的優點，可以大量的測試

實驗的條件。第一道光罩為 Alignment Mark Mask，用來定義零層蝕刻。第二道光罩為 Trench Mask，用來定義主動區。第三道光罩則是 Metal Pad Mask，用來定義電極的圖案。完成三道光罩之後，最後在晶背鍍上鋁矽銅，當作另一電極。圖 2.1 為其製作流程圖。

2.1.1 晶片刻號及零層蝕刻（Alignment Mark）

本實驗主要是使用 N-型低阻值（<0.007Ω-cm）六吋矽晶片，晶格方向為（100），並搭配介於 2-7Ω-cm 相對高阻值的六吋晶片當做對照用，用以說明基板濃度高低對空乏能力的影響。首先將所有晶片以雷射刻號機進行刻號，方便辨

(23)

化光阻塗佈及顯影系統（TEL CLEAN TRACK MK-8）程式 8 進行正光阻的塗佈，再來經由 G-line 光學步進機（G-line Stepper）將 Alignment Mark 定義在晶片上，經由顯影（TRACK 程式 11）之後，以 TEL 5000 氧化矽蝕刻系統吃出所定義的圖案，深度約 1200 埃，經表面輪廓量測儀確認無誤後，以乾式光阻去除機（FUSION OZONE ASHER）將大部分的光阻去除，再浸泡 120 度的熱硫酸去除殘餘的光阻，完成零層的步驟。此零層的目的是用在以後 G-line 步進機曝光時晶片位置對準校正用。

2.1.2 定義主動區（Trench）

經由標準清洗程序清洗晶片之後，以高溫低壓爐管（Tube 5）溫度於 980℃ 下成長濕式氧化層（Wet Oxide）5500 埃，接著以 TRACK 程式 8 塗佈光阻，再來經由 G-line 光學步進機將 Trench Mask 定義到晶片上，經由 TRACK 程式 11 進行顯影之後，以 BOE (6:1)濕式蝕刻的方式，蝕刻率約每秒 20 埃，吃掉主動區上的 Wet Oxide，之後相繼以乾式光阻去除機及熱硫酸去除晶片上的光阻，完成主動區的定義。此層 Wet Oxide 是用來當隔絕，及之後金屬蝕刻時避免邊緣處被蝕刻到而產生不必要的缺陷，於第四章將會比較出沒有此層 Wet Oxide 的影響。

2.1.3 阻障層（Barrier Layer）

接下來的步驟就是成長阻障層 Si3N4。晶片經由 RCA 清洗過程去除掉上面的微粒、金屬離子及有機物，在加上 HF﹕H2O = 50﹕1 稀釋的氫氟酸洗掉晶片表

(24)

面上的原生氧化層（Native Oxide）之後，隨即以低壓爐管（Tube 2），溫度設定為 800℃ 通入 NH3氣體，成長一層薄氮化矽（Si3N4），以薄膜測厚儀(n&k analyzer)

及橢圓測厚儀(Ellipsometer) 測量出其厚度約為 10 埃。成長此層阻障層 Si3N4的目的，是為了避免後續的製程中，在矽基板與閘介電層間，因為氧原子及金屬原子的擴散，造成不必要的氧化矽及金屬矽化物的形成，影響到電特性及等效厚度的縮薄【6~8】。

2.1.4 閘介電層（Gate Dielectrics）的形成

在完成阻障層 Si3N4的成長之後，不經過任何的清洗過程，立即以金屬物理

氣相沉積系統（Metal PVD）分別沉積 Ti 與 Co（或 Ti 與 Ni）各 50 埃。首先將真空度抽至 10-9 torr，功率調到 500 瓦後，室溫下以每秒 9 埃的速率濺鍍 Ti 與 Co（或 Ti 與 Ni）。之所以不經過任何清洗過程即進行金屬的濺鍍，是爲了避免 Si3N4被化學溶劑蝕刻掉，而失去後續阻擋的功能。接著在金屬氧化的動作之前，先以中電流離子佈植機進行氮離子的佈植。佈植能量設定在 10keV 的低能量，以避免過多的離子進入矽基板，造成不必要的缺陷；佈植離子的種類為 N2+或 N+；佈植劑量分為 no，2E13/cm2，2E14/cm2，

2E15/cm2 四種條件。在真空度小於 9E-6 Torr 的狀態下，以傾角 7°（Tilt

angle），扭角 22°（Twist）的角度，進行氮離子的佈植。氮離子佈植的目的將在

第三、四章詳細說明。

(25)

退火處理的步驟。氧化退火條件為：750 O℃ 5A5（氧化 5 分鐘，退火 5 分鐘）、

750℃O10（氧化 10 分鐘，沒有進行退火）、800℃O5A5、800℃O10、850℃O5A5、

850℃O10、900℃O10。氧化時所使用的氣體比例為 O2：N2 = 5000sccm：5000sccm。

2.1.5 氧化後處理

經過氧化及退火處理之後，晶片以交通大學奈米中心的電漿輔助化學氣相沉

積系統（Plasma-Enhanced Chemical Vapor Deposition，PECVD）進行 N2O 電漿處

理。在通入氣體流量 60sccm，反應溫度 350℃，power 10W~20W 的條件下，進行電漿處理 5 分鐘。為了避免閘介電層遭受電漿損害，此處所用的 power 僅在低功率範圍（10W、15W、20W 三種條件）。N2O 電漿處理的目的，是企圖靠著氮對介電層的摻雜，加強其結晶的溫度，探討在之後高溫退火處理下，介電層抗結晶的效果；二來藉著 N2O 分解出來的氧原子，填補介電層內的氧空缺，使組成更加完整。詳細的討論，將在第 4 章一一論述。之後以金屬快速退火爐（METAL RTA）進行 N2 退火的步驟。以每秒升溫 160℃的速率，在 880℃穩定的溫度下，進行 40 秒的退火處理，待 10 分鐘過後，取出晶片。這一步驟的目的在修復經過電漿處理後受損的介電薄膜，並探討介電層經過高溫製程後，其結晶程度的改變。

2.1.6 金屬電極沉積

最後的步驟，在 CoTiO3 閘極介電層上，以金屬物理氣相沉積系統（Metal PVD）鍍上 Al 5000 埃，經 TRACK 程式 8 塗佈光阻，及 G-line 光學步進機將最

(26)

後一道光罩 Metal Pad 定義到晶片上，以 TRACK 程式 11 顯影後，用金屬蝕刻系統（Metal Echer ILD4100）蝕刻出電極圖案，接著光阻去除之後，以 BOE 塗抹的方式，去除晶背的原生氧化層，在經由多功能真空濺鍍系統鍍上 Al-Si-Cu 5000 埃，完成金屬電極的製作。

2.2 電容元件之特性量測

在電容特性量測方面，本人將針對電性及物性方面做討論。電性方面，包括電容-電壓（C-V）的特性量測，還有電流-電壓（I-V）的特性量測。物性上將以各種材料分析，來佐證電性上所得到的結果。

2.2.1 電容-電壓（C-V）特性量測

鈷鈦酸閘極電容之 C-V 電性量測是以 HP 4284 量測系統為測量工具，使用的樣品電容面積為 2.5E-5 cm2_{（50μm×50μm）及 1E-4 cm}2_{（100μm×100μm）。} 量測參數方面，則設定 100KHz 高頻在電壓從-3V，以每 75mV 漸升的電壓爬升到+3V，共 81 個點。由量測的結果可得到平帶電壓（Flat-band voltage）及聚積區（Accumulation region）的電容值，並由電容值計算出等效的氧化層厚度，搭配實際厚度之後，可求得鈷鈦酸介電薄膜的介電係數。經由平帶電壓的値，則可對氧化層中的固定電荷作定性上的推斷。

2.2.2 電流-電壓（I-V）特性量測

I-V 電性量測是由 HP 4156A 半導體參數分析儀進行測量。漏電流的量測是

(27)

以在閘極施加正偏壓（電子由基板入射），從 0V 開始，以每 50mV 往上爬升，直到電流產生急劇陡峭上升為止，限制最大電流（Compliance）則設定在 40mV。量測結果將分析在低電壓（VG =1V）時的漏電流，及發生電流急劇陡峭上升所對應的電壓值（崩潰電壓，Vbd）。另一方面，則固定閘極偏壓，做時間相依介電質崩潰（TDDB）的測量。量測方式則是施加一適當偏壓，以時間 1000 秒為限，觀測發生電流急劇陡峭上升時所需的時間，定義為崩潰時間（Tbd）。接著改變閘極偏壓兩次，做同樣的量測。經由三次所得的崩潰時間，可畫出十年線，用以判別元件的可靠程度。 I-V 電性量測方面還有測量在經不同時間相同電壓施加之後，漏電流的改變

量（Stress Induce Leakage Current , SILC），用以說明閘極氧化層及界面的好壞。

2.2.3 材料分析

除了電性方面的量測之外，在物性方面將藉以用來佐證電性上的結果。之後

的章節，將會針對 X 光繞射分析（XRD）、穿透式電子顯微鏡（TEM）、二次離子質譜儀（SIMS）等分析的結果，做合理的解釋。

(28)

(29)

(30)

第三章

N

2+

佈植應用在高介電係數鈷鈦酸及鎳鈦酸閘介電層

之電容結構

3.1 研究動機

隨著元件逐漸縮小之際，為了抑制短通道效應的發生，閘極介電層厚度也隨之跟著縮小，以確保閘極有良好的控制能力。如此一來，傳統的 SiO2閘極氧化層將由於直接穿遂的漏電機制，而帶來無法接受的閘極漏電流，使 SiO2的使用到達了極限。因此，尋求一種新的替代材料將成為一件克不容緩的事。此時高介電材料閘極介電層的出現，一方面提高了元件的驅動能力，一方面克服了閘介電層因過薄而帶來的高漏電流，以較厚的實際厚度等效了 SiO2的薄氧化層，來防止電子的直接穿遂。本次研究將使用鈷鈦酸及鎳鈦酸兩種高介電材料閘極介電層，製作金氧半電容結構，用以探討在各種條件下的特性。根據前人的研究顯示，鈷鈦酸及鎳鈦酸兩種材料是一種鈦鐵礦結構的化合物，與氧化鋁的結構十分相似，材料結構十分地穩定，且組成緻密，介電係數約略在40 左右，且具有蠻低的漏電流，是不錯的閘介電層材料的選擇。在第一章節曾有提及，適當的氮處理能有效改善元件的特性，特別是在熱穩定性的改善方面，氮的摻雜能提高介電層的結晶溫度，使高溫環境下，元件仍能

(31)

保有良好的電特性。而依據前人的經驗顯示，鈷鈦酸及鎳鈦酸的結晶溫度約在 700~750 度【6~8】，因此本次研究將試圖以多種的氮摻雜方式，來提高兩者的結晶溫度，探討其對電容電性上的影響。

3.2 實驗條件

本章節討論的重點，將觀察 N2+離子佈植對鈷鈦酸及鎳鈦酸兩種高介電閘極電容結構特性上的影響，故此將比較有無經過 N2+離子佈植在各種高溫氧化過後，特性上的改變。表3.1 為利用鈷鈦酸閘極介電層製作電容結構的樣本條件，表 3.2 則為利用鎳鈦酸閘極介電層製作電容結構的樣本條件，N2+離子佈植能量為10keV，劑量為 2E14 cm-3。製程方面已於第二章詳細介紹，此處將不再覆述。電性上量測所使用的樣品電容面積為2.5E-5 cm2（50μm×50μm），文後將針對有無施以N2+離子佈植在不同氧化溫度條件下的各種電性結果，有一系列的討論。

3.3 實驗結果與討論

3.3.1 N

2 +

佈植應用於鈷鈦酸閘極介電層電容

根據（3-1）式來看【36】，矽基板摻雜濃度（Nd）越高，當金氧半電容達強反轉時的空乏區寬度（Wm）越窄，強反轉時的電容值（Cinv.）則越高。 Wm=[ 2εs (2φFP) / eNd ]1/2 （3-1）圖 3.1 及圖 3.2 分別是阻值為 0.007Ω-cm 及阻値為 2~7Ω-cm 的矽基板，在

(32)

氧化溫度為 850 度的條件下，電容之 C-V 圖。可以發現，當電容在高頻量測下由強累積區經過空乏區到強反轉區，由於阻值為 0.007Ω-cm 的矽基板具有過高的摻雜濃度，以至於不容易產生空乏的現象，使得電容值不會隨著電壓的變動而有明顯的下降。相反的，阻值為2~7Ω-cm 矽基板的樣品，電容值從強累積區到強反轉區則有明顯的下降趨勢。因此說明了矽基板濃度的確對 C-V 曲線有極大的影響。圖3.3 比較有無經過 N2+離子佈植，在不同氧化溫度條件下之C-V 圖。首先，很明顯的看得出，無論有無經過N2+離子佈植，氧化溫度越高，電容值則越小， EOT 越大。原因歸究於溫度越高，造成介面的混合層越易氧化，使得這層 k 值較低的氧化層隨溫度的升高而變厚，因此電容值因而下降。而比較相同氧化溫度下，經過 N2+離子佈植後的樣品，其電容值並不會因此而有所下降。搭配表 3.3 可以輕易的看出，鈷鈦酸閘介電層電容其平帶電壓較一般電容元件來得低，其為過多正型固定電荷所造成，而適當的氧化溫度下，N2+離子佈植將有助於減少正型固定電荷，使平帶電壓趨於一般値。不過當溫度為900 度時，過高的溫度反倒讓N2+離子佈植的樣品產生更多正型固定電荷，使得平帶電壓漂移更加嚴重。圖3.4 是氧化溫度 800 度，有無 N2+離子佈植樣本，漏電流對閘極電壓的比較。由於在此溫度條件下，鈷鈦酸閘介電層結晶程度並不嚴重，因此對於未經過氮處理的樣本，顯現極小的漏電流以及較大的崩潰電壓。相反地，此時經過氮處理的樣本，不但沒有發揮功效，反倒因為離子佈植造成較多的氧化層缺陷，因而

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產生較大的漏電流以及較小的崩潰電壓。圖 3.5 是氧化溫度 800 度，有無 N2+離子佈植樣本，在 Vg=1V 時之漏電流 weber 分布比較圖。未經過氮處理的樣本，因為有較小的氧化層缺陷，因此表現出較小的漏電流。圖3.6 是氧化溫度 800 度，有無 N2+離子佈植樣本，對崩潰電壓所作的weber 分布比較圖。同上述的結果，未經過氮處理的樣本，因為有較小的氧化層缺陷，因此能夠承受較高的電壓作用，崩潰電壓較經過氮處理的樣本來得大許多。圖3.7 為氧化溫度 800 度，對有無 N2+離子佈植樣本，做時間相依介電質崩潰（TDDB）的測量比較。可以看得出，未經過氮處理的樣本，因為有較小的氧化層缺陷數量，因此具有較佳的可靠性（Reliability），比較十年的lifetime，未經過氮處理的樣本可高達4V 之多，遠高於經過氮處理樣本的 2V。由圖3.4 到圖 3.7 可以看出，未經過氮處理的樣本，在氧化溫度為 800 度時，由於其結晶程度不嚴重，加上相對於氮處理的樣本有較少的氧化層缺陷數量，因此在電性上顯現出較佳的特性。圖3.8 是氧化溫度 850 度，有無 N2+離子佈植樣本，漏電流對閘極電壓的比較。在此溫度條件下，未經氮處理的樣本，因結晶程度嚴重，造成電子延著晶粒邊界（Grain boundary）流到閘極，使得漏電流大大提高，崩潰電壓大幅下降。相對地，經過氮處理的樣本，由於氮的添加產生了作用，使得在此高溫氧化溫度下，結晶現象受到了抑制，漏電流因而大幅減小，崩潰電壓提升。

(34)

圖 3.9 為氧化溫度 850 度，有無 N2+離子佈植樣本，在 Vg=1V 時之漏電流 weber 分布比較圖。明顯的看得出來，有經過 N2+離子佈植處理的樣本，其漏電流比起未經處理的樣本小1 到 2 個 order，造成這樣的原因是因為氮的添加使得結晶現象受到有效的抑制，減少了漏電流的漏電途徑。另一方面，由於N2+離子佈植對矽基板表面所造成的晶格破壞，也因為在850 度的高溫下，得到了適時的修復，因此缺陷數量大大的減少。圖3.10 是氧化溫度 850 度，針對有無 N2+離子佈植的樣本，對崩潰電壓所作的weber 分布比較圖。與上述的結果一致，經 N2+離子佈植處理的樣本，由於其漏電途徑經氮的處理後大大的減少，以致能夠承受較大的電壓作用，崩潰電壓得以提升。圖3.11 為氧化溫度 850 度，對有無 N2+離子佈植樣本，作時間相依介電質崩潰（TDDB）的測量比較。如圖經 N2+離子佈植的樣本，由於抑制了介電層的結晶，使得具有較佳的可靠性（Reliability），根據十年的標準來看，經 N2+離子佈植的樣本可達到2.4V，比起未經氮處理樣本的 1.8V，高出 0.6V 之多。由圖3.8 到圖 3.11 可以看出，在 850 度氧化 10 分鐘的條件下，N2+離子佈植的確改善了高溫下結晶嚴重的缺點，減少了電子經由晶粒邊界漏電的途徑，加上 850 度高溫環境下，N2+離子佈植所造成的基板晶格缺陷得到適時的修復，因此在電性上表現出較佳的特性。圖3.12 是氧化溫度 900 度，有無 N2+離子佈植樣本，漏電流對閘極電壓的比

(35)

較。在此高溫氧化環境下，無論有無N2+離子佈植，比起800 度及 850 度氧化溫度下的樣本，其結晶現象皆相當嚴重，造成漏電流急劇上升，崩潰電壓下降。不過不難看得出，經N2+離子佈植的樣本，由於氮的作用，使結晶現象較未經處理的樣本來得輕微，因而得到較小的漏電流及較好的崩潰電壓。圖3.13 為氧化溫度 900 度，有無 N2+離子佈植樣本，在Vg=1V 時之漏電流 weber 分布比較圖。經 N2+離子佈植的樣本，有較小的漏電流，甚至比未經氮處理的樣本小上3 個 order 以上，顯示經 N2+離子佈植的確改善了高溫結晶的缺點。圖3.14 是氧化溫度 900 度，針對有無 N2+離子佈植的樣本，對崩潰電壓所作的weber 分布比較圖。與上述的結果一致，經 N2+離子佈植處理的樣本，因為結晶現象得到了改善，因此有較高的崩潰電壓值。圖3.15 為氧化溫度 900 度，對有無 N2+離子佈植樣本，作時間相依介電質崩潰（TDDB）的測量比較。由於過高的氧化溫度，致使在可靠性分析上，皆較氧化溫度800 度及 850 度的樣本來得差。不過仍以有經過 N2+離子佈植的樣本，有較佳的表現。經圖3.12 到圖 3.15 的分析比較可以看得出，在 900 度如此高的氧化溫度環境下，經N2+離子佈植的樣本，在電性上的確得到了改善，也看出氮的添加，的確改善了高溫結晶的現象，使得介電層在高溫下仍能維持相當的穩定性。圖3.16 是未經過 N2+離子佈植的樣本，氧化溫度為850 度，以固定電壓 2V 對樣本作stress10 秒及 100 秒後的漏電流對閘極電壓圖。圖 3.17 則是經過 N2+離

(36)

子佈植的樣本，氧化溫度為 850 度，以固定電壓 2V 對樣本作 stress10 秒及 100 秒後的漏電流對閘極電壓圖。由圖3.16 可以看出，未經氮處理的樣本，其在 stress 過後漏電流有明顯的增加，表示其結構中存在著較多的陷阱（trap）或缺陷，導致在stress 過程中產生大量的陷阱電荷，且 stress 時間越久漏電流越大。反觀圖 3.17 經過 N2+離子佈植的樣本，由於對結晶產生了抑制的效果，因此整個介電層的結構較為均勻（Homogeneity）完整，介面陷阱及氧化層電荷等缺陷較少，漏電流在stress 過後無明顯的增加。圖3.18 及圖 3.19 為 800 度氧化 10 分鐘，未經 N2+離子佈植及經過N2+離子佈植樣本的TEM 圖。在沉積介電層之前，經爐管 800 度 NH3氣體成長出的阻障層氮化矽（Si3N4），由於過薄的關係，無法達到完全阻擋的作用，使得在介電層及矽基板的介面，生成一層金屬矽酸鹽類（Silicate）的混合層，降低了整體的 k 值。同樣的問題在850 度（圖 3.20 及圖 3.21）及 900 度（圖 3.22 及圖 3.23）的樣本中依然可以看到。表3.3 列出所有樣本的厚度及估算出的有效 k 值。根據文獻中的研究顯示，金屬矽酸鹽類亦為高介電係數材料，且其k 值與金屬含量及氮含量成正比，與矽的含量成反比【19~24,26】。也就是說，矽含量越高，k 值越低。經由表 3.3 估算出的有效 k 值可以看出，經 N2+離子佈植的樣本顯示出較高的 k 值，其原因歸究於氮的加入有效減少矽在氧化過程中的擴散增進現象（Oxidation Enhance Diffusion , OED）【37】，使得介面混合層的矽含量減少，提升了整體的

(37)

看出越高的溫度將造成k 值的下降。另一方面，從結晶程度的比較來看，溫度越高結晶現象越嚴重，而經過N2+離子佈植的樣本，則能舒緩薄膜的結晶。圖3.24 為氧化溫度 850 度，對有無 N2+離子佈植之SIMS 比較圖。由圖中可以看出，經過N2+離子佈植的樣本，在矽基板與介電層的介面處有較高濃度的氮原子，且分布的範圍比未經N2+離子佈植的樣本來得廣。圖3.25 為氧化溫度 900 度，有無 N2+離子佈植之 SIMS 比較圖。經過 N2+離子佈植的樣本，在矽基板與介電層的介面處同樣含有較高的氮濃度，且分布較廣。圖 3.26 是針對氮原子濃度，所作的SIMS 比較圖。經由此圖可更清楚的比較出，經過 N2+離子佈植的樣本的確在介面處含有較高濃度的氮含量，且分布較廣。圖3.27 為矽原子的分布比較之 SIMS 圖。首先可以看出，氧化退火處理的溫度越高，介面層的矽含量越高。再者，如果仔細的觀察可以看出，在相同的氧化退火溫度下，經過N2+離子佈植處理的樣本，能抑制矽的擴散，使得介面層的矽含量較未經 N2+離子佈植處理的樣本來得低，推斷其為造成較大 k 值的原因之一。而圖3.28 則為鈷原子的分布比較之 SIMS 圖。圖中可看見，經過 N2+離子佈植處理的樣本，在鈷鈦酸閘介電層內有著較高含量的鈷原子存在。再者，矽基板內的鈷含量有隨溫度上升而增加的趨勢，且以未經N2+離子佈植處理的樣本更加嚴重。由此可推斷，經過N2+離子佈植處理，能抑制鈷原子在高溫製程下往矽基板內擴散，減少了漏電流的產生，因而有較好的電特性。由圖3.24 到圖 3.28 可以看出，N2+離子佈植的確達到了氮化的效果，使得在

(38)

介面處有較多含量的氮存在，抑制了介電層高溫製程下結晶的現象發生，減少漏電的途徑。另一方面，N2+離子佈植處理，對於高溫氧化環境下矽、鈷原子的擴散，有些許的阻擋效果，因而提升了整體的有效k 值，以及表現出良好的電特性。圖3.29 為氧化溫度 800 度，對有無 N2+離子佈植作低掠角X 光繞射（X-Ray Diffraction, XRD）分析之比較圖。由圖中可以看出，未經 N2+離子佈植的樣本，在800 度的氧化溫度下，已經有結晶相的產生，而其峰值（Peak）的位置座落在 34.7 rad，判斷其應屬於繞射平面（311）的 CoTiO3結晶相。而有經過N2+離子佈植的樣本，由於氮原子的作用下，使得鈷鈦酸的結晶，有效的被抑制住，因而顯現出較低的peak 值。圖3.30 為氧化溫度 850 度，對有無 N2+離子佈植作XRD 之分析比較。與圖 3.29 的結果作一比較，未經 N2+離子佈植的樣本，在此高溫（850 度）氧化環境下，鈷鈦酸的結晶更顯得嚴重。相反地，經過N2+離子佈植的樣本，由於氮原子的作用下，鈷鈦酸的結晶有大大的改善。圖3.31 為氧化溫度 900 度，對有無 N2+離子佈植作XRD 之分析比較。此時無論有無經過N2+離子佈植的步驟，在900 度超高溫的氧化過後，薄膜結晶的現象皆較800 度及 850 度時來得嚴重，不過仍以經過 N2+離子佈植的樣本，有較小的peak 值。由圖3.29 到圖 3.31 XRD 的分析結果可以看出，N2+離子佈植的確有效抑制了鈷鈦酸的結晶產生，使得元件在高溫的製程過後，仍能顯現出不錯的電特性。

(39)

3.3.2 N

2 +

佈植應用於鎳鈦酸閘極介電層電容

圖3.32 是 NiTiO3 800 度氧化 10 分鐘，針對各種 N2+佈植劑量所作的電容對電壓圖。明顯的看得出，在未經N2+佈植處理的樣本，由於介電層中存在過多正的固定電荷，導致平帶電壓的值比起一般電容元件來得低，甚至表現出負的平帶電壓值。而經過N2+佈植處理後的樣本，能有效的改善此缺失，使平帶電壓趨向正常的值，減少了介電層中正型的固定電荷。另一方面在經過N2+佈植處理後，電容值並不會有衰退的現象產生。表 3.4 整理出 800 度氧化 10 分鐘各種樣本的等效厚度及平帶電壓值。圖3.33 為 NiTiO3 800 度氧化 10 分鐘，針對各種 N2+佈植劑量之漏電流對電壓比較圖。由於在800 度高溫的氧化環境下，過薄的氮化矽阻障層（Barrier layer）並無法有效阻擋鎳的擴散，導致在介面處產生過多的金屬，甚至與矽基板反應成鎳矽化物（Nickel silicide），造成較大的漏電流【6】。而經過 N2+佈植的樣本，並無法有效降低鎳的擴散，更嚴重的造成介面的缺陷數量增加，使得漏電流劇增。圖中可以看得出，N2+佈植劑量越大，漏電的情況越嚴重，崩潰電壓越小。圖3.34 是 NiTiO3 800 度氧化 10 分鐘，對各種 N2+佈植劑量，在Vg=1V 時，所作的漏電流weber 分布比較圖。N2+佈植劑量越多，漏電流越大。圖3.35 是 NiTiO3 800 度氧化 10 分鐘，對各種 N2+佈植劑量作崩潰電壓weber 分布圖。與上述結果一致，N2+佈植劑量越多，造成介面的缺陷數量越多，崩潰電壓越小。

(40)

圖3.36 為 NiTiO3 750 度氧化 10 分鐘，針對各種 N2+佈植劑量之漏電流對電壓比較圖。比較 800 度氧化 10 分鐘來看，750 度氧化溫度表現出較佳的漏電流及崩潰電壓，原因不難想像，在較低的溫度下，鎳的擴散較為緩和，使得介面處的金屬含量減少，所以比起800 度氧化 10 分鐘的樣本，有更好的電性表現。不過經過N2+佈植的樣本，依舊顯現出過多的缺陷，漏電流較高。圖3.37 為 NiTiO3 750 度氧化 10 分鐘，對各種 N2+佈植劑量，在Vg=1V 時，所作的漏電流 weber 分布比較圖。經 N2+佈植處理的樣本，顯示出較高的漏電流，且隨劑量的增加，漏電情況有更嚴重的趨勢。圖3.38 為 NiTiO3 750 度氧化 10 分鐘，對各種 N2+佈植劑量作崩潰電壓weber 分布圖。由於離子佈植帶來介面處缺陷數量的增加，導致N2+佈植劑量越多，崩潰電壓越小。圖3.39 是 NiTiO3 750 度氧化退火處理各 5 分鐘，針對各種 N2+佈植劑量之漏電流對電壓比較圖。比較750 度氧化 10 分鐘來看，經過氧化退火處理各 5 分鐘的樣本，顯現出較為高的漏電趨勢。歸究其原因為經過5 分鐘的退火處理，會使得介電層的結晶現象較單純氧化10 分鐘的樣本來得嚴重，致使漏電流增加。此時經過適當劑量的N2+佈植處理，會些微改善介電層結晶的發生，使漏電流減小。不過當 N2+佈植劑量高達 2×1015/cm3，因離子佈植所帶來的介面缺陷依舊主導了漏電的產生，因此漏電流仍然過大。圖3.40 是 NiTiO3 750 度氧化退火處理各 5 分鐘，對各種 N2+佈植劑量，在

(41)

Vg=1V 時，所作的漏電流 weber 分布比較圖。可以看出，適當的 N2+佈植劑量，可以改善1V 時的漏電，但過大的 N2+佈植劑量反倒會使漏電流更加惡化。圖3.41 是 NiTiO3 750 度氧化退火處理各 5 分鐘，對各種 N2+佈植劑量作崩潰電壓 weber 分布圖。由於離子佈植帶來介面處缺陷數量的增加，因此經過 N2+ 佈植處理並無法有效改善崩潰電壓。縱合以上三種氧化退火條件來看，因為鎳金屬在高溫下容易擴散，致使在介電層與矽基板間會產生過多的金屬，導致漏電流增加，且隨氧化退火處理溫度升高，漏電流更加嚴重。另一方面，由於N2+佈植處理會使得介面處的缺陷數量增加，造成不可忽略的漏電因素，使得氮處理抑制結晶的優點，在此無法明顯看出，對於漏電的改善，非常有限。

圖3.42 為 NiTiO3 750 度氧化 10 分鐘，未經 N2+佈植處理的TEM 圖。與 CoTiO3

介電層的樣本一致，在 NiTiO3介電層與矽基板間，有一層金屬矽酸鹽類的混合

層產生，且由於鎳金屬在高溫下容易擴散的因素，致使整體的有效k 值降低。表

3.5 整理出 NiTiO3 750 度氧化 10 分鐘及氧化 5 分鐘退火 5 分鐘的樣本，不同 N2+

佈植劑量的等效厚度。經計算後，750 度氧化 10 分鐘，未經 N2+佈植處理的有效

(42)

3.4 結論

本章利用 N2+佈植處理，分別對於兩種高介電材料（鈷鈦酸及鎳鈦酸）電容結構，進行各種特性研究。結果顯示，施以N2+佈植氧化前處理，能夠有效改善鈷鈦酸閘介電層高溫結晶的惡化現象，得到較小的漏電流，及承受較大的崩潰電壓。另一方面，經過N2+佈植處理並不會造成電容值的下降，保持原有的等效厚度。而由平帶電壓值可以看出，經過N2+佈植處理大為減少了氧化層中正型的固定電荷，使平帶電壓趨於正常值。反觀鎳鈦酸閘介電層電容結構，由於嚴重的鎳金屬擴散，導致漏電流劇增，崩潰電壓下降。此時N2+佈植處理所帶來的改善並不顯著，相反的會因為離子佈植造成較大的缺陷，更加惡化其電性表現。因此相較之下，N2+佈植氧化前處理，較適用於鈷鈦酸閘介電層電容元件，能明顯提升其元件特性。相反的，給予鎳鈦酸閘介電層電容元件帶來的，卻是負面的影響。

(43)

表 3.1 鈷鈦酸閘極介電層電容之樣本條件

Wafer No. 1 2 3 4 5 6 7 8 9 10 11 12

Sub.2-7Ω ★ ★ ★ ★ ★ ★ Sub.007Ω ★ ★ ★ ★ ★ ★ No N2+ implant ★ ★ ★ ★ ★ ★ N2+ 2E14 ★ ★ ★ ★ ★ ★ 800C 10min ★ ★ ★ ★ 850C 10min ★ ★ ★ ★ 900C 10min ★ ★ ★ ★

(44)

表 3.2 鎳鈦酸閘極介電層電容之樣本條件

Wafer No. 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

R:0.007 ★ ★ ★ ★ ★ ★ ★ ★ ★ ★ ★ ★ R:2~7 ★ ★ ★ ★ No N2+ implant ★ ★ ★ ★ N2+ 2E13 ★ ★ ★ ★ N2+ 2E14 ★ ★ ★ ★ N2+2E15 ★ ★ ★ ★ 750C05A5 ★ ★ ★ ★ 750CO10 ★ ★ ★ ★ 800CO10 ★ ★ ★ ★ ★ ★ ★ ★

(45)

表 3.3 CoTiO

3

各種製程條件的厚度及平帶電壓比較

EOT

(A)

Interface

silicate

(A)

Dielectric

film (A)

Total

film

(A)

Effective

k-value

Flatband

voltage

(v)

800 N2+

21.9 58.8 188.2 247.0 43.9 0.3

850 no

25.4 85.7 128.6 214.3 32.9 0.15

850 N2+

27.2 66.7 176.2 242.9 34.8 0.38

900 no

30.3 82.4 155.9 238.2 30.6 0.45

900 N2+

29.4 90.0 153.3 243.3 32.2 -0.23

(46)

表 3.4 NiTiO

3

800 度氧化 10 分鐘，各種 N

2

+

_{佈植條件的等效厚度及平}

帶電壓比較

Cacc (pF)

EOT (A)

Cfb (Pf)

Vfb (V)

800 no

62.1

13.89

49.7 -0.27

800 N2+

2E13

61.7 13.98 49.4 0.11

800 N2+

2E14

62.4 13.83 51.9 0.17

(47)

Cacc (pF)

EOT (A)

750 OX10 no N2+

42.6

20.25 750 OX10 N2+ 2E13

41.7

20.69 750 OX10 N2+ 2E14

37.3

23.13 750 OX10 N2+ 2E15

36.7

23.51 750 O5A5 no N2+

37.6

22.94 750 O5A5 N2+ 2E13

38.4

22.47 750 O5A5 N2+ 2E14

36.9

23.38 750 O5A5 N2+ 2E15

35.6

24.24 表 3.5 NiTiO

3

750 度氧化溫度下，不同 N

2 +

_{佈植劑量的等效厚度比較}

(48)

Vg (V) -3 -2 -1 0 1 2 3 C (F ) 32x10-12 33x10-12 33x10-12 33x10-12 34x10-12 34x10-12 35x10-12 R:0.007

圖 3.1 低阻值（R＝0.007Ω-cm）矽基板之電容結構之 C-V 圖

（N

2 +

﹕no ，氧化溫度﹕850 度）

A=50um*50um

(49)

Vg (V) -3 -2 -1 0 1 2 3 C (F) 0 5x10-12 10x10-12 15x10-12 20x10-12 25x10-12 30x10-12 35x10-12 R:2~7

圖 3.2 阻值 R＝2~7Ω-cm 矽基板之電容結構之 C-V 圖

（N

2 +

﹕no ，氧化溫度﹕850 度）

A=50um*50um

(50)

Vg (V) -3 -2 -1 0 1 2 3 C ( F ) 0 10x10-12 20x10-12 30x10-12 40x10-12 800CO10,N2+2E14 850CO10,no N2+ 850CO10,N2+2E14 900CO10,no N2+ 900CO10,N2+2E14

圖 3.3 CoTiO

3

不同氧化溫度下，有無 N

2 +

佈植之 C-V 比較圖

A=50um*50um

(51)

Vg (V)

-2 0 2 4 6 8 10

Ig (A)

圖 3.7 CoTiO

3

800 度氧化 10 分鐘，有無 N

2 +

佈植之時間相依介電質

崩潰（TDDB）的比較

(55)

Vg (V)

-2 0 2 4 6

Ig(A)

圖 3.11 CoTiO

3

850 度氧化 10 分鐘，有無 N

2 +

佈植之時間相依介電質

崩潰（TDDB）的比較

(59)

Vg (V)

-2 -1 0 1 2 3 4 5

Ig (A)

圖 3.15 CoTiO

3

900 度氧化 10 分鐘，有無 N

2 +

佈植之時間相依介電質

崩潰（TDDB）的比較

(63)

Vg (V)

0 1 2 3 4 5

Ig (A)

10-14 10-13 10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 10-3 10-2 fresh 10sec 100sec

圖 3.16 CoTiO

3

未經 N

2 +

離子佈植的樣本，以 2V stree 10 秒及 100 秒

後的 Ig-Vg 圖（氧化條件為 850 度 10 分鐘）

A=50um*50um Substrate injection Stress Vg=2V

(64)

Vg (V)

0 1 2 3 4 5 6 7

Ig (A)

10-14 10-13 10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 10-3 10-2 fresh 10 sec 100sec

圖 3.17 CoTiO

3

經 N

2 +

0.00 0.02 0.04 0.06 0.08 0.10 Nitrog en c onc . (atoms/c m3 ) 1017 1018 1019 1020 1021 850C no N2+ 850C N2+ 900C no N2+ 900C N2+

圖 3.26 氮原子的分布比較之 SIMS 圖

(74)

Depth (um)

0.00 0.02 0.04 0.06 0.08 0.10

Secondary

Ion Intensity

(cts)

103 104 105 106 107 850 C no N2+ 850C N2+ 900C no N2+ 900C N2+

圖 3.27 矽原子的分布比較之 SIMS 圖

(75)

Depth (um)

0.00 0.02 0.04 0.06 0.08 0.10

Secondary

Ion Intensity

(cts)

102 103 104 105 106 850C no N2+ 850C N2+ 900C no N2+ 900C N2+

CoTiO3 (311)

(79)

Vg (V)

-2 -1 0 1 2

C (

pF)

0 10 20 30 40 50 60 70 no N2+ N2+ 2E13 N2+ 2E14

圖 3.32 NiTiO

3

800 度氧化 10 分鐘，各種 N

2 +

佈植劑量之電容對電壓

比較圖

A=50um*50um

(80)

Vg (V)

-2 -1 0 1 2 3 4 5

Ig (A)

10-14 10-13 10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 10-3 10-2 no N2+ N2+ 2E13 N2+ 2E14 N2+ 2E15

圖 3.33 NiTiO

3

800 度氧化 10 分鐘，各種 N

2 +

佈植劑量之漏電流對電

壓圖

A=50um*50um

(81)

Leakage current (A)

10-12 ₁₀-11 ₁₀-10 ₁₀-9 ₁₀-8 ₁₀-7 ₁₀-6 ₁₀-5 ₁₀-4

ln

(-ln

(1

-p

))

-4 -3 -2 -1 0 1 2 3 no N2+ N2+ 2E13 N2+ 2E14 N2+ 2E15

圖 3.34 NiTiO

3

800 度氧化 10 分鐘，各種 N

2 +

佈植劑量，在 Vg=1V 時

之漏電流 weber 分布圖

(82)

Vbd (V)

2.0 2.5 3.0 3.5 4.0 4.5

ln

(-ln

(1

-p

))

-4 -3 -2 -1 0 1 2 3 no N2+ N2+ 2E13 N2+ 2E14 N2+ 2E15

圖 3.35 NiTiO

3

800 度氧化 10 分鐘，各種 N

2 +

佈植劑量之崩潰電壓

weber 分布圖

(83)

Vg (V)

0 2 4 6

Ig(A)

10-14 10-13 10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 10-3 10-2 no N2+ N2+ 2E13 N2+ 2E14 N2+ 2E15

圖 3.36 NiTiO

3

750 度氧化 10 分鐘，各種 N

2 +

佈植劑量之漏電流對電

壓圖

A=50um*50um

(84)

Leakage current(A) 10-12 ₁₀-11 ₁₀-10 ₁₀-9 ₁₀-8 ln(-ln(1-p)) -3 -2 -1 0 1 2 no N2+ N2+ 2E13 N2+ 2E14 N2+ 2E15

圖 3.37 NiTiO

3

750 度氧化 10 分鐘，各種 N

2 +

佈植劑量，在 Vg=1V 時

之漏電流 weber 分布圖

(85)

Vbd (V) 3.8 4.0 4.2 4.4 4.6 4.8 5.0 5.2 5.4 5.6 5.8 ln(-ln(1-p)) -3 -2 -1 0 1 2 no N2+ N2+ 2E13 N2+ 2E14 N2+ 2E15

圖 3.38 NiTiO

3

750 度氧化 10 分鐘，各種 N

2 +

佈植劑量之崩潰電壓

weber 分布圖

(86)

Vg (V)

-2 0 2 4 6

Ig

(A)

10-14 10-13 10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 10-3 10-2 no N2+ N2+ 2E13 N2+ 2E14 N2+ 2E15

圖 3.39 NiTiO

3

750 度氧化退火處理各 5 分鐘，各種 N

2 +

佈植劑量之漏

電流對電壓圖

A=50um*50um

(87)

Leakage current (A) 10-12 ₁₀-11 ₁₀-10 ₁₀-9 ₁₀-8 ₁₀-7 ln(-ln(1-p)) -3 -2 -1 0 1 2 N2+ no N2+ 2e13 N2+ 2e14 N2+ 2e15

圖 3.40 NiTiO

3

750 度氧化退火處理各 5 分鐘，各種 N

2 +

佈植劑量，在

Vg=1V 時之漏電流 weber 分布圖

(88)

Vbd (V) 2.5 3.0 3.5 4.0 4.5 5.0 5.5 6.0 6.5 ln(-ln(1-p)) -3 -2 -1 0 1 2 N2+ no N2+ 2e13 N2+ 2e14 N2+ 2e15

圖 3.41 NiTiO

3

750 度氧化退火處理各 5 分鐘，各種 N

2 +

佈植劑量之崩

潰電壓 weber 分布圖

(89)

利用氮處理改善鈷鈦酸高介電閘極氧化層

國 立 交 通 大 學

電 子 物 理 研 究 所

碩 士 論 文

利用氮處理改善鈷鈦酸高介電閘極氧化層

Nitrogen Treatment on CoTiO

High-K

Gate Dielectrics

研 究 生： 黃宗彬

指導教授： 趙天生 博士

摘 要

Abstract

誌 謝

總目錄

圖目錄

表目錄

第一章

緒論

1.1 研究動機

ε

ε

1.2 高介電閘極介電層

1.3 鈷鈦酸（CoTiO

）及鎳鈦酸（NiTiO

）

1.4 氮處理

1.5 論文架構

表 1.1 積體電路製造技術的演進概況

第二章

CoTiO

閘介電層之電容製作

2.1 CoTiO

MOS Capacitor 元件製程

2.1.1 晶片刻號及零層蝕刻（Alignment Mark）

2.1.2 定義主動區（Trench）

2.1.3 阻障層（Barrier Layer）

2.1.4 閘介電層（Gate Dielectrics）的形成

2.1.5 氧化後處理

2.1.6 金屬電極沉積

2.2 電容元件之特性量測

2.2.1 電容-電壓（C-V）特性量測

2.2.2 電流-電壓（I-V）特性量測

2.2.3 材料分析

第三章

N

佈植應用在高介電係數鈷鈦酸及鎳鈦酸閘介電層

之電容結構

3.1 研究動機

3.2 實驗條件

3.3 實驗結果與討論

3.3.1 N

佈植應用於鈷鈦酸閘極介電層電容

3.3.2 N

佈植應用於鎳鈦酸閘極介電層電容

3.4 結論

表 3.1 鈷鈦酸閘極介電層電容之樣本條件

Wafer No. 1 2 3 4 5 6 7 8 9 10 11 12

表 3.2 鎳鈦酸閘極介電層電容之樣本條件

Wafer No. 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

表 3.3 CoTiO

各種製程條件的厚度及平帶電壓比較

EOT

(A)

Interface

silicate

(A)

Dielectric

film (A)

Total

film

(A)

Effective

k-value

Flatband

voltage

(v)

800

N2+

21.9 58.8 188.2 247.0 43.9 0.3

850 no

國立交通大學

電子物理研究所

碩士論文

研究生：黃宗彬

指導教授：趙天生博士

摘要

誌謝

_{佈植條件的等效厚度及平}

_{佈植劑量的等效厚度比較}