科技部補助專題研究計畫成果報告
期末報告
於積層型三維積體電路架構中廣泛的探討可行的實體設計流程
計 畫 類 別 ： 個別型計畫 計 畫 編 號 ： MOST 105-2221-E-006-245-執 行 期 間 ： 105年08月01日至106年07月31日 執 行 單 位 ： 國立成功大學電機工程學系（所） 計 畫 主 持 人 ： 林家民 計畫參與人員： 碩士班研究生-兼任助理：陳發大 碩士班研究生-兼任助理：楊忠安 碩士班研究生-兼任助理：黃柏元 報 告 附 件 ： 出席國際學術會議心得報告中 華 民 國 106 年 10 月 31 日
中 文 摘 要 ： 本研究中提出了一個可考慮堆疊式模組的三維平面規劃器，它能滿 足固定框架的限制條件。我們採用兩階段式的平面規劃方法，在全 域階段使用數學最佳化的分析，將模組均勻的分散在各晶片層並同 時最小化線長，接著在合法化階段利用限制圖(constraint
graph)結合整數線性規劃(integer linear programming, ILP)的方 法，建立模組之間的相對關係並維持住全域階段優良的線長，其中 我們還將彈性模組(soft module)的面積限制轉換成線性表示式，使 得求解的過程更有效率。由實驗的結果證明，我們的總繞線長度不 但優於Co-place，還可以在三維晶片中擺置堆疊式模組，而且執行 速度也較使用凸面最佳化(convex optimization)的方法更為快速。 中 文 關 鍵 詞 ： 平面規劃、三維晶片、堆疊式模組、固定框架
英 文 摘 要 ： This research proposes a 3D floorplanner to consider
stacked modules under the fixed-outline constraint. We use a two-stage methodology to handle this problem. In the first stage, we use an analytical approach to spread
modules in the fixed-outline region with the consideration of wirelength. In the second stage, we use the integer linear programming (ILP) to determine the exact locations and shapes of modules to remove overlaps. Moreover, the area constraint of a soft module is transformed to a polyline. This speeds up the process of solving the ILP problem. Experimental results show that our approach not only can obtain better wirelength than Co-place without stacked modules but also can place all stacked modules at identical coordinates under the fixed-outline constraint in 3D ICs. Also, our runtime is faster than applying convex optimization.
中文摘要
本研究中提出了一個可考慮堆疊式模組的三維平面規劃器，它能滿足固定框 架的限制條件。我們採用兩階段式的平面規劃方法，在全域階段使用數學最佳化 的分析，將模組均勻的分散在各晶片層並同時最小化線長，接著在合法化階段利 用限制圖(constraint graph)結合整數線性規劃(integer linear programming, ILP)的方 法，建立模組之間的相對關係並維持住全域階段優良的線長，其中我們還將彈性 模組(soft module)的面積限制轉換成線性表示式，使得求解的過程更有效率。由 實驗的結果證明，我們的總繞線長度不但優於 Co-place，還可以在三維晶片中擺 置堆疊式模組，而且執行速度也較使用凸面最佳化(convex optimization)的方法更 為快速。 中文關鍵字：平面規劃、三維晶片、堆疊式模組、固定框架
Abstract
This research proposes a 3D floorplanner to consider stacked modules under the fixed-outline constraint. We use a two-stage methodology to handle this problem. In the first stage, we use an analytical approach to spread modules in the fixed-outline region with the consideration of wirelength. In the second stage, we use the integer linear programming (ILP) to determine the exact locations and shapes of modules to remove overlaps. Moreover, the area constraint of a soft module is transformed to a polyline. This speeds up the process of solving the ILP problem. Experimental results show that our approach not only can obtain better wirelength than Co-place without stacked modules but also can place all stacked modules at identical coordinates under the fixed-outline constraint in 3D ICs. Also, our runtime is faster than applying convex optimization.
目錄
中文摘要 ... I Abstract ... I 目錄 ... II 1. 前言 ... 1 研究目的 ... 1 2. 文獻探討 ... 2 3. 研究方法 ... 5 3.1. UFO 演算法 ... 6 3.2. 增加幾何限制邊(AGC)流程 ... 6 3.3. 彈性模組的面積限制近似 ... 8 3.4. 整數限性規劃(ILP)表示式 ... 10 4. 結果與討論 ... 12 4.1. 二維平面規劃結果之與全部模組皆建立幾何限制的方法比較 ... 12 4.2. 三維平面規劃結果之與凸面最佳化的方法比較 ... 13 4.3. 三維平面規劃之彈性模組(soft module) ... 14 4.4. 三維平面規劃之堆疊式模組(stacked module) ... 15 5. 結論 ... 17 6. 參考文獻 ... 171. 前言
依循摩爾定律(Moore's law)，在積體電路中電晶體數目每 18 個月即增加一 倍。但是隨著科技進步、製程的微縮，讓人們相信摩爾定律似乎要到盡頭。因此 近年來，無論在學界或業界都提出超越摩爾定律(More than Moore)的口號，其中 三維晶片即是解決此問題的重要方法之一，相較於三維系統級封裝(System in Package, SiP)，使用矽穿孔(through silicon vias, TSVs)的三維晶片堆疊，不僅具有 較高的晶片密度，還包含了低功耗等許多優點，故一直是近幾年來研究的重點。 而這種三維 TSV 封裝技術，非常適合應用在行動裝置和消費性電子產品。圖 1 為一個複雜的全三维積體電路(full 3D IC)示意圖，在矽基板(silicon interposer)以 堆疊的方式整合了記憶體、射頻電路、數位電路及類比電路，每個電路區塊可以 是橫跨晶片層的立體結構，它是一個最理想的完整三维積體電路設計。 實體設計(physical design)在積體電路設計一直都佔有很重要的角色，隨著電 路設計複雜度提高，為了能夠同時考量成本與效能等需求，晶片設計更需要仰賴 工具(tool)的幫忙才能完成，因此如何提升電路設計自動化的效能，成為晶片設計 非常重視的一環。從電路設計(circuit design)到產生佈局(layout)的實體設計過程 中，大致包含了電路分割(partition)、平面規劃(floorplanning)、擺置(placement)及 繞線(routing)等四大步驟。其中平面規劃在早期整合分析中是很重要的一環。一 個好的平面規劃結果對於整個晶片有很大的影響，它不僅能降低製造的成本，也 可以提高晶片的效能。 圖 1. 使用 TSV 的 full 3D IC 構想圖
研究目的
隨著製程的發展，晶片可容納越來越多的電晶體，為了降低設計的複雜度， 常會重複使用不同的矽智財(intellectual property, IP)來實現電路，而過去鮮少有考 慮到橫跨晶片層的三维 IP 模組，因為仍欠缺一個完善的三維自動化工具。其中 堆疊式記憶體(stacked memory)為現今三维堆疊領域的一個主要應用，它相較於 傳統的二維晶片設計有許多優點。第一，堆疊的結構可以提升記憶體的密度與電 路性能，並且同時減少晶片面積與功率消耗。第二，由於過去大部分都將記憶體 都放至在晶片外部(off chip)，外頻的速度會造成系統效能上的瓶頸，若把三维動態記憶體(dynamic random access memory, DRAM)放在中央處理器(CPU)的上方或 下方周圍，這樣就能將其視為快取記憶體(cache)，因此堆疊式記憶體能夠大幅增 加快取記憶體的空間，解決 CPU 頻寬不足的問題。而且在三维晶片中也提供了 優良的異質整合，過去常以系統單晶片(System on Chip, SoC)為目標來獨立設計， 其價格一定不斐，但在開發電子產品時，會希望透過 SoC 減少晶片面積並提高 可靠度。實際上，製程的整合一但太多會讓代價提高，效能也不一定比較好，所 以適當的使用垂直堆疊的整合方式，這樣原有模組不但能保有其製程，也可以降 低其生產費用。 圖 2. 兩階層折疊式模組的擺置 近幾年來 Jung et al. [11]提出將模組折疊後再擺置至三维晶片的研究。圖 2 為他們兩層的折疊模組擺置情形，裡面共有 14 個功能單位模組(functional unit block, FUB)，其中有 6 個 FUB 做了折疊。每一個折疊式模組都可以分成兩個區 塊，一部分在上層晶片，另一個部分在下層晶片，兩個區塊的面積大小相同，而 且在各自晶片層中的位置也會垂直對齊。這種折疊模組能夠有效的降低模組內部 的連線關係，而且由實驗結果證明此方法較二維的設計減少了20.3%的功率消耗。 在本計畫中，我們將這些垂直對齊的區塊稱為一個堆疊式模組 (stacked module)，上述的折疊模組就是一種堆疊式模組的應用，是一個兩層的堆疊式模 組。堆疊式模組在三維晶片中有許多好處，但是在三維平面規劃中考慮堆疊式模 組卻是一件困難的議題，除了要滿足固定框架的限制條件外，還必需保證堆疊式 模組的子區塊在不同晶片層中要對齊，並在這些嚴謹的限制條件下找到一個最佳 線長的擺置結果。
2. 文獻探討
2.1. 二維平面規劃
過去面對平面規劃問題大多使用模擬退火法(simulated annealing, SA)來處理， 並結合不同類型的表示式，常見的表示方法大致可分成兩個架構，可分割架構 (slicing structure)與不可分割架構(non-slicing structure)。可分割架構中著名的就是 Otten [24]採用分割樹(Slicing Tree, ST)的平面規劃，分割樹是一種二元樹(binary
tree)的結構，擺置結果是利用終端節點(leaf node)的模組與內部節點(internal node) 的切割型態組合而成，切割型態有分水平切割或垂直切割。在不可分割架構中， Adya 和 Markov [1]使用了序列對(sequence pair) [21]的表示法，用兩個序列來表 示模組之間的拓樸關係，再按照此拓樸限制可得到一個擺置情形。除此之外， Chang et al. [6]等人提出了有序二元樹的應用 B*-tree，並延伸此表示法得到一個 以連線為導向的多階層平面規劃架構IMF [3]。He et al. [9]等人利用了有序四叉 樹(ordered quadtree)的表示法，每個模組的位置及形狀能藉由遞迴方式與解一組 四個二次方程式來得到，稱這個能處理零空白區域的平面規劃為SAFFOA。近年 來，Lin 和 Hung [17]提出了一個新的資料結構 SKB-tree，它能利用動態的分配區 域來擺置模組。以上皆是模擬退火法的應用，能根據不同的目標選擇較適合表示 式。這些雖然可以解決各種不同的議題，但此方法仍存在著一些的缺點：當問題 複雜度提升時執行時間也會嚴重的提高，而且初始值的好壞容易影響最終結果， 以及在求解的過程中常陷入區域最佳解(local optimum)。若希望得到一個較好的 平面規劃結果，勢必在執行時間方面要付出相當大的代價。 因為模擬退火法中有用到隨機因子來擾動結果，而非隨機方法能讓平面規 劃的解更穩定些。近年來，Yan 和 Chu [27]提出了一個有效的平面規劃器 DeFer， 利用了延遲決策(deferred decision making, DDM)的技術處理固定框架的問題，首 先它利用著名的hMetis [12]來分割整個晶片，接著再將分割完的模組建立成一般 化分割樹(generalized slicing tree, GST)，在一般化分割樹中的終端節點表示十個 以下的模組集合，每個內部節點記錄著子節點的所有組合情形，至底部由下而上 建立每個節點的形狀曲線(shape curve) [25]，最後在根節點中找出一個滿足固定 框架的結果，利用座標回朔的方法決定每個模組的位置和形狀，完成一個無重疊 的平面規劃。
除此之外，還有兩階段式的平面規劃方法，分成全域分佈階段(global distribution stage)與合法化階段(legalization stage)，有別於模擬退火法 SA 將其 稱之為DL(distribution-legalization)。Chan et al. [2]等人利用 DL 架構來處理固定 框架的平面規劃，首先在全域分佈階段利用了數學解析法(mathematical
analytical approach)，以最小化線長為目標均勻的分散模組；接著在合法化階段 移除掉模組之間的重疊，先使用遞迴的二分割演算法(recursively bi-partitioning) 建立一顆分割樹，再利用枚舉合併(enumerative packing, EP) [27]完成合法化的擺 置。另外，Luo et al.[19]等人提出了一個凸面最佳化(convex optimization)模型， 在全域分佈階段利用吸引與排斥(attractor-repeller, AR)來分散模組以取得相對位 置；在合法化階段使用了二階錐規劃(second-order cone programming, SOCP) [18]來限制模組的形狀並同時最小化線長，得到一個無重疊的擺置結果。Lin 和 Hung [16]在兩階段皆使用凸面最佳化來解決，第一個階段提出了一個推拉模型 (push-pull, PP)均勻分散模組在固定框架內，此時已經最小化繞線長度；在第二 階段根據前一個階段模組擺置的位置，利用德勞內三角剖分法(Delaunay triangulation, DT) [10]建立出拓樸關係的限制圖，以限制模組之間不能相互重
疊，最後再利用一個二次函式來限制固定框架的條件，決定出模組的位置與形 狀，而他們在二階錐規劃合法化階段(second-order cone programming for
legalization, SOPL)只單純移除掉模組的重疊，並不須考慮線長的因素。
2.2. 三維平面規劃
當由二維平面規劃轉向三维時，有些研究沿用二維的模擬退火法，如 sequence triple [23]、3D-subTCG [28]、3D slicing tree [5]、3D CBL [20]…等，這 些方法會將模組視為立體的區塊，在三维空間內去做堆疊，擺置出來的三维晶片 如 圖 3 ， 比 較 適 合 實 現 在 動 態 可 重 組 態 現 場 可 程 式 閘 陣 列 (dynamically reconfigurable field programmable gate array, DR-FPGAs)，可以重複配置硬體電路， 且在系統運作時動態改變部分功能以提高晶片的使用率，但這種擺置方式並沒有 辦法考慮到模組在晶片中所位於的層數。 圖 3. 立體區塊在三维晶片中的擺置 另外，有些研究有考慮到晶片的分層，對於任何類型的 TSV 或固定框架限 制加以處理，這種三维晶片延伸了實際的二維晶片結構，部分還可以考量其他議 題。如Cong et al. [7]等人提出了一個熱導向的三維晶片平面規劃器，結合了桶結 構(bucket structure)與 TCG [15]表示法，稱之為 CBA(combined bucket and 2D array)， 再藉由熱模型(thermal model)的溫度計算，得到一個低溫的三维晶片擺置。另外， Zhou et al. [29]等人提出了一個可熱拓展的三维平面規劃器 3D-STAF，利用溫度 感知(temperature-aware)與力導向(force-directed)的演算法，在擺置同時去考量繞 線長度與晶片溫度。Xiao et al. [26]等人則是利用了兩階段式模擬退火法架構，第 一階段主要優化晶片面積、長寬比例和繞線長度；第二階段則是希望降低峰值溫 度，最後的平面規劃結果不但可以考量熱的議題，還可以滿足固定框架的條件限 制。
近年來，Li et al. [14]等人提出一個非模擬退火法的三維平面規劃 Co-place，首先以最小化信號 TSV 為目標對模組做分層(layer assignment)，接著使 用了分割樹與枚舉擺置方法，針對每一層記錄其面積曲線並列舉出可能的平面 規劃組合，再從中選擇一個最短線長且滿足固定框架的結果，最後利用最小費 用流(minimum cost flow)的演算法重新分配信號 TSV 的位置，使線長能更進一 步的優化，是一個快速且有效的三维平面規劃方法。
3. 研究方法
圖 4. 三维平面規劃流程圖 我們的三维平面規劃流程主要可分成兩個階段，全域分佈階段與合法化階 段。整個演算法的流程如圖4，程式一開始會先讀入所有檔案的資訊，包含所有 要擺置的模組和連線關係，以及三維晶片的層數和固定框架的大小。除此之外， 每個模組在讀入時就已經決定其位於的晶片層，也因此可得知各晶片層中的TSV 數量。 在全域分佈階段，我們以最小化線長為目標，將模組均勻分散到三維晶片中。 這邊會使用一個數學解析的演算法來達成，特別是堆疊式模組，其子區塊在各層 之中的座標必需是相同的。此階段結束後，模組之間仍有些微的重疊，會利用下 一個階段會移除這些重疊的部分，並在固定框架下盡量維持住模組在全域階段的 位置，目的是不希望影響已優化的繞線品質。 在合法化階段中，先將模組在全域擺置的結果利用Delaunay 三角剖分法 [10] 建立出一組幾何限制圖，包含水平限制圖和垂直限制圖，它們描述了鄰近模組的相對關係，再根據這兩張圖來決定模組間的相對位置，並依不同類型的模組給予 不同的面積限制條件。最後將這些限制條件納入整數線性規劃(integer linear programming, ILP)之中，以擺得進固定框架為目標，得到一個模組的合法化結果。 其中單單使用三角剖分法所建立的限制圖還是有很高的機率會使模組重疊，因此 我們提出了一個有效增加限制邊的方法，能夠大幅降低模組之間的重疊的機率。 在模組擺置完之後，三維晶片中會剩下一些的空白區域，這些都是 TSV 可以 擺放的地方。我們利用最小費用流問題來擺放 TSV，它能在所有空白區域中找到 每個 TSV 最適合的位置，最後得到的解就是我們三維平面規劃的結果。 下面個小節將對合法化階段及我們提出的方法做更詳細的介紹。
3.1.
UFO 演算法
Lin et al. [16]在合法階段使用了 Delaunay 三角剖分法 [10]，根據模組在全 域階段的位置建立出幾何關係圖，再由圖中的邊來決定模組之間的相對位置， 其中每個邊都可以分成兩大類，水平限制邊和垂直限制邊。若此條邊為水平限 制，則將其納入集合𝐶ℎ，表示相鄰的兩個模組必需被擺置成左右的相對關係； 反之若此條邊為垂直限制，則將其納入集合𝐶𝑣，表示相鄰的兩個模組必需被擺 置成上下的相對關係。 三角剖分圖是由許多三角形構成，每一個節點𝑛𝑖可視為一個模組𝑚𝑖的中心點 座標，假設△(𝑛𝑖, 𝑛𝑗, 𝑛𝑘)為其中的一個三角形，𝑒𝑑𝑔𝑒(𝑛𝑖, 𝑛𝑗)則是一條連接兩相鄰 模組的邊，而此條邊的幾何限制關係可由以下來決定： 若𝑚𝑖和𝑚𝑗沒有重疊：定義𝑅𝑖,𝑗𝑠 為兩個模組中心點所圍成的矩形，𝑑𝑤和𝑑ℎ為此 矩形的寬和高。如果𝑑𝑤 < 𝑑ℎ，則將𝑒𝑑𝑔𝑒(𝑛𝑖, 𝑛𝑗)納入垂直限制邊，表示必需 擺置成𝑚𝑖 ⊥ 𝑚𝑗的關係；反之是水平限制邊，必需擺置成𝑚𝑖 ⊢ 𝑚𝑗的關係。 若𝑚𝑖和𝑚𝑗互相重疊：定義𝑅𝑖,𝑗𝑜 為兩個模組所重疊的區域，此圖型為一個矩形。 相反於上述的例子，如果𝑑𝑤 < 𝑑ℎ，即表示兩模組必需擺置成𝑚𝑖 ⊢ 𝑚𝑗的關係； 反之則是擺置成𝑚𝑖 ⊥ 𝑚𝑗的關係。
3.2.
增加幾何限制邊
(AGC)流程
經由實驗測試，發現單單利用三角剖分法產生的限制圖是不夠的，最後的擺 置結果仍會有重疊的情況發生。因此我們提出了一個增加限制邊的流程，稱之為 AGC(addition geometric constraints)，可提高程式的執行效率與增加得到解的機率。兩個模組距離很遙遠時，並不需要限制邊就能避免它們重疊，只有兩個相鄰 太近的模組才需要增加額外的幾何限制邊。由於三角剖分法是將模組分佈圖切割 成許多大大小小的三角形，在限制圖中每兩相鄰的三角形會共用一個邊，假設它 們的對角頂點沒有互相連接，即表示這兩模組並沒有建立任何關係的限制，這種 鄰近的模組沒有加以限制最容易產生重疊的問題，因此在本研究會給予額外的幾 何限制條件，這種方法不但能有效控制增加邊的數量，也能確保新的限制條件是 增加在對模組有一定影響力的範圍之內。圖5.(a) 為利用三角剖分法得到的關係
圖，實線為原始的限制邊，虛線為本方法所新增加的限制條件。 圖 5. (a) 將全域擺置結果利用三角剖分法可得到兩個三角形共五條邊：兩條水 平限制邊 (𝑚1, 𝑚3)、(𝑚2, 𝑚4)，三條垂直限制邊(𝑚1, 𝑚2)、(𝑚3, 𝑚2)、 (𝑚3, 𝑚4)。 (b) 若沒有限制邊(𝑚1, 𝑚4)，可能會得到𝑚1和𝑚4重疊的擺置結果。 圖 6. 隨著 AGC 迭代次數增加，限制邊數量與模組數量的關係圖。 經過實驗結果測試，只執行一次 AGC 或直接用初始建立的限制條件來求 解，模組之間還是有很高的機率會產生重疊，所以本演算法剛開始會先執行兩 次 AGC，再用整數線性規劃的方法來進行合法化，這樣能讓程式的執行更有效 率。我們初始得到一個三角剖分圖之後，會持續執行 AGC 演算法，直到模組 之間不存在任何的重疊。圖 6 為限制邊數量與 AGC 迭代次數的關係圖，𝑥座標 為模組的數量，𝑦座標為限制邊的總數量，隨著迭代次數增加限制邊的數量也會 跟著增加。圖 6 中，最下面的直線是原始三角剖分圖的限制邊數量，最上面的
曲線則是限制邊可允許的最大數量。假設二維平面中共有𝑛個模組，即在三角剖 分圖中有𝑛個頂點，若將所有模組之間都建立起連線關係，則每個頂點都會連接 到自己以外共𝑛 − 1個點，故共會有𝑛 × (𝑛 − 1) 2⁄ 條限制邊。由此可知，一旦模 組的數量增加，限制邊數量最大值會成二次方的成長；反之，我們執行了數次 的 AGC，模組數量與限制邊都是呈線性的成長，因此當模組的數量越多，使用 此方法的效益也就越高。
3.3.
彈性模組的面積限制近似
為了在合法化過程使用整數線性規劃的方法，必需要把所有非線性的限制 轉換成線性。本研究中考慮了兩種不同類型的模組，固定模組與彈性模組。其中 固定模組的面積限制較為單純，由於模組只能翻轉，長和寬只會有兩種組合情形； 反之，彈性模組可容許在限定的範圍內任意的變型，它的面積限制為一條雙曲線 (hyperbola)。因此本小節將介紹如何將非線性的面積曲線，轉換成適合且適量的 折線(polyline)限制。 彈性模組除了面積大小的限制之外，還有長寬比例的限制，我們可以利用一 條面積曲線與兩條直線來表示可接受的長寬解區域。如圖7(a)，橫座標和縱座標 分別表示此模組的長和寬，而這些斜線範圍內的每個點即為此模組可接受的形狀。 其中兩直線分別是斜率為1/3 和斜率為 3 通過原點的斜直線，它們限制了長寬比 必需介於1/3 與 3 之間，此兩條斜線的夾角可記為𝜃 = tan−13 − tan−11/3。假設 要把面積曲線轉成𝑁個線段的折線，可將夾角𝜃切割成𝑁等分，則每一條等分線可 與面積曲線相交於一點，這些點就為折線中的折點(break point)，我們將所有的點 依其寬度𝑤由高至低排序可以得到： 𝑝0, 𝑝1, … , 𝑝𝑁。每個折點𝑝𝑗的座標為(𝑤𝑖 𝑗 , ℎ𝑖𝑗)， 表示彈性模組𝑚𝑖的其中一種長寬組合。圖7 (b)與圖 7 (c)把原始的面積曲線分別 轉換成兩線段與三線段的折線。 圖 7. (a) 原始彈性模組的面積限制 (b) 轉換成兩線段折線的面積限制 (c) 轉換 成三線段折線的面積限制 其中折點的數量可以由使用者定義，它會影響到求解的品質和速度。由圖7 可知，隨著折點數量越多，折線方程就越接近真實的曲線方程式，面積的誤差也 就越小；可是當限制的條件越多，求解的速度就會越慢。為了決定適當的折點數量，我們將計算當彈性模組𝑚的面積曲線轉成折線時，面積的誤差量會增加多少。 首先從轉換後的折線中任意取出一條𝑝𝑖連接至𝑝𝑖+1的線段，其座標分別是(𝑤𝑗, ℎ𝑗) 與(𝑤𝑗+1, ℎ𝑗+1)，因此可以將此條直線寫成以下方程式： ℎ = ℎ 𝑗+1− ℎ𝑗 𝑤𝑗+1− 𝑤𝑗× (𝑤 − 𝑤𝑗) + ℎ𝑗 → 𝑤 × ℎ = ℎ𝑖+1− ℎ𝑖 𝑤𝑗+1− 𝑤𝑗× 𝑤2+ 𝑤𝑗+1ℎ𝑗− 𝑤𝑗ℎ𝑗+1 𝑤𝑗+1− 𝑤𝑗 × 𝑤 (3.1) 可從定義得知ℎ𝑗+1− ℎ𝑗 > 0且𝑤𝑗+1− 𝑤𝑗 < 0，故此函式為一個開口向下的拋物 線(parabola)。若二次函數的表示式為𝑓(𝑥) = 𝑎𝑥2 + 𝑏𝑥 + 𝑐，且，當𝑥 = −𝑏 2𝑎⁄ 時 會有極大值(4𝑎𝑐 − 𝑏2)/4𝑎，所以可藉由計算出𝑤 × ℎ可能的最大面積： 𝑤 × ℎ ≤ −1 4× 𝑤𝑗+1− 𝑤𝑗 ℎ𝑗+1− ℎ𝑗 × ( 𝑤𝑗+1ℎ𝑗− 𝑤𝑗ℎ𝑗+1 𝑤𝑗+1− 𝑤𝑗 )2 → 𝑤 × ℎ= −1 4× (𝑤𝑗+1ℎ𝑗− 𝑤𝑗ℎ𝑗+1)2 (𝑤𝑗+1− 𝑤𝑗) × (ℎ𝑗+1− ℎ𝑗) → 𝑤 × ℎ= −1 4× (𝑤𝑗+1ℎ𝑗)2− 2𝑤𝑗ℎ𝑗𝑤𝑗+1ℎ𝑗+1+ (𝑤𝑗ℎ𝑗+1)2 𝑤𝑗+1ℎ𝑗+1− 𝑤𝑗+1ℎ𝑗− 𝑤𝑗ℎ𝑗+1+ 𝑤𝑗ℎ𝑗 (3.2) 由於折點必在面積曲線上，可將𝐴 = 𝑤𝑗× ℎ𝑗 = 𝑤𝑗+1× ℎ𝑗+1代入式(3.2)： 𝑤 × ℎ ≤ −1 4× (𝐴 × 𝑤𝑗+1⁄𝑤𝑗)2+ (𝐴 × 𝑤𝑗⁄𝑤𝑗+1)2− 2𝐴2 2𝐴 − 𝐴 × 𝑤𝑗+1⁄𝑤𝑗− 𝐴 × 𝑤𝑗⁄𝑤𝑗+1 → 𝑤 × ℎ=𝐴 4× [(1 + 𝑤𝑗+1⁄𝑤𝑗) × (1 − 𝑤𝑗⁄𝑤𝑗+1)]2 [√𝑤𝑗+1⁄𝑤𝑗× (1 − 𝑤𝑗⁄𝑤𝑗+1)]2 → 𝑤 × ℎ=𝐴 4× (𝑤𝑗+1⁄𝑤𝑗)2+ 2(𝑤𝑗+1⁄𝑤𝑗) + 1 𝑤𝑗+1⁄𝑤𝑗 → 𝑤 × ℎ= 𝐴 × [ 1 2+ 1 4( 𝑤𝑗+1 𝑤𝑗 + 𝑤𝑗 𝑤𝑗+1)] = 𝐸𝑟𝑟𝐴𝑟𝑒𝑎(𝑤𝑗, 𝑤𝑗+1) (3.3) 由式(3.3)得知，在端點為(𝑤𝑗, ℎ𝑗)與(𝑤𝑗+1, ℎ𝑗+1)的直線下，直線方程式較真實曲 線面積最多增加1 2⁄ + 1 4⁄ (𝑤𝑗+1⁄𝑤𝑗+ 𝑤𝑗⁄𝑤𝑗+1)倍。接著我們把折線中所有兩 個相鄰的折點皆代入式(3.3)並找出其最大值： max 0≤𝑗<𝑁 𝐸𝑟𝑟𝐴𝑟𝑒𝑎(𝑤 𝑗, 𝑤𝑗+1) (3.4) 由式(3.4)可計算出折點數與膨脹面積的關係，並將其列至表 1。當曲線只轉換成 一條直線時，面積誤差會到達33%；若轉換成 8 個折點以上的折線時，最大的面 積誤差已縮減至1%以下。折點數越多面積限制就越精確，但求解的時間也越長。 經由實驗發現，若彈性模組的面積越大，轉換後的面積也就浪費越多。所以
我們應給予較大面積的彈性模組的折線較多的折點數，為的是讓大模組得到更精 確的長寬變化性；反之，越小的模組應給予較少的折點，這樣能夠加快程式的執 行速度。因此我們先將所有彈性模組依面積大小分成𝑇群，並依照面積由小至大 排序得到： 𝐺1, 𝐺2, … , 𝐺𝑇，本實驗皆將𝑇設為 10。假設𝐴𝑚𝑎𝑥為所有彈性模組中最 大的面積，若彈性模組𝑚𝑖的面積介於𝐴𝑚𝑎𝑥 × (𝑖 − 1)/𝑇與𝐴𝑚𝑎𝑥× 𝑖/𝑇之間，則將 此模組納入𝐺𝑖，這樣每個模組都會分配至一個群組。最後，𝐺𝑖中的每個模組都會 給予𝑖 + 2個折點，隨著面積變大所給的折點數也就越多，這種折點數量的選定方 法能夠同時兼具求解的品質與執行的速度。 表 1. 彈性模組的折點數與面積誤差的關係表 #Break points 2 3 4 5 6 7 8 9 Error area ratio (%) 33.33 7.74 3.90 2.40 1.64 1.20 0.91 0.72
3.4.
整數限性規劃
(ILP)表示式
當所有限制的條件都為線性之後，就能利用整數線性規劃來處理合法化問題： min {(𝑊 − 𝑊𝑓) + (𝐻 − 𝐻𝑓)} (3.5) s.t. 𝑥𝑖 + 𝑤𝑖 ≤ 𝑥𝑗, ∀(𝑛𝑖, 𝑛𝑗) ∈ 𝐶ℎ𝑘 (3.6) 𝑦𝑖 + ℎ𝑖 ≤ 𝑦𝑗, ∀(𝑛𝑖, 𝑛𝑗) ∈ 𝐶𝑣𝑘 (3.7) 𝑥𝑖 ≥ 0, ∀𝑛𝑖 ∈ 𝑀𝐿 (3.8) 𝑦𝑖 ≥ 0, ∀𝑛𝑖 ∈ 𝑀𝐵 (3.9) 𝑥𝑖 + 𝑤𝑖 ≤ 𝑊, ∀𝑛𝑖 ∈ 𝑀𝑅 (3.10) 𝑦𝑖 + ℎ𝑖 ≤ 𝐻, ∀𝑛𝑖 ∈ 𝑀𝑇 (3.11) 𝑊𝑓≤ 𝑊, (3.12) 𝐻𝑓 ≤ 𝐻, (3.13) 𝑤𝑖 = 𝑝𝑖 × 𝑤𝑖0+ 𝑞𝑖 × 𝑤𝑖1, ∀𝑚𝑖 ∈ 𝑀𝐻𝑎𝑟𝑑 (3.14) ℎ𝑖 = 𝑝𝑖 × ℎ𝑖0+ 𝑞𝑖 × ℎ𝑖1, ∀𝑚𝑖 ∈ 𝑀𝐻𝑎𝑟𝑑 (3.15) 𝑝𝑖 + 𝑞𝑖 = 1, ∀𝑚𝑖 ∈ 𝑀𝐻𝑎𝑟𝑑, (3.16) 𝑝ℎ, 𝑞ℎ ∈ {0,1}, (3.17) ℎ𝑖 ≥ 𝑤𝑖× 1 3⁄ , ∀𝑚𝑖 ∈ 𝑀𝑆𝑜𝑓𝑡 (3.18) ℎ𝑖 ≤ 𝑤𝑖× 3, ∀𝑚𝑖 ∈ 𝑀𝑆𝑜𝑓𝑡 (3.19) ℎ𝑖−ℎ𝑖𝑘−1 ℎ𝑖𝑘−ℎ𝑖𝑘−1≥
𝑤𝑖−𝑤𝑖𝑘−1 𝑤𝑖𝑘−𝑤𝑖𝑘−1, ∀𝑚𝑖 ∈ 𝑀𝑆𝑜𝑓𝑡, 𝑘 = 1, … , 𝑁𝑖 (3.20) 圖 8. ILP formulation.以下為ILP 中一些參數定義： 1) 𝑀𝐿(𝑀𝑅): 分別表示所有水平限制𝐶ℎ中所屬最左(右)邊界的模組集合。 2) 𝑀𝐵(𝑀𝑇): 分別表示所有垂直限制𝐶𝑣中所屬最下(上)邊界的模組集合。 3) 𝑀𝐻𝑎𝑟𝑑(𝑀𝑆𝑜𝑓𝑡): 固定(彈性)模組的集合。 4) (𝑤𝑖0, ℎ 𝑖 0)、(𝑤 𝑖1, ℎ𝑖1): 固定模組𝑚𝑖的兩種長寬組合。 5) (𝑤𝑖𝑘, ℎ 𝑖𝑘): 彈性模組𝑚𝑖的所有長寬折點，𝑘 = 0,1, … , 𝑁𝑖。其中𝑁𝑖表示將面 積曲線轉成折線的線段數量。 本研究的整數線性規劃問題是由一項目標函式與三種類型的限制式組合而 成，限制式包含了不重疊限制、邊界限制、模組面積限制。式(3.5)為目標函式， 希望擺置的結果越接近固定框架大小越佳。式(3.6)和式(3.7)為不重疊限制，分別 在水平方向與垂直方向保證相鄰的兩個模組不互相重疊，可利用每晶片層𝑘所建 立的幾何限制圖𝑐ℎ𝑘和𝑐 𝑣𝑘來實現。式(3.8)至式(3.13)為邊界限制，由式(3.10)和式 (3.11)可計算出實際擺置的框架長𝐻和寬𝑊。在模組面積限制方面，依模組的種類 不同限制式也會有所不同。式(3.14)至式(3.17)為固定模組的面積限制，由於模組 只能翻轉不能變形，所以長寬解只會有兩種，原始的長寬(𝑤𝑖0, ℎ𝑖0)和翻轉後的長 寬(𝑤𝑖1, ℎ 𝑖 1)。式(3.18)至式(3.20)為彈性模組的面積限制，其中式(3.18)和式(3.19)限 制了模組的長寬比例必需介於 1/3 至 3 之間，而式(3.20)為多條線段所構成的彈 性模組面積限制，下段針對這部分作更詳細的說明。 圖 9. 一條直線對彈性模組的面積限制
由於 3.3 小節已介紹了如何將面積曲線轉換成線性的折線，並已決定其折點 數量。這邊假設彈性模組𝑚𝑖要轉換成𝑁𝑖條線段的折線，折點(𝑤𝑖𝑘, ℎ𝑖𝑘)即表示彈 性模組𝑚𝑖一個長寬的解，其中𝑘 = 0,1, … , 𝑁𝑖，接著把每個折點的寬度由大至小 排序可得到𝑤𝑖𝑘 > 𝑤𝑖𝑘+1(ℎ𝑖𝑘+1 > ℎ𝑖𝑘)，因為折線上的每個線段都會對彈性模組有 所限制，我們將取出其中一條來解釋，如圖 9，由於已知此條直線上的兩個端 點(𝑤𝑖0, ℎ𝑖0)和(𝑤𝑖1, ℎ𝑖1)，故可以利用直線方程式中的兩點式(two-point form)來表 示此線，圖 9 中不等式限制範圍內的任何一點，即表示此條線可接受的長寬 解。
4. 結果與討論
本研究使用了 C++的程式語言來實現我們的演算法，工作環境為 Linux 的 作業系統並搭載 2.1GHz AMD Opteron 處理器與 8GB 的記憶體，本研究主要採 用 GSRC(Gigascale Systems Research Center)的測試電路並對其稍做修改，其中 彈性模組的長寬比限制介於 1/3 到 3 之間，而晶片的長寬比皆設為 1，線長則採 用 HPWL 的繞線估計方式來計算。以上這些都是符合現代化的設計原則。4.1. 二維平面規劃結果之與全部模組皆建立幾何限制的方法比較
在3.2 小節中說明了本實驗會將原始的三角剖分圖先執行兩次 AGC 演算法， 再以改良過後的限制圖做整數線性規劃。為了證明此方法的效益，我們比較了全 部模組皆建立幾何限制的方法，並將實驗結果列於表2，其中的每個電路皆保留 了10%的空白區域。第 1 行為模組的總數量，這裡的模組皆為彈性模組。第 2-3 行為我們的實驗結果，第4-5 行為全部模組皆建立幾何限制的實驗結果，兩種方 法分別比較了總繞線長度與程式的執行時間。由表2 可知兩者的線長幾乎相同， 但是我們的方法約可減少31%的執行時間，當模組的數量越多差距會越明顯，表 示使用AGC 演算法的效益也就越高。 表 2. 執行兩次 AGC 演算法與全部模組皆建立幾何限制的比較表 Apply AGC 2 times Maximum constraints #Modules WL (μm) CPU times (s) WL (μm) CPU times (s)100 195014 3 195000 3 200 352099 13 351797 14 300 471897 34 471551 41 943 68139559 1689 68137597 2515 1412 73595977 5569 73592677 8037 Normalized 1.00 0.69 1.00 1.00
4.2. 三維平面規劃結果之與凸面最佳化的方法比較
接著比較了Luo et al.[19]等人使用凸面最佳化來處理二維平面規劃的方法。 表3 實現了兩種不同空白區域限制的平面規劃，分別比較了總繞線長度與執行時 間，這裡所有的模組皆為彈性模組，而輸入輸出腳位(I/O pads)的位置固定在晶片 外圍。由表 3 可知我們的方法無論在任何測試電路上，都擁有較佳的時間與線 長，證明了本計畫使用的整數線性規劃方法是相當快速且有效的，但是他們的方 法可以處理零空白區域的問題。此外，本研究也可以處理數量龐大的混合模組如 圖11，圖中綠色矩形為彈性模組，紅色矩形為固定模組。 表 3. 與 Luo et al. [19]比較了彈性模組的二維平面規劃 5% whitespace 10% whitespace Luo et al. [19] Ours Luo et al. [19] Ours Cir. WL (μm) CPU times(s) WL (μm) CPU times(s) WL (μm) CPU times(s) WL (μm) CPU times(s) n100 200490 55.32 191420 4.74 203700 55.96 195014 3.07 n200 362070 1129.14 343157 26.51 367880 990.79 352099 12.9 n300 485180 1669.59 459386 72.49 492830 1428.92 471897 33.75 Nor. 1.05 27.51 1 1 1.04 49.79 1 1 (a)全域分佈階段 (b)合法化階段 圖 10. 保留 5%空白區域的彈性模組在 n100 二維平面規劃的結果(a)全域分佈階段 (b)合法化階段 圖 11. 混合模組在二維平面規劃的結果
4.3. 三維平面規劃之彈性模組(soft module)
為了證明我們演算法的效能，本小節將與三维平面規化器Co-place [14]比較 了彈性模組的擺置結果，其實驗結果列於表4。第 1 行列出了所有測試電路的名 稱。第 2 行為三维晶片的總層數。第 3 行為 TSV 的總數量，由於本研究與 Co-place 採用了相同的模組分層結果，故兩者的 TSV 數量是相同的。第 4-7 行分別 比較了兩研究的總繞線長度和CPU 執行時間。由表 4 可得知我們的方法雖然執 行時間較長，但總線長能較Co-place 減少了 8%。 表 4. 與 Co-place [14]比較了彈性模組的三维平面規劃 Co-place [14] Ours Circuit #Dies #TSVs WL (μm) CPU times (s) WL (μm) CPU times (s) n100 3 505 142500 3.19 133270 4.13 n200 3 1043 254757 3.42 247098 11.09 n300 3 1244 363384 4.65 335191 23.32 n100 4 677 129057 1.54 118780 4.51 n200 4 1572 241392 3.85 226057 15.19 n300 4 1758 342535 4.86 305465 27.09 Normalized 1.08 0.25 1 1Die 1 Die 2 Die 3
圖 12. 彈性模組在 n100 三層平面規劃的結果
Die 1 Die 2 Die 3
圖 13. 彈性模組在 n200 三層平面規劃的結果
Die 1 Die 2 Die 3
圖 14. 彈性模組在 n300 三層平面規劃的結果
4.4. 三維平面規劃之堆疊式模組(stacked module)
接著將介紹本研究的重點－考慮堆疊式模組的三维平面規劃實驗結果。由 於過去並沒有實際的測試電路和相關的研究來比較，因此我們以 GSRC 所給的
測試電路稍做修改，實驗的模組數量有分100、200 和 300 不等，其結果列於表 5 中。 表 5 僅列出我們的實驗數據，因為過去平面規劃方法並沒有考慮到相同的 議題。第1 行列出了所有測試電路的名稱。第 2 行為三维晶片的總層數。第 3 行 為 TSV 的總數量。第 4 行和第 5 行分別為彈性模組和堆疊式模組的數量。第 6 行和第7 行分別列出了信號線的總連線長度和程式的執行時間。圖 15 和圖 16 為 表5 的其中兩種平面規劃結果，綠色矩形為彈性模組，藍色矩形為堆疊式模組， 而最小的矩形則為TSV。 表 5. 考慮堆疊式模組的三维平面規劃結果 Circuit #Dies #TSVs #Soft
modules #Staked modules WL (μm) CPU times (s) n100 3 505 98 2 147654 5.24 n200 3 1043 195 5 273602 14.15 n300 3 1244 291 9 374805 26.02 n100 4 677 99 1 127783 5.6 n200 4 1572 196 4 258202 17.63 n300 4 1758 294 6 338218 31.4
Die 1 Die 2 Die 3 Die 4
(a)全域分佈階段
(b)合法化階段
Die 1 Die 2 Die 3 (a)全域分佈階段 (b) 合法化階段 圖 16. 堆疊式模組在 n300 三層平面規劃的結果
5. 結論
本計畫提出了第一個可考量堆疊式模組與固定框架限制的三维平面規劃 器，能夠有效的處理二維與三维平面規劃問題。近幾年來隨著低功率的晶片發 展，無論堆疊式記憶體或摺疊式模組都為三维積體電路上所重視，因此能在實 體設計階段考慮到各種堆疊式模組的議題就特顯重要。由實驗結果證明，我們 的方法不但能有更好的結果，而且還能額外處理堆疊式模組問題，另外整數線 性規劃的方法也較使用二階錐規劃的方法更為快速。6. 參考文獻
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出國報告
Asia and South Pacific Design Automatic Conferences(ASP-DAC)為亞洲區電子設 計自動化 (Electronic design automation) 領域中全世界頂尖之研討會，今年很榮 幸能夠有機會參加如此龐大的盛宴。本次會議的地點為日本東京千葉縣，舉辦會 場的場所在幕張的 International Conference Hall。我們在 1/15 早上從高雄國際機 場出發，於當日下午抵達東京成田機場。
本次大會安排三個主題會議，來探討這一領域的未來發展方向。第一個主題 為紀念 McCluskey 教授（於 2016 年 2 月逝世）的聯合主題演講，邀請世界知名 學者談論下一波創新理念，第一位學者為香港科技大學 Tim Cheng 教授，演講的 主題為“Heterogeneous integration of X-tronics: Design automation and education”， 第二位是西北大學 John Rogers 教授，演講的題目為“Electronics for the Human Body”，最後一位是日本九州大學 Hiroto Yasuura 教授，主題為“Design of society: Beyond digital system design”。第二個主題是“Emerging medical technologies for interfacing the brain: From deep brain stimulation to brain computer interfaces”，主 講人為法國的 Napoleon Torres-Martinez of CEA LETI 博士。最後一個主題為 Xilinx Research Labs 的 Steve Trimberger 博士所帶來的“All-programmable FPGAs: More powerful devices require more powerful tools”。每場主題演講的內容都是精隨中 的精隨，也很容易跟聽者之間產生共鳴，得到許多的啟發。
我們論文發表的日期為 1/18，section 的主題都是圍繞著先進技術所需要的 placement 與 routing 的技術 ，今年我們發表的論文是 macro placement 相關的 議題，我們主要的貢獻在於考量 placement 時候，也考量了 powerplanning 的問 題，這樣會讓我們擺置的結果更能被工業界採用。本次大會另一個特點為設計師 論壇，設計師論壇是一個獨特的計劃，將分享業界實際產品設計的設計經驗和解 決方案，本論壇討論的主題包括物聯網應用，AI 技術，汽車安全和先進的圖像感 知和處理技術。在論壇上，我們與業界工程師們討論了許多有關 AI 以及 Machine Learning 的相關議題與技術，以及如何將其與電子設計自動化領域或是 3D IC 結 合，得到了許多研究的靈感與啟發，獲益良多。 我們在 1 月 21 號晚上離開日本，由東京成田機場飛抵台灣高雄國際機場， 雖然這次行程來去匆匆，但是收穫卻是很豐盛，期待明年能夠在更上一層樓，也 能有機會在參加世界頂尖會議。 副教授 林家民 10/13/106
105年度專題研究計畫成果彙整表
計畫主持人：林家民 計畫編號： 105-2221-E-006-245-計畫名稱：於積層型三維積體電路架構中廣泛的探討可行的實體設計流程 成果項目 量化 單位 質化 （說明：各成果項目請附佐證資料或細 項說明，如期刊名稱、年份、卷期、起 訖頁數、證號...等） 國 內 學術性論文 期刊論文 0 篇 研討會論文 0 專書 0 本 專書論文 0 章 技術報告 0 篇 其他 0 篇 智慧財產權 及成果 專利權 發明專利 申請中 0 件 已獲得 0 新型/設計專利 0 商標權 0 營業秘密 0 積體電路電路布局權 0 著作權 0 品種權 0 其他 0 技術移轉 件數 0 件 收入 0 千元 國 外 學術性論文 期刊論文 1 篇Ya-Ting Shyu, Jai-Ming Lin, Che-Chun Lin, Che-Chun-Po Huang, Soon-Jyh Chang, "An Efficient and Effective Methodology to Control Turn-on Sequence of Power Switches for Power Gating Designs ", to be appeared in IEEE Transactions on COMPUTER-AIDED DESIGN of Integrated Circuits and Systems (TCAD) , Vol. 35, No. 10, pp. 1730-1743, Oct. 2016
研討會論文 2
J.-M. Lin, B.-Y. Chiu and Y.-F. Chang, “SAINT: Handling Module Folding and Alignment in Fixed-outline Floorplans for 3D ICs,”in Proc. of IEEE/ACM International Conference on Computer Aided Design (ICCAD), New Orleans, LA U.S.A., pp.1-7, Nov.2016
"Regularity-aware routability-driven placement prototyping algorithm for hierarchical mixed-size circuits," in Proc. of
ACM/IEEE Asia and South Pacific Design Automation Conference (ASP-DAC), Tokyo, Japan, pp.438-443, Jan.2017 專書 0 本 專書論文 0 章 技術報告 0 篇 其他 0 篇 智慧財產權 及成果 專利權 發明專利 申請中 0 件 已獲得 0 新型/設計專利 0 商標權 0 營業秘密 0 積體電路電路布局權 0 著作權 0 品種權 0 其他 0 技術移轉 件數 0 件 收入 0 千元 參 與 計 畫 人 力 本國籍 大專生 0 人次 碩士生 3 陳發大、黃柏元、楊忠安 博士生 0 博士後研究員 0 專任助理 0 非本國籍 大專生 0 碩士生 0 博士生 0 博士後研究員 0 專任助理 0 其他成果 （無法以量化表達之成果如辦理學術活動 、獲得獎項、重要國際合作、研究成果國 際影響力及其他協助產業技術發展之具體 效益事項等，請以文字敘述填列。）
