中華大學碩士論文

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中華大學碩士論文

低溫微波退火對高介電係數介電層之影響及抑制 TiN/TaN 金屬閘極功函數偏移電性之研究

Suppression of TiN/TaN Metal Gate Work Function Shift and Influence on the High-k Gate

Dielectric by Low Temperature Microwave Annealing

系所別：電機工程學系碩士班學號姓名：M09901042 李柏勳指導教授：賴瓊惠博士

李耀仁博士

中華民國 101 年 8 月

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摘要

半導體元件為了滿足時代的進展，互補式金氧半(CMOS)中的等效氧化厚度不斷的被要求微縮，而當二氧化矽(SiO₂)微縮到 1.5 nm 以下時，穿隧漏電流會變的相當明顯，導致元件的功率消耗過大。此時高介電係數介電層被提出用以替換二氧化矽減少漏電流的發生，而其中以二氧化鉿(HfO₂)為很有潛力的高介電係數介電層。國際半導體技術藍圖(ITRS)也認為以金屬閘極取代多晶矽閘極可以有效的防止多晶矽閘極的高片電阻值與空乏效應。

本論文研究的第一部分為探討 TiN/HfO2/Si sub. 的 MOS 元件分別經過微波退火 (MWA)與快速熱退火(RTA)之後的功函數變化。實驗結果發現微波退火可以抑制功函數的移動，但是退火之後會使得元件電容值下降。

第二部份我們分別探討 TaN/SiO₂/Si sub. 和 TiN/SiO₂/Si sub. MOS 元件分別經過 MWA 與 RTA 退火的研究。TaN/SiO2/Si sub.經過 MWA 之後的功函數只有些微的移動，RTA 退火之後 TaN 會與下方 SiO₂產生反應而形成一高介電係數 Ta_xO_y，使得電容值上升，而使用 MWA 則沒有這樣的問題。

第三部份 TiN/SiO₂/Si sub. MOS 在 RTA 與 MWA 之後探討功函數的移動，實驗結果發現使用 MWA 可以有效的抑制功函數的移動，在擁有良好的熱穩定性同時還能活化摻雜，最後我們會用材料分析 XRD 的方式來做進一步的解釋。

關鍵字：金屬閘極，氧化鉭，氧化鈦，微波退火，功函數。

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ABSTRACT

In order to meet the progress of the times, the shrinkage of equivalent oxide thickness (EOT) of semiconductor device is requested in CMOS. However, when SiO₂ scale down to 1.5 nm below, the tunneling current becomes quite significant, resulting in the large gate leakage current and the penalty of power consumption. In this moment, High-k dielectric is proposed to replace SiO2 for reducing the gate leakage current, especially in HfO2. According to ITRS, metal gate can improve high sheet resistance and depletion effect.

The first part of the report investigated the work function shift of TiN/HfO2/Si structures with microwave anneal (MWA) and rapid temperature anneal (RTA) post-treatment, respectively. The results of experiment show MWA can suppress work function shift but the EOT was increased after annealing.

The second part, TaN/SiO2/Si and TiN/SiO2/Si device were studied for different parameters of RTA and MWA, respectively. Reaction between TaN and SiO₂ after RTA treatment can be obtained, forming interfacial of TaxOy and increasing the capacitance. On the other hand, MWA was without this phenomenon.

The third part, TiN/SiO2/Si device, MWA process for the dopant activation and thermal stability of the TiN gate electrode were investigated. The work function shift of TiN gate electrode could be suppressed due to the low temperature process. In addition, phosphorus, arsenic, and boron could be also well-activated and diffusionless after MWA process. Moreover, XRD analysis shows that work function shift.

Keywords : metal gate, TaN, TiN, microwave anneal, work function.

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誌謝

來到論文的最後一個段落，表示我碩士兩年的生活也即將要畫下句點，回想這兩年間所發生的點點滴滴，好像發生很多事，做了很多實驗，也學了很多的東西，在這邊我想感謝幫助過我走過這一切的一些人。

首先要感謝我的指導教授賴瓊惠老師以及國家奈米實驗室共同指導教授李耀仁博士，這兩年期間在學業以及研究方面細心的指導與教誨，讓我了解做實驗與量測的積極性以及全方面思考還有人與人之間相互幫忙的重要性

。

還有我要感謝蔡博安學長不斷的在碩士生涯中給予我明確的實驗方向，每當做實驗出現疑問還有量測時發生的難題，都能幫我解除疑惑，甚至到場指導，更重要是的教導我實驗上和整理數據的態度，因為有學長幫忙讓本篇論文更為的完整性。

再來感謝實驗室的學長Allen哥、小莊哥、富國哥、威良哥、大均學長、悳順、

聖文、俊哲、瑞陽的幫忙和照顧，還有同學聲瑋、建榮、育軒、立德、國譯、知易和小柏，在這兩年中一起度過實驗上的努力及歡樂，同時也感謝我可愛的學弟政耀在實驗的最後幫了我很多很多的忙以及親切美麗的國家奈米實驗室代工組小姐們，謝謝你們。

最後我要感謝一直在我背後默默支持我的家人們，因為有你們的鼓勵與關懷，才能讓我無憂無慮的完成學業，願將這份榮耀及喜悅與你們分享，感謝你們。

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表目錄

表 2.1 ALD 獨特的特徵、內部真正的意義及獨特的優點………...21

表 3.1 TiN(PVD)/TiN(ALD)/HfO₂/Si Sub.的 RTA 與 MWA 之 Split Table……….37

表 3.2 TiN/TaN/SiO2/Si Sub.的 RTA 與 MWA 之 Split Table………...37

表 3.3 TiN/SiO₂/Si Sub.的 RTA 與 MWA 之 Split Table………38

表 4.1 TiN/TaN/SiO2/Si Sub.考慮量子效應模擬程式所萃取出來的參數………...55

表 4.2 TiN/SiO₂/Si Sub.考慮量子效應模擬程式所萃取出來的參數…………...………56

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圖目錄

圖 1.1 半導體材料之能帶寬度與能帶大小……….……….10

圖 1.2 極薄二氧化矽之直接穿隧漏電流機制……….……….10

圖 1.3 不同氧化層厚度下閘極電壓對上閘極漏電流的關係圖………...11

圖 1.4 ITRS 2005(EDITION) technology nodes 的 Jg 與 EOT 的預測……….11

圖 1.5 閘極氧化層隨著 technology node 的微縮趨勢………...………12

圖 1.6 nMOS 和 pMOS 元件使用 midgap 和 dual-metal gates 時臨界電壓 的能帶圖………. ………..………12

圖 1.7 金屬閘極之功函數………..13

圖 1.8 圖中標示出多晶矽閘極和金屬氧化物裡面可能存在電荷的位置……….13

圖 1.9 多晶矽閘極其介電層為 HfO₂時會有 Fermi pinning 效應………...14

圖 1.10 多晶矽閘極其介電層為 HfO2時發生 Fermi pinning 的位置………...14

圖 1.11 使用金屬閘電極搭配 high-k 介電層時，Fermi pinning 之影響可被改 善………. ………..15

圖 2.1 基本的 MOS 電容結構………...………22

圖 2.2 PMOS 不同操作偏壓的狀態………...23

圖 2.3 氧化層電荷在氧化層內分佈位置………..24

圖 2.4 高頻 C-V 曲線(遲滯現象)………..24

圖 2.5 Theoretical ideal D it＝0 和 D it ≠0 (a)高頻和(b)低頻 C-V 曲線………..25

圖 2.6 利用 ALCVD 法在深寬比 35：1 的 0.17 μm 微孔洞沉積 HfO2 之截面 圖………. ………26

圖 3.1 成長犧牲氧化層 35 nm………...39

圖 3.2 移除犧牲氧化層，並成長化學氧化層 0.7 nm………39

圖 3.3 使用 ALD 分別沉積二氧化鉿及氮化鈦金屬閘極，再利用 PVD 沉積氮化 鈦………. ………39

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圖 3.4 定義 pattern……….40

圖 3.5 蝕刻、剝除光阻………41

圖 3.6 元件經過 RTA 及 MWA 退火……….41

圖 3.7 成長犧牲氧化層 35 nm………...42

圖 3.8 移除犧牲氧化層，並成長二氧化矽 5 nm………...42

圖 3.9 使用 PVD 沉積氮化鉭金屬閘極及氮化鈦………42

圖 3.10 定義 pattern………...43

圖 3.11 蝕刻、剝除光阻………...43

圖 3.12 元件經過 RTA 及 MWA 退火……….………..44

圖 3.13 成長犧牲氧化層 35 nm……….44

圖 3.14 移除犧牲氧化層，並成長二氧化矽 5 nm……….45

圖 3.15 使用 PVD 沉積氮化鈦金屬閘極………..45

圖 3.16 定義 pattern………...46

圖 3.17 蝕刻、剝除光阻………..46

圖 3.18 元件經過 RTA 及 MWA 退火……….………..47

圖 4.1 TiN/HfO2/Si Sub.搭配不同條件的 Chemical Oxide 與 RTA 中通 O₂形成 Oxide 的 C-V 比較圖……….57

圖 4.2 TiN/HfO2/Si Sub.搭配不同條件的 Chemical Oxide 與用 RTA 中通 O₂成 長 Oxide 的 I-V 比較圖………..57

圖 4.3 TiN/HfO₂/Si Sub 經過不同條件 PDA 的 C-V 圖………..58

圖 4.4 TiN/HfO2/Si Sub 經過不同條件 PDA 的 I-V 圖………...58

圖 4.5 分別使用 ALD 與 PVD 方式沉積金屬閘極 TiN 的 C-V 圖……….………...59

圖 4.6 分別使用 ALD 與 PVD 方式沉積金屬閘極 TiN 的 I-V 圖……….…………59

圖 4.7 TiN/HfO₂/Si Sub 未退火與微波退火的 C-V 比較圖………60

圖 4.8 TiN/HfO2/Si Sub 未退火與微波退火的 I-V 比較圖………...60

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圖 4.9 TiN/HfO2/Si Sub 未退火與 RTA 退火的 C-V 比較圖……….…...……….61

圖 4.10 TiN/HfO₂/Si Sub 未退火與 RTA 退火的 I-V 比較圖………61

圖 4.11 TiN/HfO2/Si Sub 未退火與退火之後的 C-V 比較圖……….…………...62

圖 4.12 TiN/HfO₂/Si Sub 未退火與退火之後的 I-V 比較圖……….…...62

圖 4.13 TiN/HfO2/Si Sub 未退火的遲滯曲線……….………63

圖 4.14 TiN/HfO₂/Si Sub 微波 2100W 300 秒的遲滯曲線………...63

圖 4.15 TiN/HfO2/Si Sub 微波 2400W 100 秒的遲滯曲線………...64

圖 4.16 TiN/HfO₂/Si Sub RTA 800℃ 60 秒的遲滯曲線………...64

圖 4.17 TiN/HfO2/Si Sub RTA 1000℃ 10 秒的遲滯曲線………...65

圖 4.18 TiN/TaN/SiO₂/Si Sub. 未退火與微波退火的 C-V 圖………...66

圖 4.19 TiN/TaN/SiO2/Si Sub. 未退火與 RTA 退火的 C-V 圖………..66

圖 4.20 TiN/TaN/SiO₂/Si Sub. 未退火與退火的 I-V 圖………...67

圖 4.21 TiN/TaN/SiO2/Si Sub. 未退火與退火的 C-V 圖………...67

圖 4.22 微波 2400W 100 秒的均勻性………68

圖 4.23 微波 2400W 100 秒的均勻性………68

圖 4.24 RTA 800℃60 秒的均勻性………...69

圖 4.25 RTA 950℃ 30 秒的均勻性………... ………....……….69

圖 4.26 TiN/ SiO₂/Si Sub. 未退火與 RTA 退火的 C-V 圖………..70

圖 4.27 TiN/ SiO2/Si Sub. 未退火與微波 2100W 退火的 C-V 圖………..71

圖 4.28 TiN/ SiO₂/Si Sub. 未退火與微波 2400W 退火的 C-V 圖………..71

圖 4.29 TiN/ SiO2/Si Sub.微波 2100W 與 RTA 退火的 C-V 圖………...72

圖 4.30 TiN/ SiO₂/Si Sub.微波 2400W 與 RTA 退火的 C-V 圖………...72

圖 4.31 TiN/ SiO2/Si Sub.未退火與退火之後的功函數變化……….73

圖 4.32 ³¹P、As 和 B 分別掺雜在矽晶板上退火之後的 Rs 值……….73

圖 4.33 TiN/ SiO2/Si Sub.未退火與微波 2100W、RTA 退火的 XRD 圖………74

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圖 4.34 TiN/ SiO2/Si Sub.未退火與微波 2400W、RTA 退火的 XRD 圖…….………...74 圖 4.35 TiN 利用四點探針量測出來的 Rs………..75

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第一章序言

1.1 背景與研究動機

二氧化矽因為擁有較大的能隙[1]，如圖1.1所示，和良好的SiO2/Si界面，在傳統製程中具有較佳的熱穩定性，不會因高溫的狀態下而產生結晶化的情形，並且以二氧化矽做為閘極介電層 (Gate Dielectric) 不易有傅勒 - 諾德翰穿隧 (Fowler-Nordheim Tunneling)與蕭基發射(Schottky Emission)的情形發生，故有較小的漏電流，所以二氧化矽在半導體工業被用來當作場效元件的閘極介電層已經擁有很長的一段時間。

最近幾年中，通常會使用快速熱退火 (Rapid Thermal Annealing, RTA) 的方式來成長等效氧化層厚度(Equivalent Oxide Thickness, EOT) 約18~25Å ，然而為了滿足進入奈米世代的製程需求，二氧化矽的厚度需要更進一步的微縮

。

當介電層材料的厚度減少時，載子可能會發生直接穿隧(Direct Tunneling)，由於電子和電洞所看到的位能障高度不同，且電洞在氧化層中的穿隧機率比電子低，所以 NMOS 會比 PMOS 元件更早達到穿隧電流的極限，當閘極通道的穿隧電流等於截止狀態時源極到汲極的次臨界漏電流 (Subthreshold Leakage，一般約為1nA/μm) 時，

此時二氧化矽厚度則達到極限。圖1.2 為說明偏壓在 NMOS 元件的反轉層發生穿隧電流的過程。

假設我們的元件通道長度為 100 nm ，操作電壓為1伏特，參照不同氧化層厚度下閘極電壓與閘極漏電流 (A/cm²) 的關係圖1.3 所示，當閘極漏電流的極限發生時，

SiO₂厚度約為 1.6 nm。

依據國際半導體技術藍圖(International Technology Roadmap for Semiconductors ; ITRS)，如圖1.4，當到達極限後，因為直接穿隧電流過高， SiO₂ 就再不適合使用。

這就是為什麼縮小氧化層厚度的速度會變得越來越慢的關係，如圖1.5。如果我們繼續縮小 SiO₂ 閘極氧化層的話，漏電流密度將會超過 Roadmap。

另一方面，當 SiO2 更進一步微縮時值得注意的是薄膜的品質。當一個只有 12 Å

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的 SiO2 要均勻地長在 200 nm or 300 nm 的晶圓上是一件不容易的事情 [3]。而且還有硼原子穿過極薄氧化層 [4] 和其他可靠度因素都是很嚴重的問題，因為通道上較高的硼原子濃度會導致嚴重的Vt shifts 而且會改變元件的特性 [5]。所以引進高介電 係數介電層(High-k Dielectric)來取代 SiO₂為刻不容緩的趨勢之ㄧ。

1.2 高介電係數閘極介電層

1.2.1 高介電係數介電層之選擇

以目前的材料而言，與矽基板有最佳的界面和相容性的材料非屬二氧化矽，所以要與矽基板有好的相容性，高介電係數介電層需具有以下電子、物理和化學特徵[6]：

電性

 與 CMOS 相容。

 足夠高的介電常數(Dielectric Constant)，但不能太高[7,8]。

 夠大的能隙(Band-gap)且和矽之間有足夠的 Band-offset。

 具有好的微縮能力(Scalability)。

 低的漏電流(Leakage Currents)。

 與 SiO2相比不能有太嚴重的電荷捕捉(Charge Trapping)特性和應力引起的漏電流(Stress-Induced Leakage Current, SILC)。

 電性上具有少量活性捕捉位置(Active Trap Sites) (即先天已存在的電荷捕捉) 且與矽之間有良好的界面特性。

 Si 與 High-k 界面處有少量的 Fixed charge。

 不希望有頻率消散(Frequency Dispersion)和 C-V 遲滯現象(Hysteresis)。

 大的驅動電流(Drive current)和電子遷移率(Mobility) 特性。

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 好的次臨界(Subthreshold)特性。

 與多晶矽(Poly-Si)或金屬電極(Metal Gate)之間不要有 Fermi Pinning。

 對於 NMOS 和 PMOS 具有相同的 Vth (即好的 Vth控制能力)。

 在操作條件下具有好的可靠度(High-reliability)。

物理和化學特性

 與矽接觸時具有好的熱穩定性且不起化學反應。

 高的結晶溫度(Crystallization temperature) ( > 900^oC )。

 避免界面形成低介電係數介電層(Low-k Interface Layers)，本體(Bulk)要有低 的氧氣擴散係數(Oxygen diffusivity)。

 要有接近於矽的熱膨脹係數 Thermal Expansion Coefficient) (For Low Mechanical Stress)。

 與矽之間的界面要有少量的缺陷濃度(Defect Concentrations)。

 高溫下具有抗雜質和摻質(Dopant)擴散的能力。

 小的製程複雜度。

 好的附著特性。

 容易蝕刻。

 無相位分離(Phase Separation)。

 表面結構平坦(Smooth)。

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1.2.2 目前常見的高介電係數閘極介電層

為了尋找可以替代 SiO2的材料，近年來有許多著重於高介電係數介電層的研究。

取代 SiO₂的材料須滿足一些要求 [9] ：介電常數 (k-value)需夠高，擁有高的介電常 數，在相同的介電層厚度情況下擁有較高的電容值，且才可在維持電容值的情況下允許沉積較大的介電層厚度，進而減少直接穿隧漏電流，使元件尺寸持續縮小下仍可維持介電層的特性。

目前研究已指出許多有潛力的高介電係數介電層，其 k 值在 7-80 之間。包含：

Si3N4, HfO2,Al2O3, Y2O3, La2O3, Ta2O5, TiO2和 ZrO2 [10] 。然而，TiO2和 Ta2O5的熱穩定性並不好，無法和傳統的 CMOS 製程做相容的結合 [10]。Al₂O₃由於 k 值只有 9，

不足以使等效氧化層厚度 (EOT) 做到 1.0nm 以下。La2O3和 Y2O3都有較高的 k 值，

分別為 30 和 15，但它們在傳統的 CMOS 製程中，由於會和 SiO₂形成 silicate 導致它 們的 k 值因此而下降，不過在製程最佳化的情況下 La2O3仍為很有潛力的高介電係數介電層。近幾年的研究中，ZrO₂和 HfO₂仍為最廣為研究的高介電係數介電層，尤其是 HfO2 [11]，這兩種金屬氧化物和它們的 silicate 可以改善熱穩定性。

1.3 金屬閘極之研究

1.3.1 研究金屬閘極之動機

由於多晶矽閘極擁有幾個比金屬閘極好的優點，所以在工業界仍然會使用多晶矽材料當作閘極材料，優點包含自我對準 (Self Aligned) 製程，可承受高溫製程，對於功函數而言 NMOS 和 PMOS 相當合適，可獲得低的臨界電壓，也有較好的表面通道操作。

但是多晶矽閘極也同樣有一些問題，主要是多晶矽的空乏效應 (poly depletion effect) 和較高的片電阻，當用硼來做摻雜活化 (dopant activation)時會有穿過薄膜 (boron

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penetration)的情況發生。而且如果把晶矽閘極做在高介電係數介電層上極遭受到費米能接札釘(Fermi level pinning) [12]，它會導致 MOSFET 元件擁有高的臨界電壓。以 Hf-based 材料而言，界面層的 Si-Hf bonds 被認為是產生 Dipoles 的主要機制，這個 Dipole 會將 Fermi level 鎖在多晶矽傳導帶的下面，使得 p-doped 閘極的臨界電壓增加。

然而金屬閘極目前仍然交面臨許多挑戰，多晶矽閘極可以很容易的使用摻雜方式來獲得我們想要的 P 型或 N 型閘極，但使用金屬閘極必須考慮金屬材料的成本與傳統 CMOS 的製程整合，還有金屬材料本身的功函數、熱和化學穩定性還有蝕刻的難易度。其中比較重要的是熱和化學穩定性，金屬閘極在製程溫度後應該要存活且與閘極介電層之間必須相當穩定，很不幸地，大部分已知的金屬閘極遭受高溫製程後顯得不穩定，導致和下面介電層的界面特性變差 [13,14]。如果介電層中包含 SiO₂的話，

很多金屬元素在高溫退火後會與 SiO2形成金屬矽化物，不僅是 SiO2而已，這些金屬做在其他介電層上時熱和化學不穩定也常看到，因為我們無法預測功函數和 EOT 的改變，所以在電極和介電層界面處任何的反應或混合都將使問題變得更複雜。

1.3.2 可替代的金屬閘極

金屬閘極的取代必須取決於材料的功函數，圖 1.6 為 NMOS 和 PMOS 元件使用 mid-gap 和 dual metal gates 時的臨界電壓能帶圖，當 midgap 功函數的金屬閘極會使臨界電壓變大，如果利用減少 channel doping 來獲取適當低的臨界電壓的話，channel doping 太低會導致短通道效應無法控制。

有一些材料功函數接近 4eV 的 NMOS 金屬閘極材料，例如 Al、Ta、Mo、Zr、

Hf、V 和 Ti，也有一些功函數接近 5eV 的 PMOS 金屬閘極材料，例如 Co、Pd、Ni、

Re、Ir、Ru 和 Pt，圖 1.7 顯示在矽的能隙中的金屬功函數。另外，也有一些傳導性的金屬氧化物，例如 In2O3、SnO2、OsO2、RuO2、IrO2、ZnO、MoO2和 ReO2，和一些傳導性金屬氮化物，例如 WN_x、TiN_x、MoN_x、TaN_x和 TaSi_xN_y。

在眾多的金屬材料之中，Ta 和 TiN 被廣泛的拿來當作金屬閘極的研究，主要的

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原因它們擁有低電阻率，化學惰性及能和傳統製成相容[15]。

1.3.3 最近金屬閘電極的研究

Al/TiN 或 W/TiN 金屬閘極搭配 1.5-3nm 的 SiO2 在通道長度為 100nm 之後，用以取代閘極製程 [16] 來製作出 MOSFET 元件，這種製程允許定義完金屬閘極以後的製程溫度限制在 450^oC 以下，而且也展示出使用此金屬閘極的可行性 [17]，從 CV 特性中看出具有好的 Si/SiO₂界面，沒有任何閘極空乏的情形。

Nakajima et al. 指出金屬閘極晶體方向的變異會導致平帶電壓的變異 [18]，他們

發現 CVD-TiN 薄膜顯示出較好的 MOS 特性，因為它具有較低的金屬穿透和很一致 的平帶電壓。Yamada et al. 研究 W/WNx/SiON/Si 閘極 MOS 電容表面氮化的影響 [19]，指出閘極介電層和矽之間的 dangling bonds 可藉由表面氮化來改善介電層的可靠度，而 WNx閘電極具有接近 mid-gap 的功函數。為了防止閘極界面的反應，TiN 和 Pt 這些金屬閘極最常被用來與 high-k 閘極介電層搭配。

金屬閘極的功函數是一個非常重要的參數，midgap 金屬閘極擁有一個很重要的優點，因為它的 Fermi level 與矽的 conduction 和 valence bands 具有相同的能帶差，

因此對於 NMOS 和 PMOS 可以提供一個對稱的 Vt值，而且只需要一道光罩和一個電極，所以可以使 CMOS 的成本降低且製程變的更簡單。然而，對於縮小的 CMOS 元件而言， midgap 金屬存在一個主要的缺點，就是任何做在矽上的 midgap 金屬其臨界電壓對於 NMOS 和 PMOS 都將是 0.5V，在 0.13μm 以後的 CMOS 技術都希望供給電壓小於 1.0V，一個 0.5V 的臨界電壓對於 1.0V 來說真的太大，這會導致元件不容易 turn on，而如果為了要將臨界電壓減低把 doping 的濃度減少，這會導致短通道效應的惡化。

NMOS 的金屬功函數為 4eV，PMOS 的金屬功函數為 5eV，因此理想情況是需要兩個不同功函數的金屬，這可在不惡化短通道效應下有效的減少臨界電壓。譬如說，

Al 的功函數對於 NMOS 可以產生一個 0.2V 的臨界電壓，而 Pt 具有較高的功函數，

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對於 PMOS 而言可以產生一個 0.2V 的臨界電壓。

但是對於 NMOS 閘電極而言，Al 並不是一個理想的金屬電極，因為它會減少任何氧化的介電層形成含有 Al2O3成分的界面層，且它只有低的熔點。

同樣對於 PMOS 閘電極而言，Pt 在金屬閘極上不是那麼可行的選擇，由於它 (a) 會傳導氧原子，(b) 不容易蝕刻，(c) 與大部分介電層的附著性很差，和 (d) 太貴。

其他具有高功函數的金屬元素像 Au 也不合適，理由和 Pt 相同。

Lu et al. 研究過 Mo 金屬閘極 [20] ，發現其功函數適合 P-MOSFEET’s 元件而

且有很好的元件特性，另外也談到藉由 nitrogen implantation 可將 Mo 功函數調低到適合 N-MOSFET’s 元件，這被認為閘極功函數和一些因素有關，如金屬的 microstructure、金屬/介電層界面的化學反應、甚至和介電層特性有關，因此 Mo 金屬功函數取決於薄膜的 deposition 和退火條件，且和下面的介電層也有關聯。

當元件不斷的微縮之下，金屬閘極確實能夠解決幾個問題，如多晶矽閘電極空乏效應、硼穿透和減少閘極電阻。對於可替代的金屬閘極而言，除了功函數的要求以外，

在 MOSFET 的熱預算下希望金屬閘極和介電層之間能夠彼此相容且不要有任何的互相擴散和反應。

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1.4 高介電係數介電層與金屬閘極所面臨的挑戰

45 奈米節點技術與之後的發展，雖然可以用高介電係數介電層來解決漏電流和

等效氧化層厚度 (EOT) ，但是與多晶矽閘電極相容問題、臨界電壓不一致、介電層內電荷捕捉 (bulk charge trapping)、電子遷移率 (mobility) 的降低等問題都需被解決，圖 1.8 [21]顯示會影響金屬氧化物和多晶矽閘極元件可能存在的電荷位置，這些電荷在引進高介電係數介電層時會導致一連串的問題，尤其是在不斷微縮的元件之中。多晶矽閘極因為有 Fermi pinning 和空乏效應的發生，在未來科技裡幾乎排除了與高介電係數介電層整合的可能性。圖 1.9 顯示多晶矽閘極搭配高介電係數介電層時所發生之 Fermi pinning 效應且與傳統二氧化矽介電層搭配時的比較 [22-24] ，Fermi pinning 搭配多晶矽閘電極之 pMOS 較 nMOS 嚴重，因為 pinning 的位置接近多晶矽閘極傳導帶，如圖 1.10 所示[25]，由於這個不對稱，使 pMOS 臨界電壓較 nMOS 高，

在應用時 CMOS 發生臨界電壓的不一致。當更換為金屬閘電極時，pMOS 元件的不一致會被減少，但無法完全被消除 [26] ，如圖 1.11。對於金屬閘電極而言，最具挑戰性的問題是它在傳統的自我對準 CMOS 製程整合上的複雜度。

1.5 研究低溫微波退火之動機

傳統的高溫熱退火由於加熱時間長而且均勻性並不好，所以目前快速熱退火 (RTA)被廣泛的研究。因為快速熱退火可以在活化我們源極和汲極摻雜的同時修復因離子佈植所造成的晶格損傷，減少接面的漏電流，降低接面和接觸電阻。對於奈米等級的電晶體元件而言，等效氧化層厚度與降低漏電流是相當重要的。在通道長度小於 45 nm 以下，金屬閘電極搭配高介電係數介電層這種方式被廣泛的應用。

然而，絕大部分金屬閘電極在經過快速的熱退火製程之後，金屬閘電極的功函數

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會產生偏移，而且高介電係數介電層會因與外界的氣體產生反應使得等效氧化厚度的 增加，因此微波退火微波退火(Microwave Annealing, MWA)在此時被提出。

微波退火因為退火時溫度較低(400℃ ~ 500℃)，可以有效的解決上述所說的問題。微波退火技術，不僅利用低溫就可以活化摻雜，同時也可以抑制因為高溫所造成的擴散現象 [27]。

1.6 論文架構

第一章討論元件不斷微縮之下，所面臨到各種問題和如何使用高介電係數介電層和金屬閘電極來改善。也會提到高介電係數介電層和金屬閘電極到目前為止的研究與如何來選擇，以及使用微波退火之動機

第二章本論文的基本理論做一個介紹，以及將本論文所用到的關鍵製程與原理作進一步的說明。

第三章將針對本論文之中元件的製程步驟與方式還有量測方法做一個詳細介紹。

第四章結果與討論中會先討論 HfO₂的高介電係數介電層搭配使用 ALD 方式沉積的 TiN 金屬閘極的金氧半電容結構，之後再做快熱退火與微波退火的電性以及對 HfO₂的厚度影響。再來會介紹金屬閘電極 TaN 與 TiN 搭配 SiO₂介電層的金氧半電容結構，文中會比較快速熱退火與微波退火之後的電性與材料特性。

第五章為結論，總結上述的結果與未來展望

(23)

圖 1.1 半導體材料之能帶寬度與能帶大小[1]

圖1.2 極薄二氧化矽之直接穿隧漏電流機制。

(24)

圖1.3 不同氧化層厚度下閘極電壓對上閘極漏電流的關係圖 [2]

圖 1.4 ITRS 2005(EDITION) technology nodes 的 J_g 與 EOT 的預測

(25)

圖1.5 閘極氧化層隨著 technology node 的微縮趨勢

圖1.6 nMOS 和 pMOS 元件使用 midgap 和 dual-metal gates 時臨界電壓的能帶圖

(26)

圖1.7 金屬閘極之功函數

圖 1.8 圖中標示出多晶矽閘極和金屬氧化物裡面可能存在電荷的位置

(27)

圖1.9 多晶矽閘極其介電層為HfO2時會有Fermi pinning效應。此效應在nMOS和pMOS 皆很顯著

圖 1.10 多晶矽閘極其介電層為 HfO₂時發生 Fermi pinning 的位置

(28)

圖 1.11 使用金屬閘電極搭配 high-k 介電層時，Fermi pinning 之影響可被改善

(29)

第二章理論基礎

2.1 MOS（Metal-Oxide-Semiconductor）的結構

金屬氧化半導體是由金屬層（Metal）、氧化層（Oxide）及半導體層（Semiconductor）

依序堆疊所組合而成，可做為電容，如圖2.1 所示，同時也是 MOSFET（MOS field effect transistor）的核心架構。早期的半導體元件，以雙載子電晶體（Bipolar Transistor）

為主要的積體電路單元元件，此元件同時利用電子與電洞兩種載子，來進行電流的傳遞，優點是速度快，但是所耗費的能量相當大，往往造成電路上排熱的困難，再加上其平面化製程較為不易，因此不適合應用在積集密度高的積體電路上。取而代之的則是 MOSFET。其中 NMOS 製作於 P 型半導體上，使用電子來傳輸電流； PMOS 則製於 N 型半導體上，主要傳輸電流的載子則為電洞。將 NMOS 及 PMOS 製作於相鄰的位置，則稱為 CMOS（complementary MOS）。由於 CMOS 元件在電路中操作時可較 NMOS 或 PMOS 為省電，因而成為現代積體電路之基本單元。 MOS元件主要的功能為當作開關（switch）使用。如圖2.2 所示，若以 PMOS 為例，對金屬層施加正電壓，相對半導體層將處於負偏壓態，以 N 型半導體而言，由於大部分載子為帶負電荷的電子，因此電子將會被施加的正電壓所吸引，往氧化層與半導體層界面處移動，此時稱為積聚（Accumulation）；若在金屬層施加一負電壓，則 N 型半導體層之電子會傾向於遠離氧化層與半導體層界面處，因而界面的施體（donors）會形成離子態，造成一個帶正電的空乏區（depletion layer）；如果持續加大金屬極的負電壓，半導體能帶將被嚴重彎曲，除了形成寬闊的空乏區之外，在氧化層與半導體層界面處之一薄層半導體將由 N 型轉為 P 型，這個動作稱之為反轉（Inversion），產生出一層以電洞為載子的薄層區。此時在 MOS 電容器兩旁的 P 型半導體區域（為 MOSFET 的 source 及 drain），則因為 MOS 反轉所產生的 P 型通道

（p-channel），而使得原本因 MOS 電容器相隔的兩個半導體區域，得以藉由 MOS

(30)

電容器的反轉層而相通 [28]。

2.2 MOS 結構中氧化層缺陷型態

2.2.1 MOS 結構中氧化層缺陷型態介紹

在 MOS 結構中，氧化層的缺陷將會對於電性有所影響，所以這邊會先介紹 SiO2/Si 結構的氧化層缺陷，分別文以下四種型態:

1. 氧化層捕捉電荷( Oxide Trapped Charge，Qot ) 2. 固定氧化層電荷( Fixed Oxide Charge，Q_f ) 3. 介面缺陷電荷( Interface Trapped Charge，Qit ) 4. 移動性離子電荷( Mobile Ionic Charge，Q_m )

氧化層缺陷電荷的分佈如圖2.3 所示 [29]，以下將對其形成機制及影響作進一步的介紹。

2.2.2 氧化層捕捉電荷( Oxide Trapped Charge，Q

ot

)

氧化層捕捉電荷並無特定的分佈位置，主要形成原因是離子輻射( Ionizing Radiation )、傅勒-諾德翰( Fowler-Nordheim )穿隧或著熱載子效應( Hot-Carrier )造成的氧化層缺陷，它會抓取通過的電子或電洞，故氧化層捕捉電荷可以是正電荷、負電荷或者電中性，且與氧化層品質有關。

藉由高頻 C-V 曲線的量測可以觀察氧化層捕捉電荷的影響性，在量測高頻電容時，對於一個理想的介電層而言，無論是從聚積區電壓掃到反轉區電壓，或從反轉區掃到聚積區電壓，兩者所量出的高頻 C-V 曲線應當相互重疊。但假如量測出來兩者所量出的曲線會有差異，如圖2.4 所示，由於捕獲電荷造成兩條 C-V 曲線無法重疊的情形發生，稱為遲滯現象( Hysteresis Effect )。此情形較常出現在高介電系數介電層

(31)

中，一般以 SiO2 當作介電層並不會出現此問題。可藉由遲滯迴路以及兩條 C-V 曲線的平帶電壓差值來判斷氧化層捕獲電荷的型態和數量 [30]。

可以藉由適當的退火條件來將電荷消除而成中性捕獲( Neutral Trap )。

2.2.3 固定氧化層電荷( Fixed Oxide Charge，Q

_f

)

固定氧化層電荷分佈於距離 SiO2 與 Si 界面約 25 Å 的 SiO2 內，主要是由於離子化的矽所形成的正電荷，為氧化層中主要的電荷來源。主要的形成原因是氧化過程時或是氧化結束後的退火條件造成，由於有部分矽原子未完全氧化，所以造成過多的矽正離子。

固定氧化層電荷的存在會影響平帶電壓以及臨限電壓的偏移。以 P 型基板為例，正的固定氧化層電荷越多，平帶電壓會往負電壓方向移動，造成 V_FB向左邊偏移，進而影響對臨限電壓的估計 [30]。

可以藉由調整氧化製程或是用退火的方式來減低其影響力。

2.2.4 介面缺陷電荷( Interface Trapped Charge，Q

it

)

介面缺陷電荷主要位於 SiO₂ 與 Si 基板的介面處，引發原因有三種:

(1) 結構本身缺陷或是由於氧化過程中引發的缺陷 (2) 含有金屬離子的雜質

(3) 離子輻射或不完整鍵結所引發的缺陷

高頻量測的電容值與施加的偏壓有關， Q_it 並不會對高頻訊號作回應，它只會回應非常小改變的偏壓訊號，因此 Qit 會隨著偏壓的改變，造成需要多餘的電荷補充或消耗，導致高頻 C-V 曲線產生扭曲，如圖2.5 所示 [31]。

可以利用低溫（450℃）氫氣退火或者氫氣與氮氣混合氣體的退火使其形成中性電荷，或者選擇低阻陷 <100> 面矽晶片底材，來降低其電荷濃度。

(32)

2.2.5 移動性離子電荷( Mobile Ionic Charge，Q

_m

)

在半導體的製造過程中，氧化層內很容易存在一些可移動的正電荷，這些正電荷的來源大致上可分為以下幾種：

1. 在清潔晶片的過程中引入鈉離子( Na⁺)或鉀離子( K⁺) 2. 在濕氧氧化過程中水氣中的氫離子( H⁺)進入氧化層中 3. 氧化層中因缺少氧而造成的氧空位( O⁺⁺)

以上幾種正電荷在氧化層中是可以移動的，稱之為可移動的游離電荷；其中以鈉離子(Na⁺)的污染最為明顯，不論在製程的過程中或清潔晶片過程中都容易引入鈉離子(Na⁺)的污染，由於人體本身就會不斷的散出鈉離子(Na⁺)，因此對於進入無塵空間裡的潔淨要求是必須非常嚴格 [30]。

2.3 原子層沉積法（Atomic Layer Deposition，ALD）

在傳統的 COMS 製程中，由於在濺鍍的過程中，閘極介電層會直接暴露在電漿的環境之中，因此介電層可能會因為電子、離子和光子的能亮粒子的轟擊而造成損傷，使得閘極介電層中形成缺陷，加上在高溫熱製程中，會使得金屬很容易滲透這些缺陷之中，造成金屬穿透的現象。

原子層沉積法，在之前被稱為原子磊晶成長技術( Atomic Layer Epitaxy，ALE )，

此構想由芬蘭科學家 Tuomo Suntola 等人提出，其原先是想應用在 ZnS:Mn 以及 Al2O3絕緣層的製造，並應用於平面顯示器上。直到 90 年代中期，科學家們才大量的重視和改進此技術。原子層沉積，由於表面反應自我限制（self-limiting）之特性，

具有以下幾個優點 [32]:

(1) 精確的鍍膜厚度 (2) 良好的鍍膜均勻度 (3) 較低的薄膜成長溫度 (4) 幾乎100％的階梯覆蓋能力

(33)

表2.1 為 ALD 獨特的特徵、內部真正的意義及優點的整理 [33]。 ALD 沉積方式目前已被視為奈米世代微電子元件薄膜製程的最佳技術。圖2.6 為 IBM 公司利用 ALCVD法在深寬比 35：1 的 0.17 μm 微孔洞沉積 HfO2 之截面圖，顯示在孔洞深處鍍膜的厚度並無變薄的趨勢，此種優異的特性隨著積體電路（ Integrated Circuit，

IC ）製程微縮至奈米尺寸更顯示出其重要性。

2.4 微波退火技術

微波( Microwave )是指波長介於紅外線和特高頻（ Ultra High Frequency，UHF ）之間的射頻電磁波，波長範圍大約在 1m 至 1mm 之間，所對應的頻率範圍是 0.3 GHz 至 300 GHz。日常生活中所使用的微波爐，其頻率為 2.45 GHz，常有人認為微波的頻率和水的共振頻率相同，因此使水分子產生振動，而讓溫度上升。然而，實際上並非如此，微波使用的頻率大約只有水分子共振頻率的十分之一而已，其加熱的原理是利用水分子的電偶極( Electric dipole moment )受到電場的作用，轉向電場的方向；當微波射入時電場來回變化，使得水分子的電偶極為了要轉向電場而隨著電場轉動，這樣的轉動即產生了熱量，來達到加熱的目的。相較於紅外線，微波具有較高的穿透性，使得微波照射在介質時更容易深入物質内部且微波的量子能量與物質相互作用時，並不會改變物質分子的内部結構。

已經有相關的研究提到，利用電偶極的這種效應，將它應用在離子佈植的活化；

在矽基板上對砷( Arsenic，As )做低溫的活化處理，只需利用 300~500℃ 即可活化，

也由於低溫的狀態使得擴散深度不會太深。傳統退火受影響的位置只有在接近表面的部分，若要影響更深的地方，則需要增加溫度，但是隨著溫度的增加會使得離子佈植後的擴散更嚴重；利用微波加熱，可以影響的部分較均勻，且不受表面距離的影響。

本實驗則是針對微波此特性作探討並與 RTA 退火相比較

(34)

表 2.1 ALD 獨特的特徵、內部真正的意義及獨特的優點[33]

(35)

圖 2.1 基本的 MOS 電容結構[28]

(36)

圖 2.2 PMOS 不同操作偏壓的狀態[28]

(37)

圖 2.3 氧化層電荷在氧化層內分佈位置[29]

圖 2.4 高頻 C-V 曲線(遲滯現象)[30]

(38)

圖 2.5 Theoretical ideal D it＝0 和 D it ≠0 (a)高頻和(b)低頻 C-V 曲線[31]

(39)

圖2.6 利用ALCVD 法在深寬比35：1 的0.17μm 微孔洞沉積HfO2 之截面圖 [34]

(40)

第三章元件製程與量測

3.1 實驗流程

本章內容主要在敘述元件的製作流程和量測介紹。本實驗分為三個部份，第一個部份會利用原子層沉積(Atomic Layer Deposition, ALD)把金屬閘極 TiN 成長在高介電係數介電層 HfO2 之上，形成一金氧半元件，再去坐快速熱退火 (Rapid Thermal Annealing, RTA)與微波退火(Microwave Annealing, MWA)，探討RTA及微波退火對於 元件的功函數移動與高介電係數介電層 HfO2 的厚度影響。第二個部份研究 TaN 金屬閘極成長在 SiO₂ 之上，做 RTA 與微波退火之後的電性和熱穩定性。第三個部份把 TiN 金屬閘極成長在 SiO2 之上，同樣去做 RTA 與微波退火，探討其電性和材料特性。本實驗所有的製程步驟均於行政院國家科學委員會所設置的國家奈米元件實驗室（ National Nano Device Laboratories，NDL ）內進行。

3.2 金屬閘極 ( TiN ) 介電層 ( HfO

₂

) 金氧半電容元件製作流程

3.2.1 晶片刻號和犧牲氧化層(sacrifice oxide)

本實驗使用 P 型六吋晶片，阻值為 15~20Ω-cm，晶格方向 <100>的晶片，來做為基板材料。先將所有晶片以雷射刻號機 ( Laser Marker ) 刻號，用以方便辨識晶片，

經過 SC-1 之清洗步驟 ( 氨水 NH4OH + 去離子水 DI water ) 去除刻號時所產生的微塵粒( particle )、金屬離子和附著在晶片表面的有機物質 ( organicmatter )。

接下來開始成長犧牲氧化層 (sacrifice oxide)，其目的為移除有助於產生一個零缺陷的矽基板表面以生成高品質的閘極氧化層。晶片經過標準的 STD clean 清洗程序後，使用水平爐管成長 350 Å 的 Wet Oxide ( SiO2 )作為犧牲氧化層，之後利用氫氟酸( HF )將表面的犧牲氧化層給蝕刻掉，如圖3.1。

(41)

3.2.2 化學方式成長化學氧化層 (Chemical oxide)

成長高介電系數介電層之前，除了經過 RCA 清洗之外，需要再加上一個步驟，

就是使用稀釋過後的氫氟酸 ( DHF ) 來蝕刻在晶片表面與背面的原生氧化層

( Native Oxide )，氫氟酸的配置比例為 HF：H2O＝1：50。接著馬上放入溫度為的雙氧水 ( H₂O₂ ) 之中 5 分鐘，成長出化學氧化層 (Chemical oxide)，厚度約 7 Å ，如圖 3.2。

3.2.3 ALD 沉積高介電係數介電層 ( HfO

₂

)

浸泡完雙氧水 ( H2O2 ) 成長化學氧化層 (Chemical oxide)之後，為了避免在空氣中暴露太久，導致在矽表面形成較厚的 interfacial layer，故隨即使用原子層沉積 ALD 來成長高介電係數介電層 HfO2。此介電層為 35 cycles，厚度約為 30Å ，如圖 3.3。

3.2.4 ALD 沉積金屬閘極 ( TiN )

當高介電係數介電層 HfO2 沉積完之後，為了為了讓 TiN 金屬層和底下的高介電係數介電層的接觸能夠變好，產生類似緩衝層的作用，直接在原機進行原子層沉積金屬閘極 TiN。此金屬閘極 TiN 為 336 cycles，厚度約為10 nm，如圖3.3。。

3.2.5 PVD 沉積金屬閘極 < TiN >

使用 ALD 沉積完 TiN 後，接著使用物理氣相沉積( Physical Vapor Deposition，

PVD )來進行金屬閘電極 TiN 的堆疊， Ar 跟 N₂ 的比例為 1 比 1，厚度為 500 Å ，使用 ALD 及 PVD 沉積氮化鈦金屬閘極，如圖 3.3 所示。

3.2.6 微影製程及蝕刻

經過微影製程的三個主要步驟，光阻塗佈、曝光、顯影，將金屬閘極定義出來，

(42)

並使用金屬乾式蝕刻機( TCP 9600 )對閘極作非等向性蝕刻以及剝除光阻動作，便完成閘極的製作，圖 3.4 和圖 3.5 所示。

3.2.7 快速熱退火( RTA )和微波退火( MWA )處理

將所沉積的 TiN 金屬閘極之電容元件，使用 RTA 和 MWA 進行退火。 RTA 在通氮氣的環境下，溫度 1000℃，時間 10 秒鐘完成； MWA 使用 2100 瓦，在不同時間之下完成退火，分別為 100 秒、 600 秒及 100 秒做 6 次循環( cycles )，並討論快速熱退火和微波退火處理對金屬閘極 TiN 的影響，並探討其電性，如圖 3.6 所示。表 3.1 為 RTA 和 MWA 之 Split Table。

3.3 金屬閘極 ( TaN ) 金氧半電容元件製作流程

3.3.1 晶片刻號和犧牲氧化層(sacrifice oxide)

經過 SC-1 之清洗步驟 ( 氨水 NH₄OH + 去離子水 DI water ) 去除刻號時所產生的微塵粒( particle )、金屬離子和附著在晶片表面的有機物質 ( organicmatter )。

接下來開始成長犧牲氧化層 (sacrifice oxide)，其目的為移除有助於產生一個零缺陷的矽基板表面以生成高品質的閘極氧化層，如圖 3.7 所示。晶片經過標準的 STD clean 清洗程序後，使用水平爐管成長 350 Å 的 Wet Oxide ( SiO2 )作為犧牲氧化層，

之後利用氫氟酸( HF )將表面的犧牲氧化層給蝕刻掉。

(43)

3.3.2 熱成長閘極介電層 < SiO2 >

晶片經過標準的 RCA clean 清洗程序後，再浸泡稀釋過的氫氟酸( DHF )來蝕刻在晶片表面所生成的原生氧化層( Native Oxide )，如圖383，DHF 的配製比例為 HF：

H2O＝1：50，隨後送入垂直爐管內進行熱成長，成長 SiO2 的閘極介電層，厚度為 5 nm，。

3.3.3 PVD 沉積金屬閘極 < TaN >

使用垂直爐管成長 SiO₂ 的閘極介電層後，接著使用物理氣相沉積( Physical Vapor Deposition，PVD )來進行金屬閘電極 TaN 的堆疊，如圖 3.9 所示。

3.3.3 PVD 沉積金屬閘極 < TiN >

TaN 成長完之後，因為 TaN 的硬度較大量測不易下針，且 TiN 可以忍受高溫的變化，所以接著使用物理氣相沉積( Physical Vapor Deposition，PVD )來進行金屬閘電極 TiN 的堆疊，本閘極只方便於量測，並不影響功函數，如圖 3.9 所示

3.3.4 微影製程及蝕刻

並使用金屬乾式蝕刻機( TCP 9600 )對閘極作非等向性蝕刻以及剝除光阻動作，便完成閘極的製作，圖 3.10 及圖 3.11 所示。

(44)

3.3.5 快速熱退火( RTA )和微波退火( MWA )處理

將所沉積的 TiN 金屬閘極之電容元件，使用 RTA 和 MWA 進行退火。 RTA 在通氮氣的環境下，溫度 1000℃，時間 10 秒鐘完成； MWA 使用 2100 瓦，在不同時間之下完成退火，分別為 100 秒、 600 秒及 100 秒做 6 次循環( cycles )，並討論快速熱退火和微波退火處理對金屬閘極 TiN 的影響，並探討其電性，如圖 3.12 所示。表 3.2 為 RTA 和 MWA 之 Split Table。

3.4 金屬閘極 ( TiN ) 金氧半電容元件製作流程

3.4.1 晶片刻號和犧牲氧化層(sacrifice oxide)

經過 SC-1 之清洗步驟 ( 氨水 NH₄OH + 去離子水 DI water ) 去除刻號時所產生的微塵粒( particle )、金屬離子和附著在晶片表面的有機物質 ( organicmatter )。

接下來開始成長犧牲氧化層 (sacrifice oxide)，其目的為移除有助於產生一個零缺陷的矽基板表面以生成高品質的閘極氧化層，如圖 3.13 所示。晶片經過標準的 STD clean 清洗程序後，使用水平爐管成長 350 Å 的 Wet Oxide ( SiO2 )作為犧牲氧化層，

之後利用氫氟酸( HF )將表面的犧牲氧化層給蝕刻掉。

3.4.2 熱成長閘極介電層 < SiO2 >

晶片經過標準的 RCA clean 清洗程序後，再浸泡稀釋過的氫氟酸( DHF )來蝕刻在晶片表面所生成的原生氧化層( Native Oxide )，如圖3.14，DHF 的配製比例為 HF：

H2O＝1：50，隨後送入垂直爐管內進行熱成長，成長 SiO2 的閘極介電層，厚度為 5 nm，。

(45)

3.4.3 PVD 沉積金屬閘極 < TiN >

使用垂直爐管成長 SiO2 的閘極介電層後，接著使用物理氣相沉積( Physical Vapor Deposition，PVD )來進行金屬閘電極 TiN 的堆疊， Ar 跟 N₂ 的比例為 1 比 1，厚度為 50 nm，使用 PVD 沉積氮化鈦金屬閘極，如圖 3.15 所示。

3.4.4 微影製程及蝕刻

並使用金屬乾式蝕刻機( TCP 9600 )對閘極作非等向性蝕刻以及剝除光阻動作，便完成閘極的製作，圖 316 和圖 3.17 所示。

3.4.5 快速熱退火( RTA )和微波退火( MWA )處理

將所沉積的 TiN 金屬閘極之電容元件，使用 RTA 和 MWA 進行退火。 RTA 在通氮氣的環境下，溫度 1000℃，時間 10 秒鐘完成； MWA 使用 2100 瓦，在不同時間之下完成退火，分別為 100 秒、 600 秒及 100 秒做 6 次循環( cycles )，並討論快速熱退火和微波退火處理對金屬閘極 TiN 的影響，並探討其電質，如圖 3.18 所示。表 3.3 為 RTA 和 MWA 之 Split Table。

3.5 金氧半電容之電性量測

本實驗對電容的量測項目主要有電容電壓量測 ( C-V Measurement )、電容遲滯 ( Hysteresis )、等效氧化層厚度 ( Equivalent Oxide Thickness，EOT )、平帶電壓偏移 (VFB shift ) 、介面捕獲電荷密度 (Interface Trap Density，Dit)、功函數 ( Work function )、以及片電阻 ( Sheet Resistance )現象，分別在以下小節說明。

(46)

3.5.1 電容-電壓 (C-V)特性量測

高頻 ( 100kHz ) 電容-電壓的量測以「 HP 4284 C-V 量測系統」為量測工具，由量測結果和模擬結果相比對，可以推算出等效氧化層厚度( EOT )，以及平帶電壓( FB V )。其中使用到的模擬程式為“ Berkeley QM C-V Simulator ” [35]，在考慮 quantum effect 和 gate depletion effect 下模擬出低頻 C-V 曲線，最後將模擬值和量測值做 fitting 的動作即可得到 C-V 曲線中 EOT 和 VFB 等參數。

我們可以利用高頻 C-V 量測可以萃取出薄膜的特性，例如介電常數、 EOT 、 fixed charges 、 electron traps 和 mobile charges，也可以偵測界面特性，如界面能態密度 ( interface state density )。從 C-V 曲線中獲得的 VFB 可以用來計算金屬閘極的功函數，反轉層電容被用來估計矽基板的摻雜濃度， C-V 曲線的 frequency dispersion 可用來說明薄膜的漏電特性，所以高頻 C-V 對於描述介電層薄膜特性上是個非常重要的技術。

3.5.2 電流-電壓 (I-V) 特性量測

本實驗電流-電壓量測是由「 4156 系統」量測，藉由量測可得到閘極漏電流(Gate Leakage)。本論文裡所有漏電流量測的閘極電壓皆加負的，是因為 p-type 的矽基板閘極電壓為負值時，矽基板表面工作在累積區，所以大部分的跨壓皆會落在介電層上，

若閘極電壓為正值時，矽基板表面工作在空乏區，則部分跨壓會落在空乏區部份落在介電層上，對於介電層漏電流研究上顯得相當複雜，所以本論文裡的漏電流量測皆偏壓在累積區。

當元件越做越小時為了避免短通道效應 (Short Channel Effect) 造成元件的影響，我們必須將閘極氧化層 (Gate Oxide Thickness) 越做越薄，當氧化層厚度小於 4 nm 且在閘極施加偏壓時 (正負皆是)，矽 (或閘電極) 的電子會直接穿隧到閘電極 (或矽) 的導帶形成閘極漏電流 (或稱穿隧電流)，當厚度薄到 1 ~ 1.5 nm 以下時更會出現

(47)

量子穿隧 (Quantum Tunneling)，使得漏電流更為嚴重。

穿隧電流主要分為直接穿隧 (Direct Tunneling ， DT) 和傅勒 - 諾德翰穿隧 (Fowler-Nordheim Tunneling ，FNT)。當氧化層電位 Vox > χ / q 時，這時漏電流機制為傅勒-諾德翰穿隧；當 V_ox < χ / q 時，這時漏電流的機制為直接穿隧，其能帶示意圖如圖 2.1 所示。其中 χ 為矽的電子親和力。

從穿隧能障的形狀也可區分這兩種穿隧機制，傅勒-諾德翰穿隧為三角形，直接穿隧為梯形。

FNT 條件下的電流密度可由下式表示 [36]：

其中 Eox為介電層之電場強度，A 和 B 為跟能障高度 (barrier height, ФB)有關的常數如下式，m^*為有效質量。

其中 q 為電子電量，h 為浦朗克常數。另外，直接穿隧(DT)電流常用下列簡化式子表 示[37]：

其中 A 為常數，tox為 SiO2的物理厚度，m*為 SiO2內電子有效質量，q 為電子電量，

(48)

h 為浦朗克常數，ФB為 SiO2到 Si 之間的能障高度，V1為橫跨 SiO2的能量差。

3.5.3 遲滯 (Hysteresis) 特性量測

C-V 量測可以得到許多重要參數，如等效氧化層厚度(EOT)、平帶電壓(VFB) 和

基板摻質濃度 (N_sub)。另外，正負來回掃描的 C-V 量測可得到遲滯 (Hysteresis) 特性，利用來回掃描所得到 VFB shift 來監測缺陷電荷的數量，下列式子為平帶電壓的表示式，從中可決定 trapped charge 的數量：

其中 Qo為介電層裡的電荷所構成。由於 Vfb也在 Vth的表示式裡面，所以來回掃描的 C-V 量測造成的 V_FB shift 也決定了電晶體的 V_th 在此量測中所造成的改變量。

量測捕獲電荷 (trapped charge) 需要給定入射電場強度(Estress)，此電場跨在介電 層兩端且用下列式子描述：

其中 Vg為閘極偏壓，EOT 單位為公分(cm)。在相同 sample 中不同偏壓掃描的條件會有不一樣的 V_FB shift，說明電場強度對此量測結果的影響。所以，我們在比較不同 sample 的遲滯特性時，需要將掃描條件固定，即電壓間距、頻率和完成掃描之時間。

所以，C-V 遲滯量測可以提供我們在定性上了解 MOS 結構中的缺陷電荷，而不需要真的去了解實際電荷捕獲的情形

。

(49)

3.5.4 萃取金屬閘極之功函數 (Work Function)

我們利用 VFB 對等效氧化層厚度作圖，可以獲得 ms 和 QO 的數值，隨著 EOT 的遞減至零，氧化層中缺陷電荷的影響力也就越小，小到甚至可忽略，其中 _ms除了與閘極電極材料相關之外，與氧化溫度，基材向位，表面捕獲密度及低溫退火的捕獲電荷密度有關。

3.6 金氧半電容物性與材料分析

3.6.1 X 光粉末繞射儀 (X-ray Powder Diffractometer)

XRD 常被用來偵測介電層薄膜從非晶態到結晶態的轉變[38-43]。剛沉積的薄膜通

常為非晶態，較不會有任何尖銳的 XRD peak，當退火溫度增加，薄膜有可能轉變成有結晶的多晶相，此時可以看到輪廓清楚的 XRD peak [44]，然後將加熱前後的 XRD 圖形來做比較，就可判斷出結構有無結晶 [45]。

對於 XRD 量測，常見的 X 光源為 monochromatic CuKα X-ray (λ=1.5418Å)，這個 X 光束以 θ 角度入射進分析樣品的表面，如圖 2.8 所示，而且根據 Bragg’s law，兩個平行的晶體平面所射出的反射 X 光束呈現出建設性干涉 [46]，可用下式來說明 X 光在薄膜中繞射行為：

其中 d_hkl為兩個平行 Miller 平面的距離(即間隔)，hkl 為 Miller index，n 為整數，波長 λ 固定為 1.5418Å，晶體間隔 dhkl與θ 有關，可以利用 dhkl和θ 來確認 diffraction peak。

另外，像 peak location、width 和 averaged crystallite (grain) size 都可以從 XRD 的資料中被估算出[44]。

(50)

表 3.1 TiN(PVD)/TiN(ALD)/HfO2/Si Sub.的 RTA 與 MWA 之 Split Table

TiN / TaN / SiO2 / Si Sub.

control ○

RTA 800℃ 60s ○

MWA 950℃ 10s ○

2400W 100s ○

2400W 200s ○

表 3.2 TiN/TaN/SiO2/Si Sub.的 RTA 與 MWA 之 Split Table TiN(PVD) / TiN(ALD) / HfO₂ / Si Sub.

control ○

RTA 800℃ 60s ○

MWA 1000℃ 10s ○

2100W 300s ○

2400W 100s ○

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TiN / SiO2 / Si Sub.

control ○ RTA 1000℃ 10s ○

MWA 2100W 75s ○

2100W 100s ○

2100W 200s ○

2100W 300s ○

2400W 75s ○

2400W 100s ○

2400W 200s ○

2400W 300s ○

表 3.3 TiN/SiO2/Si Sub.的 RTA 與 MWA 之 Split Table

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圖 3.1 成長犧牲氧化層 35 nm

圖 3.2 移除犧牲氧化層，並成長化學氧化層 0.7 nm

圖 3.3 使用 ALD 分別沉積二氧化鉿及氮化鈦金屬閘極，再利用 PVD 沉積氮化鈦

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圖 3.4 定義 pattern

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圖 3.5 蝕刻、剝除光阻

圖 3.6 元件經過 RTA 及 MWA 退火

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圖 3.8 移除犧牲氧化層，並成長二氧化矽 5 nm

圖 3.9 使用 PVD 沉積氮化鉭金屬閘極及氮化鈦

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(57)

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圖 3.14 移除犧牲氧化層，並成長二氧化矽 5 nm

圖 3.15 使用 PVD 沉積氮化鈦金屬閘極

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中 華 大 學 碩 士 論 文