中 華 大 學

中 華 大 學

碩 士 論 文

一個使用 0.35um CMOS 製程設計的 2.4GHz 鎖相迴路

A 2.4GHz PLL designed by 0.35um CMOS Process

系 所 別：電機工程學系碩士班 學號姓名：M09701011 陳慧菱 指導教授：莊添民 博士

中 華 民 國 100 年 1 月

摘 要

在當今的電路設計，鎖相迴路(PLL)扮演一個關鍵的角色，可從一個低速的週期 時脈信號再得到一個輸出週期時脈信號。鎖相迴路有許多應用的層面，像是時脈與資 料回復電路、延遲鎖相迴路、時脈合成與同步。在本篇論文，我們的鎖相迴路(PLL) 鎖在2.4GHz 的頻率，所使用的壓控振盪器(VCO)是利用三級 Delay cell 所組成的，

配合 TSPC 型式 PFD、除以 16 分頻器及平衡輸出，達到低抖動的性能。

這個鎖相迴路被設計以及製造在0.35 微米台積電互補式金氧半電晶體混合訊號 製程。此晶片的面積在576 微米*672 微米。電壓控制震盪器輸出頻率在 2400 百萬赫 茲，提供的電壓是3 伏特。系統工作性能在 2400 百萬赫茲的峰對峰值抖動為 2ps。

關鍵字:鎖相迴路、2.4GHz、低抖動、TSPC

Abstract

In many circuits, PLL “Phase Locked Loops” plays an important role in a high speed output clock to follow the slow input clock. Examples of application that uses PLL include clock and data recovery, delay locked loops, clock synthesis, and synchronization. In this thesis, our PLL is locked at 2.4GHz. By combining a VCO,which is a ring oscillator

composed of 3-stage delay cell、a TSPC typePFD、a divided-by-16 frequency divider and a DC-balanced output, we obtain a low jitter performance.

The PLL have been designed and fabricated in a 0.35um TSMCCMOS Mixed Signal technology .The chip area is567 μm *672 μm. The VCO output frequency is 2400MHz. The supply voltage is 3V. The performance of peak to peak jitter is 2ps at 2.4GHz.

Key words：PLL、2.4GHz、low jitter、TSPC

誌謝

經過兩年的碩士生活，我學到了很多，一路走來要感謝的人太多了。每一個在我 這段我人生中最重要的轉折點出現的人，無論對我影響大或小，都是改變我、鼓勵我 的很重要的貴人。

首先我要感謝的我指導教授，莊添民博士。感謝您在碩士班的這一段時間，一路 上給我許多的指點以及幫助，雖然我是很麻煩的學生，還是非常有耐心並且有教無類 的教導我。

同時我要感謝我的家人，由於有他們的鼓勵與支持，我才能夠完成這份論文。尤 其是我的哥哥陳煥達，作為一個兄長以及人生道路上前輩，給我許多經驗的指點，並 且在我迷惘時聽我訴苦、開導我並且給我很多方向。

另外要感謝我的同學陳銘鴻、李建章、吳定威以及張雯惠，以及在碩士時期認識 的所有同學，非常謝謝你們，給我許多幫助，不論是課業上的幫忙，或是課餘時候的 陪伴，因為你們讓我在忙錄的碩士生活裡，留下了非常精彩的回憶。

特別值得一提的，我要感謝我的室友卓玉子，我們認識的時間有十年之久，沒想 到會在研究所期間會有當室友的一天，我想室友就幾乎等於在學校的家人一樣，而玉 子真的給我很多像家人一樣的溫暖以及關懷，讓我真的非常的感恩。

最後感謝中華大學，給我這麼好的環境，讓我在強大的師資以及資源中能的到最 好的言就成果，我亦在中華大學度過了我人生最美好的黃金時段，中華大學的優美環 境，以及老師們溫暖的教導，我想是我一輩子都不會忘懷的。

陳慧菱 2011/1

中華大學微電子工程學系實驗室I412

目錄

摘 要………i

Abstrac………ii

誌謝………iii

目錄………iv

圖目錄………vi

表目錄………viii

第一章 緒 論… … … 1

1-1 研究動機………1

1-2 研究方法及流程………2

1-3 各章節簡介………2

第二章 鎖相迴路設計的歷史………3

2-1 PLL鎖相迴路的設計理念………3

2-2 線性模型系統………4

2-3 鎖相迴路及系統參數設計……..……….………6

2-4 如何獲得迴路參數………..………6

第三章 鎖相迴路積體電路設計………..………8

3-1 壓控振盪器VCO(Voltage Control Oscillator) ………11

3-2 相位/頻率偵測器PFD(Phase/Frequency Detector) ………12

3-3 電荷幫浦C.P.(Charge Pump) ………14

3-4 除頻器Divider ………..……… 16

第四章 鎖相迴路的模擬與layout佈局………....………17

4-1 相位頻率偵測器的模擬………17

4-2 電荷幫浦和環型濾波器的模擬………19

4-3 電壓控制振盪器和分頻器的模擬………22

4-4 鎖相迴路系統的模擬結果………24

4-5 使用台積電模型於0.35um製程的鎖相迴路的佈局………26

第五章 量測結果與討論………29

5-1 鎖相迴路的量測結果………29

5-2 討論………33

第六章 結論與未來展望………35

參考文獻……… 36

圖目錄

圖 2.1 PLL 的方塊………3

圖 2.2 ：PLL 的理想線性模型………4

圖 2.3： PLL 的線性模組………5

圖 2.4：開迴率傳遞函數（波德圖）………7

圖 2.5：響應內部端口 Vctrl...7

圖 3.1：鎖相迴路積體電路的設計流程………8

圖 3.2：鎖相迴路電路圖………9

圖 3.3：使用三階 Ring Type 架構的 VCO 電路架構……… 11

圖 3.4：基本環型振盪器……..……… 12

圖 3.5：傳統 PFD………13

圖 3.6：TSPC Type PFD………13

圖 3.7：有單增益放大器的 C.P.……… 14

圖 3.8：簡化的 C.P. ………14

圖 3.9：C.P.的電流源………15

圖 3.10：除頻器架構以及組態………16

圖 3.11：分頻器輸入與輸出訊號的關係………16

圖 4.1：理想的相位檢測器………17

圖 4.2：(a)相位頻率檢測器架構以及(b)spice模擬結果………18

圖 4.3：CP Dead Zone………19

圖 4.4：(a)一個電容電荷幫浦環路濾波器架構以及(b)spice 模擬結果………20

圖 4.5：接著2 環路濾波器的電荷幫浦………21 ^nd 圖 4.6：2 環形濾波器的波德圖………22 ^nd 圖 4.7：VCO /DIV 的組合………22

圖 4.8：時脈和 fbclk 的輸出比較圖………23

圖 4.9 ：BUF: 2to1 方塊圖………24

圖 4.10：BUF: 2to1 輸入-輸出波形模擬結果………24

圖 4.11：計算出的完整的PLL鎖定過程………25

圖 4.12：Jitter示意圖……… 25

圖 4.13：本論文PLL模擬出的眼圖(Eye-Diagram) ………26

圖 4.14：Layout 佈局圖………27

圖 4.15：LVS 驗證結果成功圖………28

圖 5.1：製程完成後的晶片圖………29

圖 5.2：外接電路板晶片圖………30

圖 5.3：PLL 輸出的波型圖………31

圖 5.4：PLL 輸出的頻譜圖………32

表目錄

表2.1：Parameter Summary of calculations………6

表4.1：模擬規格列表……… 28

表5.1：文獻比較表……… 34

表5.2：模擬的PLL功率統計表……… 34

第一章 緒論

1-1 研究動機

近年來由於通信市場的蓬勃發展對通信頻道的要求非常殷切，因此必須對通信的 頻率作嚴格的管控，而頻率管控的技術在利用鎖相迴路做成的頻率合成器，目前在各 種有線及無線的收發裝置中均含有頻率合成器以便產生精準的本地振盪頻率作為升 降通信頻率之用，因此頻率合成器乃成為各種收發系統前端電路中，重要必備模組。

而隨著半導體科技的進步，微處理器的工作頻率也越來越快，為了消除外部參考 時脈與內部時脈間的不同步，以及內部需要更高倍頻時脈的考量，因此需要在微處理 器內部設計一個鎖相迴路作為系統同步與頻率合成器之用。在現代的通信系統中及高 速處理器，需要振盪出一個穩定的高頻頻率，因此鎖相迴路是其中最重要的一部分。

在通信系統中更是需要鎖相迴路來作系統同步與時脈復原以及頻率合成，因此鎖相迴 路在廣泛的系統應用中有其重要性。

鎖相迴路基本的整體作用即是使用頻率變動量極低的振盪源作為基準參考，經由 閉迴路控制系統的回授作用，驅動可變頻率之元件的動作，使其能快速且持續穩定地 和震盪源達到同相位的狀態，如此即為相位鎖定(Phase Locked)。當內部電路達成相 位鎖定時，即可用來作為通訊系統的調變／解調電路。

鎖相迴路之發展過程時來已久，而至今仍為技術研討之要角，主要因其應用甚廣 且具高度發展潛力，包括頻率增高、穩定性提升、頻寬增加、低鎖定時間即為發展重 點。

因此在應用於此鎖相迴路設計中特地選用0.35μm 製程達到低成本，面積小，並且功 能性跟0.18μm 製程相去不遠。

在本篇論文，我們的鎖相迴路鎖〈Phase Locked Loop，PLL〉在 2.4GHz 的頻率，

所使用的壓控振盪器(VCO)是利用三級 Delay cell 所組成的 Ring oscillator，配合 TSPC 型式 PFD、除以 16 分頻器及平衡輸出，達到低抖動的性能。一般而言，Ring oscillator 有較寬廣的振盪頻率範圍，且較容易做成積體電路。

1-2 研究方法及流程

首先先閱讀鎖相迴路相關書籍，了解各種不同架構的基本資訊後，並參考各種 電路設計的優缺點，依照規格找出幾個適合的電路，決定系統的架構，再上網尋找 相關領域的paper，並局部修改電路，以符合規格的要求。

本論文設計的電路偏向高頻，因此使用Hspice 軟體進行整合模擬，然後再以 Cadance 軟體進行Layout 工作，主要工作包含Layout、DRC和LVS 比對電路。

1-3 各章節簡介

本論文共分成六個章節，在第一章中說明提出這篇論文的動機和研究方法及流 程，第二章是介紹鎖相迴路的基本觀念以及歷史，第三章是說明鎖相迴路積體電路 設計，在四個小節中分別對四個主要電路：壓控振盪器（VCO）、相位頻率檢知器

（PFD）、電荷幫浦（Charge pump）及除頻器（Frequency Divider）做詳盡的解說，

第四章是各主要電路及整個鎖相迴路的模擬與layout佈局，第五章則是量測結果與 討論，第六章是做整篇論文的結論與未來的展望。

第二章 鎖相迴路的發展歷史及其設計方法

新一代時脈產生器架構中最主要的核心，少不了相位鎖定迴路這個部分。鎖相迴 路發展至今已有幾十年的歷史了，大部分用來作為對時脈或頻率的精確控制，舉凡電 視收音機等無線電波的頻率調諧或是CD 與 PC 等數位產品的時脈控制的場合，皆可 使用PLL 來設計頻率控制迴路，以簡化電路的複雜度，增加精確性。鎖相迴路並已 廣泛應用在電子和通信領域。它可用於接收器的載波頻率恢復和頻率解調數字部分。

2-1 鎖相迴路的設計理念

鎖相迴路（PLL），如圖2.1 所示，扮演一個重要的組成部分在時間同步。另外，

鎖相環可透過提供精確的低速率時脈，來生產高速週期信號。電壓控制振盪器（VCO）

扮演著關鍵作用在鎖相環系統，由一個精確的電壓，使VCO 的振盪頻率在一個理想 的時脈速率，壓控振盪器的輸出就是所謂的輸出時脈信號。

圖：2.1 PLL 的方塊圖

相輸入參考時鐘的相位 iθ 和從輸出時鐘相位鎖相環的回授 oθ _{。鑑相器輸出 e}θ 是 的相位 iθ _{和 o}θ 之間的誤差。經過低通濾波功能，相位 eθ 的數量決定了V 。 VCO 的_ctrl 輸出時鐘頻率是成正比的控制電壓V 。回授迴路相位 o_ctrl θ _{將跟隨著相位 i}θ ，直到他們 沒有相位區別。

2-2 線性模型系統

圖2.2：PLL的理想線性模型 一個線性模型系統中的鎖相環系統如圖2.2所示 輸出相位檢測器為：

e i o θ = θ θ−

這裡的θ_i是來自於輸入的參考時脈，θ_o是來自VCO 的輸出時脈。輸出電流I 是由_c 於電荷幫浦為：

2

P c

I = Iπ ⋅θe

這裡的I_P是電荷幫浦電流，I_P除以2π 改變度到弧度。傳遞函數F(s)屬於迴路 濾波器。輸出電壓迴路濾波器可表示為：

ctrl F(s)

V =I_C⋅

這裡的I_c是電荷幫浦輸出電流。 VCO 的控制電壓V_ctrl調節輸出時脈的速度。

VCO 的頻率為：

+ ( ) ( )s V s K

ω

ω

ω

P

open VCO

H (s) = F(s) 2

I K

π ^{× ×}

(2.1)

(2.2)

(2.3)

(2.4)

(2.5)

P VCO closed o

i P

VCO

2 F(s) H (s) = =

s + F(s) 2

I K

I K

θ π θ π

× ×

× ×

在這種情況下，二階環路濾波器是選擇了高頻率的噪音衰減，

F(s)可表現為：

2

1 1

F(s) = (R + ) ( )

sC sC

1 1

//

在考慮了分頻模組之下，線性模型系統的PLL 系統顯示圖 2.3。在開迴路和閉 迴路傳遞函數的PLL 可被指定為：

cp VCO

open

2

1 1 1

H = [ (R + ) ( )]

2 s N sC sC

I K

π ^{⋅ ⋅ ⋅ 1} ₁ ^//

cp VCO

1 1

3 2

1 1 2 1 2

( 1)

2 N

= ( )

I K

sR C R C C s C C s

π ^{⋅ ⋅ +}

+ +

cp cp

1 1 o o

closed

cp cp

4 3

1 1 2 1 2 1 1 o o

R C K s + K

2 2

H =

NR C C s +N(C +C )s +R C K s+K

2 2

I I

I I

π π

π π

圖2.3 ：PLL 的線性模組

(2.6)

(2.7)

(2.8)

(2.9)

2-3 鎖相迴路及系統參數設計

到目前為止，我們沒有作出任何提及鎖相迴路的參數。正如我們所知道的是線性模型 的PLL。本節討論與參數。表 2.1 列表的參數決定 PLL 的線性模型。

表2.1 ：Parameter Summary of calculations Parameter Specification

PFD Ko 1

CP Icp 400uA

LP R1/C1/C2 1500Ω/200p/40p

VCO Kvco 155MHz/V

DIV N 16

PLL 的開回路傳遞函數（式 2.8）， H_open這是一個低通功能的相位裕度45.6^o。

2-4 如何獲得迴路參數

有三個步驟來決定參數。

Step.0：確保為 150 MHz 的 REFCLK 並得到分頻數 N 為 16。

Step.1：PLL 環路帶寬一般小於選擇輸入腳位 REFCLK。

f_u = 1.3 (MHz)

STEP.2：添加 VCO 的時脈變化 ±5%，估計和VCO 增益為 150 (MHz/V)

STEP.3：選擇I_cp，R ，₁ C ，₁ C 到腳相位裕度₂ 45⁰ I_cp =400 ,u R₁=1500 ,Ω C₁=200pF C, ₂ =40pF

圖2.4：開迴率傳遞函數（波德圖）

內部端口V 的響應圖如圖 2.5 所示。_ctrl V 在退出抖動之前有幾個大的跳躍，直到 1.5_ctrl μs 才停止而電壓鎖定發生在2.5μ 之後。因此，由圖 2.5 這些參數證明行之有效的鎖相s 迴路。

圖2.5：響應內部端口 Vctrl

第三章 鎖相迴路積體電路設計

在本論文中的鎖相迴路積體電路的設計流程如圖3.1

圖3.1：鎖相迴路積體電路的設計流程

採用的鎖相迴路方塊圖如圖3.2 所示,其基本架構及各方塊的工作原理分別說明如下:

圖3.2：鎖相迴路電路圖

如圖3.2 所示，PLL 主要有兩個輸入端，分別是參考輸入頻率振盪源 150MHz 作 為基準參考，與回饋輸入頻率（Fvco/16〉，共同連接到PLL 內部的相位/頻率檢知器，

（Phase/Frequency Detector，PFD〉。相位/頻率偵測器會比較參考頻率與回饋頻率兩 者間的差別，檢測出兩者間的相位與頻率的差異量，當參考頻率高於回饋頻率時，PFD Up 端會輸出 Up 脈波;反之若是參考頻率低於回饋頻率時，PFD Down 端會輸出 Down 脈波。相位/頻率偵測器產生的脈波信號隨後經由電流控制器（Charge Pump〉與迴路 濾波器（Loop Filter〉，轉換成為最後一階的電壓控制振盪器（Voltage Controled Oscillator VCO〉的控制電壓，產生 Fvco 時脈訊號的輸出。

此時若是輸出的時脈訊號直接連接的負回授頻率輸入端，就形成了所謂的「相位 鎖定迴路」，輸出端所送出的回饋輸入頻率(Fvco)的時脈訊號將會被用來鎖定參考輸 入頻率(Fref)，永遠與參考頻率同步保持一致的相位與頻率狀態。當回饋輸入頻率 (Fvco)與參考輸入頻率(Fref)的頻率與相位一致時也就是整個相位迴路已經鎖定了 (Locked)。

C.P.裡為了解決 charge sharing，我們使用了一個額外的電流分支，讓 UP 或 DOWN 訊號不管在開啟或關閉下，永遠有電流流通，而不會有charge sharing 的問題。

我們使用了TSPC (True Single-Phase Clock) D flip-flop 來實現除以 16 電路，不僅 減少電晶體的數量降低面積，更降低了power dissipation。我們使用傳統的 RS Latch 架構來實現PFD 電路並加入 invertor chain 來消除 dead zone 的問題。以下是各個電 路的簡介。

3-1 壓控振盪器 VCO(Voltage Control Oscillator):

如圖3.3 所示，本電路架構是使用三階 Ring Type 架構的 VCO(環型振盪器)

圖3.3：使用三階 Ring Type 架構的 VCO 電路架構圖

環型振盪器基本工作原理是利用奇數組反相器串接回授造成振盪，振盪之週期由 總時間延遲來決定。如圖3.4，有奇數個反相器串接，其振盪頻率為：

fo=1/2NTd

由上式可知，如果在固定的串級數下，改變單級延遲時間即可以改變振盪頻率，

因此可達成電壓控制振盪頻率的功能。環型振盪器的好處在於電路所需的晶片面積較 小，且較容易與PLL 電路整合，因為 DC 準位相同，輸出頻率振幅較大(full swing)。

值通 如一 有九 低的

3-

要40 此增 D flip 有de 徑上 可以

然而環型振 通常為1，加 一個三級的環 九個電晶體 的情況下，必

2 相位

如圖3.5 所 0 個電晶體 增加了許多面

p-flop 來實 ead zone 的 上經過電晶體 以減少6mW

振盪器並不 加上相較於

環型振盪器

，而其迴路 必定得到較

位/頻率

所示在傳統的 體，而且為了

面積及消耗 實現PFD，圖 的問題，而總

體的數量很 W 以上。

圖3.4：基

不如LC 諧振 LC 諧振振 器，每級最少 路Q 值約為 較差的相位雜

率偵測器

的PFD 架構 了避免dead 耗過多的功率

圖3.6 所示 總共僅需要 很少，所以可

基本環型振

振振盪器具 振盪器有較多

少有三個電 為1.3。在雜 雜訊表現。

器 PFD(P

構中，乃由 d zone 的問 率。在此我們

[6]。此架構 要20 個電晶

可以做高速 振盪器

具有諧振埠來 多的主動電 電晶體(包括 雜訊源較多

Phase/Fr

由4 個 RS L 問題，尚需要

們使用了T 構可以達成 晶體是傳統電 速使用。由模

來穩定振盪 電路，因此相 括偏壓電流電

，迴路Q 值

requenc

Latch 所組成 要加一連串 TSPC(True 成傳統PFD 相

電晶體數量 模擬的結果可

盪頻率，其迴 相位雜訊較 電晶體)，振

值較

y Detec

成，此架構 串的delay ch Single-Phas 相同的功能 量的一半，且 可發現，功

迴路Q 較大。例 振盪器共

ctor)

構至少需 hain，因 se Clock) 能，卻沒 且由於路 功率至少

圖3.5：傳統 PFD

圖3.6：TSPC Type PFD

3-3 電荷幫浦 C.P.(Charge Pump)：

圖3.7：有單增益放大器的 C.P.

圖3.8：簡化的 C.P.

圖3.9：C.P.的電流源

如圖3.7 所示一般使用的 C.P.的兩個開關(DNb、UP)設於上下兩個電流源的中間。

先省略feedback 路線來觀察，當這兩個開關 OFF 時，開關和電流源的間的節點電容 將會分別充電至Vdd、Gnd，等到 DNb、UP 這兩開關 ON 時，就會造成 Vc 這一點 Charge sharing 的問題，這會造成 VCO 的 control voltage 週期性的擾動而增加 jitter。

Feedback 的目即維持開關 OFF 時，節點不會被充電至 Vdd 及 Gnd。

然而此電路最大的問題在於中間Buffer 的困難度，因此我們使用了如圖 3.8 的架 構[5]，圖 3.8 中我們將電流源設在內側，而 UP、DOWN 兩個開關設在外側，和圖 3.7 的問題相反，當此兩開關ON 時，節點 n1、n2 才會分別充電至 Vdd、Gnd。當 OFF 時，就會照成Vctrl 的 charge Sharing 的問題。為了解決 charge Sharing 問題，我們使 用了MN、MP 這兩個額外的電晶體開關，相反的將 n1 降至 Gnd 而 n2 拉至 Vdd，如 此使兩個電流源的電晶體進入cut-off 狀態解決了 Charge sharing 造成的問題。同時節 省面積和功率卻達到相同的功能。用這種方式雖然無法完全解決charge sharing 的問 題，但應用上此PLL 乃提供晶片和晶片間溝通 SERDES 介面的 clock，而非應用在無 線上的傳輸端，因此只需注意是否符合clock 的 jitter 要求。

圖 3.9 顯示了 Fig3.8 電流源部份的設計，由於整個 PLL 二階轉移函數裡，natural

frequ damp

3-4

十六

uency 與除頻 ping factor 等

4 除頻器

如圖 3.10 六的組態。F

頻器參數N 等等。

器 Divide

所示，Div Fig.3.11 顯示

圖

N 有關，這

er：

vider 採用了 示了了分頻

圖3.10：

3.11：分頻

這也會改變整

了除二的除頻 頻器輸入與輸

：除頻器架

頻器輸入與

整個迴路的

頻器架構，

輸出訊號的

架構以及組態

輸出訊號的

的Bandwidth

並串接四個 的關係。

態

的關係

h、Locking

個除二電路 g time、

路得到除

第四章 鎖相迴路的模擬與量測

4-1 相位頻率偵測器的模擬

鎖相迴路是一個反饋迴路系統相比較輸出輸入階段。比較機制是由一個鑑相器（PD）

構成的。一個鑑相器（PD）是一種電路，可以檢測 V (t)₁ 和V (t)₂ 之間的相位差。平均 輸出電壓Vout(t)對Δφ成線性正比，在兩個輸入端之間（圖 4.1）

out PD

V =K ⋅ Δφ

圖4.1：理想的相位檢測器

現在最普遍的電路系統中的PD鎖相環是相位頻率偵測器。圖4.2顯示一個簡單的實現 包括兩個上升沿觸發，復位 Ｄ filp -flop觸發器與輸入連接到一個邏輯 1。在輸入的 REFCLK和fbclk有助於時鐘的觸發器。如果導致 fbclk的REFCLK的相位為邏輯 1，

換句話說，變為 1時的REFCLK滯後於 fbclk。有特殊情況的，是當兩個邏輯 1。在 (4.1)

這種情況下，與邏輯門都打開和復位觸發器，直到下一個輸入觸發器來。圖4.2(a)顯 示的REFCLK導致 fbclk當他們有相同的頻率 150M Hz.。理論上，REFCLK和 fbclk 是 邏輯1，而且為 UP。 DN 在邏輯 AND 重新設置 D flip-flop時則會轉為邏輯0。但在 現實中，有一些傳播上的延遲會延遲，AND是由於 UP，DN 則會對 RESET 有影響。

在這個例子中，在一開始觸發輸出UP 和 DN 為邏輯1。

圖4.2(a)

圖4.2(b)

圖4.2：(a)相位頻率檢測器架構以及(b)spice模擬結果

此傳播延遲所造成的邏輯，具有一定的優勢。圖4.2(b)給出了相 UP 和 DN 的區別。

它避

4-2

電荷 示電 V(D 電壓 果V 來說 相位

避免了相位差

2 電荷

荷幫浦由兩個 電荷幫浦是借 DN)=0 時，

壓，則I 對 C₁ (UP)＝V(D 說在Fig. 4.4 位誤差和V_ctr

差低於某一

荷幫浦和

個開關電流 借由UP 驅動

則開關S 和₁ C 充電。反P

DN)＝1，則 (b)中 REFC

rl的穩步上升

一數值。該電

圖4

和環型濾

流源泵根據兩 動，DN 則 和S 關閉時₂ 反之，如果U

則開關S 和₁ CLK 領導著

升。

電荷泵工作時

4.3：CP Dea

濾波器的

兩個邏輯輸 則是驅動了電

時，V 則維_ctrl UP 是低電壓 和S 都開始對₂ 著 fbclk，當

時，不能環

ad Zone

的模擬

輸入進入或離 電容。這個電 維持定值。

壓，DN 維 對C 充電而_P 當ＵＰ持續

環路增益下降

離開循環過 電路有四個

如果UP 為 維高電壓，則

而V 也維_ctrl 續的製造出脈

降到零，如圖

過濾器。圖 個狀態，當V 為高電壓，D

則I2使C 放_P 維持不變數值

脈衝，這就

圖4.3。

4.4(a)顯 V(UP)= DN 是低 放電。如 值。舉例 就會造成

圖4.4(a)

圖4.4：(b)

圖4.4：(a)一個電容電荷幫浦環路濾波器架構以及(b)spice 模擬結果

一個 其並

由於 濾器 S 的2

位。要

個接著2 環^nd 並聯旁路電容

於電荷幫浦驅 器，控制電壓 的時脈饋通和

要解除這個

圖 環路濾波器的

容。2 的環^nd

驅動一個電 壓經歷了一 和引進電壓 個問題，關鍵

圖4.5：接著 的電荷幫浦 環路濾波器 F(s) = (

=

電容C ，跟著₂ 一個大的跳躍

壓跳至V_ctrl 鍵在2 環路^nd

著2 環路濾波^nd 浦順序顯示在 器的傳遞函數

1 2 1 1 2

(R + 1 ) sC

(sR C R C C s +

1 1

/

著R 和₁ C 一₁ 躍。即使在

。由此產生 路濾波器的

波器的電荷 在圖2.8 裡 數為：

2

1

1 2

( 1 ) sC

1)

( )

C

C C s +

+ +

//

一系列的連 在鎖定狀態，

生的連鎖反應 的選擇。它顯

荷幫浦

。電阻 R1

連接，並每次

，I 和₁ I 之間₂ 應嚴重擾亂 顯現在圖4.

和C1串聯

次電流注入 間不匹配，

亂了VCO 和 .6 的極一零 (4

，C2 為

入循環過 和S 和₁ 和輸出相 零系統，

4.2)

這個

4-3

圖 4.

VCO

此時

ωo是 域計

個循環過濾器

3 電壓

.7 說明 VC O。當談到分

時的輸出角頻

是隨意的角頻 計算公式如下

器可以確保

壓控制振

CO 和 DIV 之 分頻器DIV

頻率ω_out ，表

頻率，K_VCO 下：

保迴路的穩定

圖4.6： 2

振盪器和

之間的關係 V，輸入時脈

圖4.7 表示為：

ωout =

O是VCO 增

定性，並擁

2 環形濾波nd

和分頻器

係。電壓控制 脈應除以N

：VCO /DI

o 2 K

ω π

= + ⋅ 增益166

(

擁有較高的相

波器的波德

器的模擬

制振盪器 N，就會輸出

IV 的組合

VCO OUT

K ⋅V

)

V MHz 。其

相位充裕度

德圖

擬

，是由輸入 出一個低頻

其中，輸出時 度

入電壓控制頻 頻率的時脈

時脈信號y (4.3)

頻率的 fbclk。

( ) y t 的時

o VCO OUT

( ) cos 2

t

y t A ω t π K V dt

−∞

⎛ ⎞

= ⎜ + ⋅ ⋅ ⎟

⎝

∫

( )

y t 是一個餘弦函數，A 為y t( )的振幅，ω_o為y t( )的角頻率，增加的相位是K_VCO和 通過V 相乘得到合。最後，再_ctrl y t( )經轉換變成拉普拉斯方程式得到：

o VCO

out

( ) ( )

s K

V s s

θ =

經過時脈後的DIV，輸出頻率ω_out 為：

o VCO OUT

out

2 K V

N ω π

ω = ^{+ ⋅ ⋅}

除數N 為分離係數。由圖 4.8 輸入時脈顯示在 2.4 GHz 和 150 MHz 時 fbclk 與分離係 數 N 為 16。

圖4.8：時脈和 fbclk 的輸出比較圖

(4.4)

(4.5)

(4.6)

4-4 鎖相迴路系統的模擬結果

Current-Mode Logic 電路 buffer 為數級基本 CML 電路(如下圖 4.9)串接而成，電 路為低雜訊和失真小的differential pair 架構，可傳送資料速度最快為 10Gb/s，特色為 基本電路Gain 設計為 1，單純作為訊號傳遞之用，利用每級電路電流依比例放大，

驅動下一級電路，目前設計電流源電流每級依前一級之電流1.3 倍放大，經模擬(如圖 4.10)可以得到電路最佳驅動的效果

圖4.9 ：BUF: 2to1 方塊圖

圖4.10：BUF: 2to1 輸入-輸出波形模擬結果

針對PLL電路，所做的模擬包括了：輸出暫態波形，可調頻率範圍(Tuning Range)，

相位雜訊（Phase Noise），DC偏壓電流（DC Bias Current）。

此模擬中，電晶體PMOS的源級供應電壓為3.0Ｖ左右。由圖4.11可得知經由快速 傅利葉FFT轉換後，頻率效能最高點落於2.4GHz的位置。而Vctrl大約經過1us的時間

就會

4.12所

我 2.4G

會locked住。

PLL易受電 所示，Jitte

我們可由圖 GHz 的位置

圖

電源電壓變動 er是指一個週

圖4.13 可得知

，正好是W

圖4.11：計算

動及晶片基 週期波形變

圖4.

知，此論文 WiMAX 所適

算出的完整的

基板雜訊(Su 變動量Δt。

.12： Jitter

文的PLL 設 適合的一個

的PLL鎖定

ubstrate noi

r示意圖

設計模擬出效 個頻率內，亦

定過程

ise)干擾而產

效能最佳的 亦可看出Ey

產生Jitter，

的地方落在頻 ye-Diagram

由圖

頻率 的jitter

大約為2ps，時間約是在 2~3us 左右。

圖4.13：本論文PLL模擬出的眼圖(Eye-Diagram)

4-5 使用台積電模型於0.35um製程的鎖相迴路佈局

使用台積電模型於0.35um製程的鎖相迴路佈局圖(Layout), 如圖4.14所示.

LVS驗證結果成功圖如圖4.15所示. 模擬規格表如表4.1所示.

圖4.14：Layout 佈局圖

CKT name A PLL with 0.35μm CMOS Process for 2.4GHz WiMAX Technology TSMC0.35μm 2P4M Mixed Mode

Chip SIZE 576*672 μm² Power Dissipation 280mW Operation Frequency 2.4GHz

圖4.15：LVS 驗證結果成功圖

表 4.1：模擬規格列表

Process 0.35 μm CMOS Supply Voltage 3 V

CLOCK RATE 2.4 G

PLL power 280 mW PRSIM PLL jitter 2ps (p-p)@2.4 GHz POSIM PLL jitter 8ps (p-p) @2.4 GHz

PLL Area 576μm*672μm

第五章 量測結果與討論 5-1 鎖相迴路的量測結果

為了確保PLL 的正確性，如圖 5.1 我們獨自下了一個 PLL 晶片，並做安排更多 的PLL 內部腳位輸出，以觀測 PLL 的效能。而電路中所需的電容為確保準確性，採 用外接電容(off-chip)，如圖 5.2 便是將做好的晶片，外接電容等元件，並焊在電路板 上，方便量測。

圖5.1：製程完成後的晶片圖

圖5.2：外接電路板晶片圖

圖5.3：PLL 輸出的波型圖

由圖5.3 我們可以發現，PLL 的頻率鎖定在 2.5GHz 左右，並且輸出有若干衰減 現象產生。

圖5.4：PLL 輸出的頻譜圖

我們由圖5.4 可以發現 Spectrum 最高點落在 2.622GHz，周圍有許多仍有許多較 高的Spectrum，其頻譜距離 2.622GHz 為 150MHz 的整數倍，這些雜波產生的原因有 兩種可能，第一種為輸入信號的feedthrough，第二種為輸出信號的失真。

5-2 討論

經由實際的晶片量測，我們可以得知，真正量測出來的結果，和我們希望得到的 2.4GHz 雖然有些許誤差，但仍然在合理的範圍內。由 Fig5.3 圖，我們可以發現，原 本應該鎖定在2.4GHz 的電路，卻鎖定在 2.59Hz 左右，並且有些許的衰減產生。而在 圖Fig5.4 內，裡面的 Spectrum 亦是落在 2.622GHz 上，但是旁邊仍有許多較為突出的 Spectrum 產生，這些 Spectrum 可能會造成些許 phase noise，而干擾原本的波型。

根據這些誤差，我們可以推測，電路中的鎖相迴路基本上是有在運行的，但是電 路中的buffer 似乎沒被電流所推動，因此可能會造成這些偏差的產生。另外對於電路 的衰減以及phase noise，由於我們因為確保 CML output buffer 電路中所需電容的準確 性，因此採用外接電容(off-chip)。並且將之與電路板做一個結合。因此可能會造成些 微的耗損，在加上外接的線路必定會對電路有一定的影響，例如我們的測試IC 晶粒 上有覆蓋一層黑膠也會對2.4GHz 輸出訊號造成一些損耗。

表5.1 是我們的電路與參考文獻[1,2,3]的比較，最大的差異在功率損耗，顯示能 有許多改善的空間。經由Hspice 模擬結果的分析，我們發現最大的功率損耗發生在 charge pump、buffer 2to1 以及 VCO 電路，其損耗分別為 114mW、110mW 及 50mW，

如表5.2 所示。Charge pump 電路的功率損耗可經由改變其電流源的 W-比率來降低。

估計從9.5:9.5:1 降為 4:4:1 可將消耗功率，由 114mＷ降為 48mＷ左右。因此我們的 PLL 電路總功率消耗可從 280mW 降為 214mW。

表. 5.1：文獻比較表

This work [1] [2] [3]

Process 0.35μm CMOS 0.18μm CMOS 0.18μm CMOS 0.35 CMOS Supply

Voltage

3 V 1.8 V 1.8 V 3.3V

PLL power 280mW 38mW 67mw 49.5mW

PLL jitter 2ps(p-p)

@2.4GHz (simulation)

- - -

PLL Area 576μm×672μm 4.8mm×4.8mm 6.5mm×6.5mm 3.7mm×3.7mm Operation

Range

~2.6GHz ~2.4GHz ~2.4 GHz ~2.4 GHz

表. 5.2：模擬的PLL功率消耗統計表

電路區塊 功率消耗 註解

charge pump ^{114mW 電流源Ｗ-比率為}

9.5:9.5:1

buffer 2to1 ^{110mW 3極放大}

VCO ^{50mW -}

其他電路 ^15mW 含PFD、divider

第六章 結論與未來展望

近年來由於通信市場的發展對通訊頻道的需求非常殷切，因此必須對通信的頻 率做嚴格的控管，而頻率控管的技術在利用鎖性迴路做成的頻率合成器。目前在各 種有線及無線的收發裝置中均含有頻率合成器以便產生精準的本地振盪頻率作為 升降通信頻率之用，因此頻率合成器乃成為各種收發系統前端電路的必備重要模 組。

在當今的電路設計中 PLL “鎖相迴路＂扮演一個關鍵的腳色，它可以從一個低 速的週期時脈信號中得到一個輸出為高速的週期時脈信號。鎖相迴路的方塊圖如下 圖所示，它主要包含PFD(Phase Frequency Detector)、C.P.(Charge pump)、VCO(Voltage Control Oscillator)、LPF(Low Pass Filter)及Divider。鎖相迴路有許多應用的層面，

像是時脈與資料回復電路、延遲鎖相迴路、時脈合成與同步電路。

如前面所談到的，此篇論文中的電路設計，若能解決phace noise，以及衰減 等問題，便可以用在最近很熱門的 WiMAX上面， WiMAX的頻帶落在2.4GHz左右，

而WiMAX於偏遠地區的成本效益較高，就以許多發展中國家的有線基礎設施來說，

建造一個 WiMAX 基站作為連接原有的無線發射塔或甚至作為一個獨立的傳遞中 心都會比發展一有線方案的成本來得少，而一些低人口密度及平坦區域也都特別適 合 WiMAX 及其傳輸距離。為了滿足這種需求，我們使用0.35um製程製作可應用 在WiMAX中的PLL，不但可以降低成本，並且藉由本次設計可以達到跟0.18um 製 程相同的功能，而面積同時也只有576um*672um。完全吻合低成本，面積小，這種 WiMAX未來發展需要的趨勢。

參考文獻

[1] Ashok Swaminathan, Kevin J. Wang , and Ian Galton, “A Wide-Bandwidth 2.4 GHz ISM Band Fractional-N PLL With Adaptive Phase Noise Cancellation”, IEEE J.

Solid-State Circuits, VOL. 42, NO. 12, Dec. 2007

[2] S. Pamarti, L. Jansson, and I. Galton, “A wideband 2.4 GHz fractional-N PLL with 1 Mb/s in-loop modulation,” IEEE J. Solid-State Circuits, vol. 39, no. 1, pp. 49–62, Jan.

2004.

[3] Zhinian Shu, Ka Lok Lee, and Bosco H. Leung “A 2.4-GHz Ring-Oscillator-Based CMOS Frequency Synthesizer With a Fractional Divider Dual-PLL Architecture”, IEEE J. Solid-State Circuits, VOL. 39, NO. 3, Mar. 2004

[4] J.G. Manteatis, “Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques”, IEEE J. Solid-State Circuits ,Volume 31, Issue 11, Dec. 1996.

[5] P. Larsson, “A 2-1600-MHz CMOS clock recovery PLL with low-Vdd capability”, IEEE J. Solid-State Circuits ,Volume 34, Issue 12, Dec. 1999.

[6] W.H. Lee, J.D. Cho, S.D. Lee,“A High Speed and Low Power Phase-Frequency Detector and Charge-Pump”, IEEE Processing of the ASP-DAC, Vol. 1, 1999.

[7] C. S. Chang, D. S. Lee and Y. S. Jou, “Load balanced Birkhoff-von Neumann switches, part I: one-stage buffering,” Computer Communications, Vol. 25, pp. 611-622, 2002

[8] C. S. Chang, D. S. Lee and C. M. Lien, “Load balanced Birkhoff-von Neumann switch, part II: Multi-stage buffering,” Computer Communications, Vol. 25, pp. 623-634, 2002.

[9] C. S. Chang, D. S. Lee and Y. J. Shih, “Mailbox switch: a scalable two-stage switch architecture for conflict resolution of ordered packets,” Infocom, 2003.

[10] Widmer, A.X&Franaszek, P.A., A DC-Balanced, Partitioned-Block, 8/10B Transmission Code. IBM J. Res. Develop., Vol. 27, No. 5. September 1983.

[11] Robert C.Chang”2.4GHz CMOS Phase-Locked Loop”November2009

[12] Huan-Ta Chen “A Dual Mode Phase Locked Loops with low jitter LC-VCO for 2.56/3.2 Gbps SERDES”June. 2007