鋯掺入極薄氧化釔高介電係數閘極介電層之效應
97
0
0
全文
(2) 致謝 兩年的時間轉眼間就過了，首先我要感謝的是我的指導老師劉傳璽教 授。還記得剛進來研究所時，對於半導體是懵懵懂懂，經過老師上的半導體 元件物理、半導體製程、統計學等課，老師以深入淺出的方式將艱深的理論 化做簡單的話語且有系統的教導我，讓我每每在上完課，都意猶未盡。老師 除了教導我課程上的專業知識外，我還從老師身上學到許多待人處世的哲學 和如何有效的利用時間，並且在我方向錯誤的時候，老師會語重心長的跟我 說哪裡錯了？讓我知道自己什麼地方需要改進，我想老師會是我永遠學習的 對象。謝謝明志科技大學的共同指導老師阮弼群教授提供各種研究上的資源 和建議，讓我衍生出許多不同看待研究的想法。謝謝長庚大學劉國辰教授和 銘傳大學林奎至教授百忙中抽空前來，聆聽我的論文口試並且給予許多專業 且寶貴的經驗與知識，讓我的論文能更加的完整。感謝實驗室的學長彥良和 彥興，從你們身上我學會如何妥善的安排時間和做事細心。謝謝實驗室的同 學筱璇、敏惠和詠善，陪著我一起學習一起成長，這兩年我們就像生命共同 體，能和你們認識，真的是很幸運的事。謝謝實驗室的證宇學長、易寒學長、 榮皓、姿含和關口。謝謝台北科技大學的鴻文學長和明志科技大學的夥伴道 格、任閎族繁不及備載。謝謝我的好朋友豪君三不五時的電話關心、大吉和 凱豪在我無法回台中與你們相見歡的時後北上，只為了陪我吃飯聊天、芳慈 陪我胡言亂語、天花亂墜，有時候什麼都不說，也知道彼此的想法，謝謝妳。 還有其他許多在台北認識的朋友夥伴們，因為有你們，讓我在做研究之餘也 不會覺得孤單。最後我要謝謝我的母親何春菊女士和我的何家人，在我選擇 研究所這條路的時候，給予我支持和鼓勵。媽，妳辛苦了。接下來換我照顧 妳了。謝謝所有照顧我的你們，讓我能夠順利完成碩士學位，未來工作上我 一定竭盡所能的發揮所長，回饋社會來報答你們的厚愛。. i.
(3) Abstract In this study the Y2O3 integrated with Zr was regarded as high- k dielectric material for oxide layer and the MOS capacitor was successfully fabricated. Comparing with other high- k dielectric materials, the Y2O3 has inter-diffusion phenomenon with silicon. However, the Zr is not only a high- k dielectric material but also has a good interface quality with silicon. The electrical and physical characteristics of the MOS capacitors were analyzed and discussed in this study. The high- k Y2O3 and Zr thin films (7 nm) were deposited by RF co-sputtering technique using highly pure Y2O3 and Zr as the sputtering targets in Ar ambient at room temperature, followed by RTA at 550, 700 or 850 ℃ in N2 ambient. ZrN/Ti/Al was then formed as the gate electrode. The electrical and physical. properties. of. the. capacitors. were. evaluated. through. I-V. (current-voltage), C-V (capacitance-voltage), AFM and XRD. The results revealed that the Y2O3 and Zr thin films have satisfactory crystallization temperature (about 850 ℃), dielectric constant, and gate leakage current. The relative dielectric constant of the Y2O3/ Zr film is 14.7 after 700 ℃ rapid thermal annealing. The gate leakage current is 10-5-10-6 A/cm2 at a gate bias of 1 or -1 V. Moreover, the Schottky barrier height at the gate/dielectric interface or dielectric/p-Si interface is about 1.15 or 1.01 eV, respectively.. Keywords: high- k , Y2O3, Zr, co-sputtering technique, Schottky emission.. ii.
(4) 摘要. 本研究是將鋯加入氧化釔 (Y2O3+Zr)作為氧化層的高介電係數薄膜材 料，並成功的製作出 MOS 電容器。由於氧化釔和其它高介電係數薄膜材料 相比，釔很容易跟矽基板產生相互擴散的現象，而鋯本身不僅是高介電係數 薄膜材料且鋯和矽之間，有良好的介面品質。並針對本實驗製作出來的 MOS 電容器的電性和物性做分析與探討。 本研究沉積薄膜的方式是使用射頻共濺鍍技術，在常溫且充滿氬氣的真 空腔體，將高純度的氧化釔和鋯之靶材，依照不同的條件濺射沉積在矽基板 上，形成一層厚度 7 奈米的氧化釔/鋯薄膜，之後在充滿氮氣的真空腔體中， 分別執行 550 ℃、700 ℃和 850 ℃的快速熱退火 (RTA)，接著鍍上氮化鋯/ 鈦/鋁，製成閘極電極。最後再利用電流-電壓 (I-V)、電容-電壓 (C-V)、原 子力顯微鏡 (AFM)和 X 光繞射儀 (XRD)等，分析探討氧化釔/鋯薄膜的電性 和物性。 研究結果顯示，氧化釔/鋯薄膜擁有良好的結晶溫度 (約 850 ℃)、介電 係數和低的閘極漏電流，在經過 700 ℃的快速熱退火後，得到的相對介電 係數為 14.7，閘極漏電流方面，閘極注入電壓為-1 V 時，漏電流大小約為 10-5 ~ 10-6 A/cm2，基板注入電壓為 1 V 時，漏電流大小約在 10-5 ~ 10-6 A/cm2， 漏電流機制符合蕭基發射，其閘極和介電層間、介電層和矽基板之間的蕭基 能障分別為 1.15 eV 及 1.01 eV。. 關鍵字：高介電係數、氧化釔、鋯、共鍍技術、蕭基發射。. iii.
(5) 目錄 第一章 緒論 .......................................................................................................... 1 1.1 閘極氧化層的物理極限 .......................................................................... 1 1.2 高介電係數材料 ...................................................................................... 1 1.3 論文的研究方向 ...................................................................................... 2 第二章 文獻探討 .................................................................................................. 3 2.1 金-氧-半-場效應電晶體 ........................................................................ 3 2.1.1 MOSFET 的起源............................................................................ 3 2.1.2 MOSFET 的組成............................................................................ 5 2.1.3 MOSFET 的操作方式.................................................................... 7 2.2 金-氧-半 電容器 .................................................................................... 9 2.2.1 MOS 電容器的組成 ....................................................................... 9 2.2.2 MOS 電容器的操作方式 ............................................................. 10 2.2.3 MOS 電容器的介面陷阱電荷 ..................................................... 13 2.2.4 MOS 電容器的漏電流機制 ......................................................... 17 2.3 電容器之電容值 .................................................................................... 20 2.3.1 介電係數 ..................................................................................... 20 2.3.2 閘極介電層條件 ......................................................................... 23 2.3.3 高介電係數材料 ......................................................................... 25 2.3.3.1 Al2O3 ................................................................................. 25 2.3.3.2 CeO2.................................................................................. 26 2.3.3.3 La2O3 ................................................................................ 26 2.3.3.4 HfO2 .................................................................................. 26 2.3.3.5 ZrO2 .................................................................................. 26 2.3.3.6 Y2O3 .................................................................................. 27 iv.
(6) 第三章 實驗設計 ................................................................................................ 43 3.1 研究動機 ................................................................................................ 43 3.2 製程與物性量測儀器簡介 .................................................................... 43 3.2.1 濺鍍機 (co-sputtering system) ................................................... 43 3.2.2 快速退火爐 (RTA) ..................................................................... 44 3.2.3 X 光繞射儀 (XRD) ..................................................................... 45 3.2.4 原子力顯微鏡 (AFM) ................................................................ 45 3.3 氧化釔電容器的製作 ............................................................................ 47 3.3.1 矽晶圓的前處理 ......................................................................... 47 3.3.2 薄膜沉積 ..................................................................................... 47 3.3.3 快速熱退火 ................................................................................. 48 3.3.4 製作鋁電極 ................................................................................. 49 3.4 Y2O3 電性與物性量測 ............................................................................ 51 第四章 實驗結果 ................................................................................................ 53 4.1 Y2O3 薄膜電容器基本性質量測分析 .................................................... 53 4.1.1 X-ray 繞射分析 ............................................................................ 53 4.1.2 AFM 分析 ..................................................................................... 60 4.2 Y2O3 薄膜電容器電性量測分析 ............................................................ 64 4.2.1 I-V (電流-電壓)分析 .................................................................... 68 4.2.2 C-V (電容-電壓)分析 .................................................................. 71 4.3 Y2O3 薄膜漏電流機制分析 .................................................................... 74 第五章 結論與未來展望 .................................................................................... 79 5.1 結論 ........................................................................................................ 79 5.1.1 氧化釔電容器之物性 ................................................................. 79 5.1.2 氧化釔電容器之電性 ................................................................. 80 v.
(7) 5.1.3 氧化釔電容器之漏電流機制 ..................................................... 81 5.2 未來展望 ................................................................................................ 81 參考文獻 .............................................................................................................. 82. vi.
(8) 表目錄 表 2.1 常見到的電晶體型式 ................................................................................ 6 表 2.2 高介電係數材料的介電係數、能隙和結晶溫度圖 .............................. 42 表 3.1 製做 Y2O3+Zr/ Y2O3/Ti 薄膜參數表 ....................................................... 49 表 3.2 製做 Y2O3+Zr/ Y2O3/ZrN/Ti 薄膜參數表 ............................................... 49 表 4.1 各種結構的 AFM 粗糙度比較表 ........................................................... 63 表 4.2 各種結構和條件的介電係數和等效氧化層厚度表 .............................. 71 表 4.3 各製程條件下滿足蕭基發射之蕭基能障 .............................................. 75. vii.
(9) 圖目錄 圖 2.1 真空管元件圖 ............................................................................................ 3 圖 2.2 點接觸式電晶體 ........................................................................................ 4 圖 2.3 電晶體示意圖 ............................................................................................ 5 圖 2.4 電容器示意圖 ............................................................................................ 9 圖 2.5 理想電容器能帶圖 .................................................................................. 10 圖 2.6 金氧半電容器能帶圖和電荷分佈圖 (a) 聚積 (b) 空乏 (c) 反轉 .... 12 圖 2.7 四種氧化層陷阱電荷的存在位置 .......................................................... 13 圖 2.8 Deal Triangle (笛爾三角形) ..................................................................... 15 圖 2.9 四種閘極漏電流機制能帶圖 (a) 直接穿隧 (b) 傅勒-諾德翰穿隧 (c) 蕭基發射 (d) 普爾-夫倫克爾發射 ...................................................... 17 圖 2.10 平行板電容器示意圖 (真空中) ........................................................... 20 圖 2.11 平行板電容器示意圖 (填滿絕緣材料) ............................................... 21 圖 2.12 高介電氧化層和傳統氧化層之漏電流比較圖 .................................... 22 圖 2.13 高介電材料的介電係數和能隙關係圖 ................................................ 23 圖 2.14 各種材料的能隙值 ................................................................................ 24 圖 2.15 MOS 電容器之能帶圖 ........................................................................... 25 圖 2.16 Zr-silicate/Si (100) 的 TEM 圖 ……………………...……………….27 圖 2.17 Y2O3/Si (100) 的 TEM 圖 ...................................................................... 28 圖 2.18 Y2O3 在不同退火溫度下的 C-V 圖 ....................................................... 29 圖 2.19 Y2O3 在不同退火溫度下的介電係數和遲滯現象改變量 .................... 30 圖 2.20 Y2O3 在不同退火溫度下的 I-V 圖 ........................................................ 30 圖 2.21 Y2O3/Ge (100) 的 TEM 圖 ..................................................................... 31 圖 2.22 Y2O3/Ge (100) 的 XPS 圖 (a) Ge 3d 和 (b) Y 3d ............................... 32 圖 2.23 Y2O3/Ge (100) 的 C-V 圖 ...................................................................... 32 viii.
(10) 圖 2.24 YAlO 薄膜的 XPS 圖 (a) Al 2p 和 (b) Y 3d ....................................... 34 圖 2.25 YAlO 薄膜的成份比 .............................................................................. 34 圖 2.26 不同成分比的 YAlO 薄膜的 I-V 圖 ..................................................... 35 圖 2.27 不同成分比的 YAlO 薄膜介電係數 .................................................... 35 圖 2.28 Y2O3 薄膜的 C-V 圖 ............................................................................... 36 圖 2.29 Y2O3 薄膜的 I-V 圖................................................................................. 37 圖 2.30 Y2O3 薄膜在不同溫度下的 I-V 圖 ........................................................ 38 圖 2.31 Y2O3 薄膜在 75 oC 到 150 oC 滿足 Schottky 基板注入 ........................ 39 圖 2.32 Y2O3 薄膜在 75 oC 到 150 oC 滿足 Schottky 閘極注入 ........................ 39 圖 2.33 Y2O3 薄膜在 75 oC 到 150 oC 滿足 Poole-Frenkel 閘極注入 ............... 40 圖 2.34 不同溫度的 XRD 圖 (a) 650 ℃ (b) 750 ℃ (c) 850 ℃ ........................ 41 圖 3.1 濺鍍機示意圖 .......................................................................................... 44 圖 3.2 實驗設備 － 快速熱退火爐 .................................................................. 44 圖 3.3 XRD 工作原理示意圖 .............................................................................. 45 圖 3.4 AFM 工作原理示意圖 ............................................................................. 46 圖 3.5 實驗設備 － 共鍍濺鍍機 ...................................................................... 48 圖 3.6 共鍍濺鍍機之操作介面 .......................................................................... 48 圖 3.7 氧化釔電容器之製作流程圖 .................................................................. 50 圖 3.8 電容器 Al/Ti/Y2O3/Y2O3+Zr/Si 結構示意圖 ......................................... 50 圖 3.9 電容器 Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si 結構示意圖 ................................. 51 圖 3.10 實驗設備 － Agilent E4980 ................................................................. 52 圖 3.11 實驗設備 － Agilent B1500A .............................................................. 52 圖 3.12 實驗設備 － XRD ................................................................................ 52 圖 4.1 (a) Al/Ti/Y2O3/Y2O3+Zr/Si (6 W)@ 550 ℃的 XRD 圖 ........................... 54 圖 4.1 (b) Al/Ti/Y2O3/Y2O3+Zr/Si (6 W)@ 700 ℃的 XRD 圖........................... 54 ix.
(11) 圖 4.1 (c) Al/Ti/Y2O3/Y2O3+Zr/Si (6 W)@ 850 ℃的 XRD 圖 ........................... 55 圖 4.1 (d) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (3 W)@ 550 ℃的 XRD 圖 ................... 55 圖 4.1 (e) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (3 W)@ 700 ℃的 XRD 圖 ................... 56 圖 4.1 (f) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (3 W)@ 850 ℃的 XRD 圖 ................... 56 圖 4.1 (g) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (6 W)@ 550 ℃的 XRD 圖 ................... 57 圖 4.1 (h) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (6 W)@ 700 ℃的 XRD 圖 ................... 57 圖 4.1 (i) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (6 W)@ 850 ℃的 XRD 圖 .................... 58 圖 4.1 (j) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (9 W)@ 550 ℃的 XRD 圖 .................... 58 圖 4.1 (k) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (9 W)@ 700 ℃的 XRD 圖 ................... 59 圖 4.1 (l) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (9 W)@ 850 ℃的 XRD 圖 .................... 59 圖 4.2 (a) Al/Ti/Y2O3/Y2O3+Zr/Si (6 W)@ 850 ℃的 AFM 圖........................... 61 圖 4.2 (b) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (3 W)@ 850 ℃的 AFM 圖................... 61 圖 4.2 (c) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (6 W)@ 850 ℃的 AFM 圖 ................... 62 圖 4.2 (d) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (9 W)@ 850 ℃的 AFM 圖................... 62 圖 4.3 (a) Al/Ti/Y2O3/Y2O3+Zr/Si@6 W 的 CDF-IV 圖..................................... 65 圖 4.3 (b) Al/Ti/Y2O3/Y2O3+Zr/Si@6 W 的 CDF-CV 圖 ................................... 65 圖 4.3 (c) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@3 W 的 CDF-IV 圖 ............................. 65 圖 4.3 (d) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@3 W 的 CDF-CV 圖 ........................... 66 圖 4.3 (e) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@6 W 的 CDF-IV 圖 ............................. 66 圖 4.3 (f) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@6 W 的 CDF-CV 圖 ............................ 66 圖 4.3 (g) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@9 W 的 CDF-IV 圖............................. 67 圖 4.3 (h) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@9 W 的 CDF-CV 圖 ........................... 67 圖 4.4 (a) Al/Ti/Y2O3/Y2O3+Zr/Si@6 W 的 I-V 圖 ............................................ 69 圖 4.4 (b) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@3 W 的 I-V 圖 .................................... 69 圖 4.4 (c) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@6 W 的 I-V 圖..................................... 70 x.
(12) 圖 4.4 (d) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@9 W 的 I-V 圖 .................................... 70 圖 4.5 (a) Al/Ti/Y2O3/Y2O3+Zr/Si@6 W 的 C-V 圖 ........................................... 72 圖 4.5 (b) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@3 W 的 C-V 圖 ................................... 72 圖 4.5 (c) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@6 W 的 C-V 圖 ................................... 73 圖 4.5 (d) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@9 W 的 C-V 圖 ................................... 73 圖 4.6 (a) Al/Ti/Y2O3/Y2O3+Zr/Si@6 W, 850 ℃的變溫 I-V 圖 ........................ 76 圖 4.6 (b) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@3 W, 850 ℃的變溫 I-V 圖 ................ 76 圖 4.6 (c) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@6 W, 850 ℃的變溫 I-V 圖................. 77 圖 4.6 (d) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@9 W, 850 ℃的變溫 I-V 圖 ................ 77 圖 4.7 Al/Ti/Y2O3/Y2O3+Zr/Si@6 W, 850 ℃的 Ln (J/T2)v.s.E0.5 的圖 .............. 78 圖 4.8 Al/Ti/Y2O3/Y2O3+Zr/Si@6 W, 850 ℃的 Ln (J/T2)v.s.1000/T 的圖 ........ 78. xi.
(13) 第一章 緒論 1.1 閘極氧化層的物理極限 以往場效電晶體的閘極氧化層二氧化矽是半導體產業長久以來所使用 的材料，因為製程方法簡單，僅需要對矽基板做熱氧化的處理，即可在表面 生成二氧化矽，且矽和二氧化矽之間有極佳的界面品質和熱穩定性佳等優 點，所以是半導體業常用的氧化層材料。但由於摩爾定律 (Moore’s law) 的 關係，每十八個月元件的性能和積集度會增加一倍，又因為積集度的增加， 不僅是通道長度的縮短且氧化層的厚度勢必也要跟著變薄，對二氧化矽來 說，當厚度過薄時 (< 50 Å )，載子會發生直接穿隧 (direct tunneling) 的現 象，而造成漏電流，因此二氧化矽已經達到材料本身的物理極限。許多的研 究學者提出解決的方式，就是使用高介電係數 (high- k ) 材料來取代傳統的 二氧化矽。. 1.2 高介電係數材料 所謂的高介電係數材料，就是為了用來解決傳統氧化層二氧化矽所面臨 的物理極限，利用擁有高的介電常數的材料，在不減少原本的氧化層物理厚 度下，能夠有效的提高電容值，也因為氧化層厚度不減少的情形下，漏電流 也就不會增加了。只要介電常數 (εr) 較二氧化矽 (εr = 3.9) 來的大的話， 即為 high- k 。而除了擁有高的介電常數外，要作為氧化層材料還必需擁有： 熱穩定性佳 (較不易和其它材料形成介電係數低的材料)、高的結晶溫度 (在 高溫製程後，薄膜才不會有結晶的問題，而導致大的漏電流)、高能隙 (擁有 較高能隙的氧化層能防止電子躍過氧化層形成漏電流) 和與矽能有好的介 面品質 (能減少界面電荷的產生) 等，目前文獻上討論的高介電係數材料 有：二氧化鉿、二氧化鋯、氧化鑭、氧化鈰、氧化鋁和氧化釔等，其中本研 究所使用的高介電係數材料為氧化釔 (Y2O3)，因氧化釔具有上敘的幾項優 1.
(14) 點，因此本研究以氧化釔為製作閘極氧化層的基礎。. 1.3 論文的研究方向 有文獻指出，雖然氧化釔擁有許多能夠取代傳統二氧化矽成為高介電係 數材料的特質，但由於氧化釔容易和矽相互擴散，又因氧化鋯本身也是屬於 高介電係數材料，且特性是和矽擁有較佳的介面品質且熱穩定性佳，文獻上 也沒有進一步做這樣子的討論，因此本研究將以氧化釔為基礎，藉由在氧化 釔摻雜不同瓦數的鋯，經由不同的退火溫度和不同的疊層結構進行電性 (I-V 和 C-V)、物性 (AFM 和 XRD) 以及漏電流機制 (Schottky emission) 的 討論，目的是希望能得知將鋯元素摻入氧化釔薄膜在不同瓦數和溫度下，由 量測到的電容值和漏電流來了解此薄膜的熱穩定性和結晶溫度的變化。. 2.
(15) 第二章. 文獻探討. 2.1 金-氧-半-場效應電晶體 2.1.1 MOSFET 的起源 在電晶體問世之前，電子產品的元件皆由真空管所組裝而成， 如圖 2.1 所示。真空管是一種真空元件，功能是可以使電子在真空的元件中移動。例 如：電視，廣播，通訊及電話等，都是使用真空管裝配而成的。雖然真空管 在電子產品中佔有非常重要的地位，但是隨著使用者的需求越來越講究，真 空管的缺點：體積龐大，散熱不易，可靠性低且價格昂貴等，已經不足以滿 足當時的市場需求。. 圖 2.1. 真空管元件圖 [1]. 西元 1947 年，美國貝爾實驗室發明了第一顆 點接觸式電晶體 (point contact transistor) 如圖 2.2。並將它製作成一個語音放大器。隨後電晶體的發 展一觸即發，各式各樣功能的電晶體紛紛問世。不僅是取代了早期的真空 管，且電晶體擁有更輕更小更可靠更省電的優點。即使電晶體取代了真空 3.
(16) 管，但是當時的電路是由很多單獨的元件，例如：電晶體、電阻、電容及電 感等，藉由焊接而成，所以當功能越複雜時，元件的數量越多，焊接的接點 也隨之增加，造成許多可靠度的問題且實現度也越來越難達成。. 圖 2.2. 點接觸式電晶體 [2]. 西 元 1958 年 ， 美 國 德 州 儀 器 (Texas Instrument) 和 快 捷 半 導 體 (Fairchild) 提出了積體電路 (integrated circuit, IC) 的概念，將各個獨立的元 件，例如：電晶體、電阻、電容及電感等，製作在同一片晶片上，並利用金 屬線將其相互連接，組裝成擁有某種特定功能的電路。 西元 1970 年，通用微電子 (General Microelectronics) 與通用儀器公司 (General. Instruments). ， 開 發 了 金 - 氧 - 半 場 效 應 電 晶 體. (metal-oxide-semiconductor, MOS) ，而沿用至今。. 4.
(17) 2.1.2 MOSFET 的組成 金氧半場效應電晶體的組成大致上可分為幾個步驟：準備一片以 n 型或 p 型為基底 (substrate) 的基板，接著在基板上沈積一層閘極氧化層 (gate oxide) ，再以離子植入 (ion implantation) 的方式，植入 p+ (三價元素) 或 n+ (五價元素) 於通道 (channel) 兩端，形成源極 (source) 和汲極 (drain) ，最 後在基板端、閘極氧化層、汲極端和源極端鍍上金屬作為電極，成為一個四 端元件，如圖 2.3 所示。. 圖 2.3. 電晶體示意圖 [3]. 然而常見到的金氧半場效應電晶體，依照通道的極性和通道的存在與 否，可分為：增強型 (或常關型) p 通道，增強型 (或常關型) n 通道，空乏 型 (或常開型) p 通道，空乏型 (或常開型) n 通道。若稱 n 型通道，則通道 為電子所組成，若稱 p 型通道，則通道為電洞所組成。若閘極無外加電壓且 沒有通道形成，則稱為增強型 (或常關型) ，若閘極無外加電壓且已有通道 形成，則稱為空乏型 (或常開型)。表 2.1. 5.
(18) 表 2.1 常見到的電晶體型式 通道極性. 通道存在. n. 無. p. 無. n. 有. p. 有. 結構示意圖. 6.
(19) 2.1.3 MOSFET 的操作方式 在此我們考慮一個增強型 (或常關型) n 通道的電晶體，假設給予源極 端 ( Vs ) 和基極端 ( VB ) 零偏壓，接著用汲極電壓 ( VD ) 和汲極電流 ( I D ) 繪出輸出特性曲線 (output characteristics) ，基本上可分成三種區域，分別 是：截止區 (cutoff) 、線性區 (linear) 、飽和區 (saturation) ，接著討論說 明三種區域的操作方式：. . 截止區 (cutoff) 當閘極電壓 ( VG ) 比臨界電壓 ( VT ) 小的時候，此時的電晶體即操作在. 截止區。因閘極外加偏壓不足臨界電壓 (即電晶體導通的最小電壓) ，不能 夠吸引足夠的載子形成連接汲極和源極間的通道形成電流，故輸出曲線幾乎 和 X 軸重疊。 截止區的電流公式： I D = 0. . (2.1). 線性區 (linear) 當閘極電壓 ( VG ) 比臨界電壓 ( VT ) 大，且 VGD 大於 VT ，此時的電晶體. 即操作在線性區 (又稱歐姆區) 。此時因為 VG > VT ，故通道已形成。當 VD 電 壓持續增加到 VDsat 之前，在通道中形成的電壓電流關係呈一條拋物線 (當 VD 很小時，輸出曲線呈一條直線)。 線性區的電流公式： I D n COX. 2 W VD (VG VT )VD L 2 . 7. (2.2).
(20) . 飽和區 (saturation) 當閘極電壓 ( VG ) 比臨界電壓 ( VT ) 大且 VGD 小於 VT ，此時的電晶體即. 操作在飽和區。此時因為 VG > VT ，故通道已形成。當 VD 電壓大於 VDsat 之後， 在通道中形成的電壓電流關係呈一條與Ｘ軸平行的水平線。 飽和區的電流公式： I D . 1 W COX (VG VT ) 2 2 L. (2.3). 其中 I D 是汲極電流， 是載子遷移率，COX 是單位面積氧化層的電容值， W 是通道寬度， L 是通道長度， VG 是閘極電壓， VT 是臨界電壓， VD 是汲極. 電壓。. 8.
(21) 2.2 金-氧-半 電容器 由於上節提到汲極電流 I D 與電容值 COX 有著密切的關係，若要討論閘極 氧化層對於 MOS 電晶體電性的影響，可以先從 MOS 電容器的特性討論。. 2.2.1 MOS 電容器的組成 金氧半電容器的組成大致上可分為幾個步驟：準備一片以 n 型為基底 (substrate) 的基板，接著在基板上沈積一層氧化層 (oxide)，最後在基板端和 金屬端鍍上金屬作為電極，成為一個雙端元件，如圖 2.4 所示。. Metal Insulator Semiconductor. 圖 2.4 電容器示意圖. 9.
(22) 2.2.2 MOS 電容器的操作方式 在討論 MOS 電容器的操作方式之前，先說明一個理想 MOS 元件的能 帶圖，如圖 2.5 所示。. 圖 2.5 理想電容器能帶圖. 此圖為一理想的 p 型半導體且在熱平衡 (無外加偏壓) 狀態下的能帶 圖，金屬、氧化層、半導體的費米能階 ( EF ) 彼此對齊，此時稱作平帶狀態 (flat-band condition) ，功函數 (work function) 是費米能階和真空能階 ( Evac ) 的能量差。若在閘極端給予外加偏壓，半導體的表面可分成三種情形，分別 是：聚積 (accumulation)、空乏 (depletion)、反轉 (inversion)，接著討論說 明三種情形的操作方式：. 10.
(23) 聚積 (accumulation) 當金屬端施予外加偏壓為負 ( V < 0) 且半導體端接地時，金屬端的費米 能階 EF 會往上提升｜ qV ｜，且氧化層的能帶也因為金屬端費米能階往上提 升的關係，往上拉扯，又因為氧化層與半導體間的能障 (barrier height) 維持 相同高度，所以半導體的導電帶 ( Ec ) 和價電帶 ( Ev ) 會隨之往上彎曲，而 半導體的費米能階是個常數定值，此時氧化層和半導體的接面處，會因為金 屬端的負偏壓吸引半導體端的多數載子而佈滿電洞，稱之聚積，如圖 2.6 (a) 。. 空乏 (depletion) 當金屬端施予外加偏壓為正且小於臨界電壓 ( VT > V > 0) 且半導體端接 地時，金屬端的費米能階 EF 會往下降｜ qV ｜，且氧化層的能帶也因為金屬 端費米能階往下降的關係，往下拉扯，又因為氧化層與半導體間的能障維持 相同高度，所以半導體的導電帶 ( Ec ) 和價電帶 ( Ev ) 會隨之往下彎曲，而 半導體的費米能階是個常數定值，此時氧化層和半導體的接面處，會因為金 屬端的正偏壓排斥半導體端的多數載子而產生空乏區，稱之空乏，如圖 2.6 (b) 。. 反轉 (inversion) 當金屬端施予外加偏壓為正且大於臨界電壓 ( V > VT > 0) 且半導體端接 地時，金屬端的費米能階 EF 會往下降｜ qV ｜，且氧化層的能帶也因為金屬 端費米能階往下降的關係，往下拉扯，又因為氧化層與半導體間的能障維持 相同高度，所以半導體的導電帶 ( Ec ) 和價電帶 ( Ev ) 會隨之往下彎曲的更 多，而半導體的費米能階是個常數定值，此時氧化層和半導體的接面處，會 11.
(24) 因為金屬端的正偏壓排斥半導體端的多數載子而產生電子形成通道，稱之反 轉，如圖 2.6 (c) 。. 圖 2.6 金氧半電容器能帶圖和電荷分佈圖 (a) 聚積 (b) 空乏 (c) 反轉 [3]. 12.
(25) 2.2.3 MOS 電容器的介面陷阱電荷 當 MOS 氧化層製作完成後，在氧化層中常出現某些缺陷是我們不願樂 見的，而這些缺陷大多數所造成的原因是表面粗糙度不一、製程的汙染、材 料間的晶格不匹配等所造成的，然而常見的電荷缺陷可分為以下四種 [4] ， 接著討論說明四種基本電荷的來源與改善的方法。. 圖 2.7 四種氧化層陷阱電荷的存在位置 [4]. 移動離子電荷 (mobile ionic charge, Qm) 移動離子電荷存在於氧化層中的任何角落，如圖 2.7 所示。而主要造成 移動離子電荷的原因，是在製造的過程中有鹼金屬離子的汙染，特別是鉀離 子 (K+) 和鈉離子 (Na+) ，又因為鹼金屬離子帶的是正電，故若外加閘極偏 壓為正的時候，鹼金屬離子會移動到氧化層與矽基板的介面處，進而造成半 導體元件的穩定性問題 (如 VT 的變動) ，且當閘極偏壓為正的時侯又比閘極 偏壓為負的時候影響更多。 13.
(26) 解決移動離子電荷，在業界常用的方法有三種：第一種方法是在沈積氧 化層時，在反應氣體中通入些許含氯 (Cl) 的氣體，若太多則會侵蝕矽基板 而造成介面的不平坦。第二種方法是在沈積氧化層的之前和之後，使用 「RCA 清洗 (RCA clean) 」將矽基板表面加以清洗，以去除雜質與鹼金屬 離子。第三種方法即使用磷矽玻璃 (phosphosilicate glass, PSG) 當作積體電 路的介電材料 (inter-layer dielectric, ILD) ，以防止鹼金屬離子藉由積體電路 外穿透進入閘極氧化層裡。順帶一提，由於發現 PSG 會吸收水汽的缺點， 工業界的做法是在沈積完 PSG 之後，再將氮化矽 (Si3N4) 沈積到 PSG 上， 以防止水汽進入 PSG 中。. 氧化層陷阱電荷 (oxide trapped charge, Qot) 氧化層陷阱電荷亦存在於氧化層中的任何角落，如圖 2.7 所示。此類的 陷阱電荷極有可能是來自於氧化層中的缺陷，造成氧化層陷阱電荷的原因， 大多數與製程相關，例如：電漿蝕刻 (plasma Etching) ，離子植入 (ion implantation) ， 濺 鍍. (sputtering) ， 蒸 鍍. (evaporation) 和 電 子 束. (electron-beam) 等，與移動離子電荷相同，會造成半導體元件的穩定性和可 靠度的問題。 解決氧化層陷阱電荷，在業界常用的方法有兩種：第一種方法是在沈積 氧化時的參數調整，例如：壓力或溫度等。第二種方法為在沈積完氧化層後 適當的熱退火 (thermal anneal) ，進而降低氧化層陷阱電荷。. 固定氧化層電荷 (fixed oxide charge, Qf) 固定氧化層電荷存在於矽 (Si) 與氧化矽 (SiO2) 的過渡區中，如圖 2.7 所示。主要形成固定氧化層電荷的原因，是在矽準備氧化形成二氧化矽的過 程中，氧氣或水蒸氣必須穿透先前已形成的氧化層和下面的矽進行化學反應 14.
(27) 生成二氧化矽，而當氧化製程停止時，有些離子化的矽未與氧氣或水蒸氣反 應完全，即形成所謂的固定氧化層電荷，且此類的陷阱電荷永遠帶正電 [4] 。而主要影響固定氧化層電荷量的原因有：氧化的溫度與方式、氧化結 束時的降溫速率、矽的晶格方向等。 由於造成固定氧化層電荷多寡的主要原因，都脫離不了氧化的製程條 件，由笛爾 (Deal) 針對<111>的矽做研究 [5] ，並提出有名的 「Deal triangle (笛爾三角形) 」 ，如圖 2.8 所示 。而業界常用的方式是藉由在鈍性氣體 (如 氬氣 (Ar) 或氮氣 (N2) ) 的環境中，進行高溫退火 (anneal) 來降低固定氧 化層電荷的電荷量。. 圖 2.8 Deal Triangle (笛爾三角形) [5]. 界面陷阱電荷 (interface trapped charge, Qit) 界面陷阱電荷存在於矽 (Si) 與氧化矽 (SiO2) 的交界處，如圖 2.7 所 示。然而產生此類陷阱電荷的原因和固定氧化層電荷機制相似，唯一不同的 15.
(28) 地方是固定氧化層電荷帶的是正電，而界面陷阱電荷帶的電荷可正可負，亦 可為電中性。主要影響界面陷阱電荷量的原因大致上也與固定氧化層電荷相 似：氧化的溫度與方式、矽的晶格方向等。順帶一提，使用晶格方向為<111> 的矽比晶格方向為<100>的矽的界面陷阱電荷量約高出 3 至 10 倍。 解決界面陷阱電荷，在業界常用的方法就是在整個晶片製程即將完成 時，在氫氣 (H2) 的環境中進行低溫退火的製程，可以將大部份的界面陷阱 電荷加以鈍化。. 綜合以上討論可得知，熱處理 (heat treatment) 在半導體製程中扮演一 個非常重要的製程環節，不僅是可以修補其他製程對元件的傷害，大幅的降 低 Qot、Qf、Qit，改善元件的穩定性及品質。然而近幾年來，傳統以二氧化 矽做為氧化層的製程已被高介電係數材料 (high-k) 給取代 (在下小節做介 紹) ，因高介電係數材料與矽的異質性較大，電荷陷阱的影響更為複雜，也 更具有深入討論的價值。. 16.
(29) 2.2.4 MOS 電容器的漏電流機制 由文獻上記載，常見的漏電流機制大致上可分為以下四種 [3] ：直接穿 隧、傅勒-諾德翰穿隧、蕭基發射、普爾-夫倫克爾發射，接著分別討論說明 四種漏電流的傳導機制。. 圖 2.9 四種閘極漏電流機制能帶圖 (a) 直接穿隧 (b) 傅勒-諾德翰穿隧 (c) 蕭基發射 (d) 普爾-夫倫克爾發射 [3] 直接穿隧 (direct tunneling) 造成直接穿隧的主要原因是因為氧化層過薄，當氧化層的厚度僅剩下 15 Å ~ 20 Å 時，只要有稍大的電場，此時就會發生直接穿隧效應 [6] ，漏 電流成指數性的增加，其漏電流公式為 [3] ： J DT . * V 2tOX 2m q exp B OX 2 2 h 2 tOX . A. . (2.4). 其中 J DT 是直接穿隧的電流密度， A 是常數， tOX 是氧化層厚度， m* 是 氧化層中有效載子質量， q 是單一電子的帶電量， h 是浦朗克常數， B 是跨 過氧化層所需最小的能障， VOX 是氧化層的跨壓。從能帶圖上來看，電子從 金屬端直接穿過氧化層到達半導體端形成漏電流，如圖 2.9 (a) 所示。 17.
(30) 傅勒-諾德翰穿隧 (Fowler-Nordheim tunneling) 造成傅勒-諾德翰穿隧的主要原因是因為氧化層過薄且加以高電場所造 成的，其漏電流公式為 [7] ： 8 2qm* 3 B J B E 2 exp 3hE . . (2.5). 其中 J 是傅勒-諾德翰穿隧的電流密度， B 是常數， E 是電場， q 是單 一電子的帶電量， m* 是氧化層中有效載子質量， B 是跨過氧化層所需最小 的能障， h 為浦朗克常數。從能帶圖上來看，電子雖然沒有辦法直接從金屬 端穿過氧化層到達半導體端，但配合較大的電場，由於氧化層能帶的拉扯， 電子就能夠從金屬端穿過氧化層能帶上方的三角區域到達半導體端形成漏 電流，如圖 2.9 (b) 所示。 蕭基發射 (Schottky emission) 造成蕭基發射 (又稱熱發射) 的主要原因是因為工作環境溫度高的關 係，使得金屬端的電子擁有足夠的能量，穿過氧化層到達半導體端形成漏電 流，其漏電流公式為 [8] ：. J SE. qE ) - q(φB 4π r ε o A* T 2 exp k BT . (2.6). 其中 J SE 是蕭基發射的電流密度，A* 是等效理查遜常數 (effect richardson constant) 其值等於 120(m*/m0) A/cm2K2， T 是絕對溫度， q 是單一電子的帶 電量， φB 是跨過氧化層所需最小的能障 (又稱蕭基能障(Schottky barrier height)) ， E 是垂直電場， o 是真空介電係數， r 是相對介電係數， k B 是波 茲曼常數。從能帶圖上來看，金屬端的電子因為溫度而獲得高於 qφB 的能量 跳過氧化層到達半導體端形成漏電流，如圖 2.9 (c) 所示。. 18.
(31) 普爾-夫倫克爾發射 (Poole-Frenkel emission) 造成普爾-夫倫克爾發射的主要原因是原先被氧化層陷阱缺陷所捕捉到 的電子，受到高電場的吸引而跳脫原來陷阱缺陷的束縛開始跳動，然後再被 其他的陷阱缺陷給捕捉，週而復始直到電子從金屬端跳過氧化層到達半導體 端所造成的漏電流，其漏電流公式為 [9] ：. J PF. qE - q(φt π r εo Ct E exp k BT . ) . (2.7). 其中 J PF 是普爾-夫倫克爾發射的電流密度，C t 是和氧化陷阱密度成正比 的常數， E 是垂直電場， q 為電子電荷， φt 為介電層薄膜的陷阱能階 (trap energy level)， o 是真空介電係數， r 是相對介電係數， k B 是波茲曼常數，T 是絕對溫度。從能帶圖上來看，原先被氧化層陷阱缺陷所捕捉到的電子，受 到高電場的吸引而跳脫原來陷阱缺陷的束縛開始跳動，然後再被其他的陷阱 缺陷給捕捉，最後脫離氧化層形成漏電流，如圖 2.9 (d) 所示。. 19.
(32) 2.3 電容器之電容值 電晶體的漏電流機制有非常多種，但當電晶體的通道微縮至特定的長度 時，主要影響元件運作正常與否的關鍵是閘極漏電流，且汲極電流 I D 與閘極 氧化層電容值 COX 有著密切的關係，若要討論閘極氧化層對於 MOS 電晶體 物性、電性的影響，可以先從 MOS 電容器的特性討論。 2.3.1 介電係數 介電係數又可稱為介電常數，我們先以平行板電容器進行討論，在真空 的環境中，兩個面積為 A 的平行金屬板，距離為 d ，外加電壓為 Vd ，此時在 兩金屬板上會分別感應出 q 和 q 的電荷，如圖 2.10 所示，則感應出來的電 容值 C 為 [10] ： C. 0 A. (2.8). d. 因兩平行板之間是無任何介值的真空狀態， 0 為真空介電係數，其值為 8.854×10-12 F/m。. 圖 2.10 平行版電容器示意圖 (真空中) 20.
(33) 若在兩平行板之間放上面積為 A 、厚度為 d 的絕緣介電材料，相對介電 係數為 r ，此時在兩金屬板上會分別感應出 q 和 q 的電荷，如圖 2.11 所 示，則感應出的電容值 C 為： C. 0 r A. (2.9). d. 其中 r 為介電材料的介電係數，亦稱相對介電係數，其值每個介電材料 都不一樣。若兩板間的介電材料為二氧化矽，其相對介電係數為 3.9。此時 電容狀態與傳統 MOS 電容器的閘極氧化層相符，當我們使用介電係數較高 的材料當作閘極介電層時，所製成的電容器其電容值也會愈高。. 圖 2.11 平行版電容器示意圖 (填滿絕緣材料) 相對介電係數的符號除了用「 r 」外，也可以英文字母「 k 」表示；一 般來說，我們會把二氧化矽的介電係數 3.9 當作一個標準值，當 k 值高於 3.9 時，即稱為 high- k ，此材料就稱為高介電係數材料。低於 3.9 時，則為 low- k ， 稱為低介電係數材料。閘極氧化層的厚度 ( t ox ) 會隨著摩爾定律逐年微縮， 但過薄的閘極氧化層會造成閘極漏電流過大，使得元件無法正常運作，因此 若要在閘極氧化層維持一定的厚度下，卻要提高電容值最直接的方法，就是 21.
(34) 以高介電係數材料取代傳統二氧化矽的閘極氧化層，而取代後所得到的特性 是否有比傳統二氧化矽較佳，常用的測量方式是測量試片電容特性後，計算 中等效氧化層厚度 (equivalent oxide thickness, EOT) [11] ： EOT . 0 SiO A 2. C max. 和漏電流的大小判別。. 在相同偏壓電場之下，等效氧化層厚度為 15 Å 的高介電係數介電層， 和實際厚度為 15 Å 的傳統閘極氧化層相比，如圖 2.12 所示，可明顯看出高 介電係數介電層的漏電流值約小四個數量級，顯示使用高介電係數介電層取 代傳統氧化層的做法，對提高電晶體的輸出電流 I D 或降低閘極漏電流 I g 的 可行性是相當高的 [12] 。. 圖 2.12 高介電氧化層和傳統氧化層之漏電流比較圖 [12] 22.
(35) 2.3.2 閘極介電層條件 基本上，介電係數應該越大越好，但並不是介電係數越高的材料就越適 合當作閘極介電層，要成為一個優秀電晶體的閘極氧化層必須符合以下特 性： 1. 介電係數越高越好 2. 能隙越寬越好 3. 熱穩定性良好 4. 閘極漏電流越小越好 [13] 5. 與矽的介面品質優良 6. 崩潰電場越高越好 [14] 圖 2.13 和圖 2.14 整理出高介電係數材料的介電係數 r 、能隙值 Eg 和與 矽之間的能障值 φB 的關係 [15]。. 圖 2.13 高介電材料的介電係數和能隙關係圖 [15] 23.
(36) 圖 2.14 各種材料的能隙值 [15]. 由圖中可觀察出一個重要的趨勢 -- 「介電係數和能隙值呈負相關」， 即當介電係數越高時，相對的能係值就會越小，而能隙值的大小，關係著閘 極漏電流的多寡，我們可藉由 MOS 電容器的能帶圖看出一些端倪，如圖 2.15 所示。閘極漏電流是電子從基板端跳過氧化層到達閘極時所造成的。當電子 要跳過氧化層則需要獲得高於能障值的能量，因此若氧化層的能隙過小，會 導致能障跟著變小，基板端的電子僅需要獲得一點能量，即可跳過氧化層到 達閘極端，形成閘極漏電流。所以即使 TiO2、Ta2O5 擁有很大的介電係數， 但能障過小，亦不適合拿來當作閘極氧化層的材料。. 24.
(37) 圖 2.15 MOS 電容器之能帶圖. 2.3.3 高介電係數材料 因此，藉由上小節的討論，文獻中可以找出各種不同可以成為適合當作 高介電係數的閘極氧化層材料，以下針對常被討論的幾種：Al2O3、CeO2、 La2O3、HfO2、ZrO2、Y2O3。 2.3.3.1 Al2O3 Al2O3 材料的特性：介電係數約 8 ~ 10、結晶溫度可達 830 ℃、能隙值 約 8.8 eV [16] 、崩潰電場約 5-30 MV/cm 等，若僅談論結晶溫度和能隙，則 Al2O3 是一良好的高介電係數材料。較可惜的是，當厚度變薄時，平帶電壓 位移也會變大。雖然 Al2O3 稱作為 high- k 材料，但與其他材料相比，仍有不 足的地方。. 25.
(38) 2.3.3.2 CeO2 CeO2 材料的特性：介電係數約 26、能隙值約 6 eV [17] 、和矽的晶格常 數相近 [18] ，因此有較好的熱穩定性，若僅談論介電係數和較好的介面品 質，則 CeO2 是一良好的高介電係數材料。較可惜的是，在 600 ℃下進行退 火時，會有結晶產生，結晶溫度太低是 CeO2 最大的問題。 2.3.3.3 La2O3 La2O3 材料的特性：介電係數約 27 ~ 30、結晶溫度會隨著薄膜厚度的減 少而上升、能隙值約 5 ~ 6 eV、崩潰電場約 13 MV/cm 等 [19]，若僅談論介 電係數，則 La2O3 是一良好的高介電係數材料。較可惜的是，La2O3 會結晶 溫度太低 (約 350 ℃) 且會因為退火溫度提高而使得介面層變厚，導致相對 介電係數下降 [20] 。 2.3.3.4 HfO2 HfO2 材料的特性：介電係數約 25、結晶溫度約 500 ℃[16][21]且結晶溫 度會隨著薄膜厚度的減少而上升、能隙值約 5.7~6 eV、崩潰電場約 8.5 MV/cm 等，若僅談論介電係數和較好的介面品質，則 HfO2 是一良好的高介電係數 材料。較可惜的是，HfO2 結晶溫度太低 [12] 和薄膜內部有電荷缺陷的問題。 2.3.3.5 ZrO2 ZrO2 材料的特性：介電係數約 18 ~ 25、結晶溫度約 500 ℃、能隙值約 5 eV [22] 、崩潰電場可達 28-30 MV/ cm，不僅有良好的熱穩定性且和 si 有 較佳的品質介面 [23]，若僅談論介電係數和較好的介面品質，如圖 2.16 所 示，則 ZrO2 是一良好的高介電係數材料。較可惜的是，在 500 ℃下進行退 火時，會有結晶產生，結晶溫度太低是 ZrO2 最大的問題 [22] 。. 26.
(39) 圖 2.16 Zr-silicate/Si (100) 的 TEM 圖 [23] 2.3.3.6 Y2O3 Y2O3 材料的特性：介電係數約 13 ~ 17、結晶溫度約 850 ℃、能隙值約 5.8 eV、有較高的熱穩定性等。此外 Y2O3 和 Si 兩種材料之間的晶格係數差 異不大 (lattice mismatch)，分別是 a(Y2O3) = 1.06 nm 和 a(Si)×2 = 1.086 nm[24][25]。晶格係數差異不大的情形下，沉積 Y2O3 薄膜可以得到比較為平 滑的表面，是一良好的高介電係數材料。較可惜的是，Y2O3 薄膜在沉積的 過程中，介電層容易和矽基板互相擴散，如圖 2.17 所示 [26] ，造成電性的 不穩定。. 27.
(40) 圖 2.17 Y2O3/Si (100) 的 TEM 圖 [26] 2006 年 M. H. Tang 等研究人員針對 Y2O3 薄膜來做不同退火溫度的探討 [24] 。圖 2.18 為 C-V 的量測，從結果可以觀察出隨著退火溫度的上升，電 容值會下降，文獻中解釋是因為有界面層的產生，且退火溫度越高會造成界 面層的厚度越厚，使得電容值因此而下降。另外平帶電壓的變化量也很小， 退火溫度從 700 oC 到 900 oC 其數值從 0.22 V 降到 0.07 V。接著文獻中還計 算出不同退火溫度下的介電係數，如圖 2.19 所示。由圖中得知，退火溫度 在 700 oC 之前，介電係數是上升的，原因是這時候結晶的量是比界面層的 厚度來得多的，所以會造成介電係數的上升。從 700 oC 之後隨著退火溫度 28.
(41) 增加，介電係數卻又降低，此時的界面層的厚度是大於結晶的量才會造成介 電常數的下降。另外如圖 2.20 為 I-V 的量測結果，由圖中發現退火溫度越高， 則漏電流會越小，在電壓為 1.5 MV/cm 的時候隨著退火溫度的增加而漏電流 從 4.75 10-8 降到 9.0 10-6 A/cm2. 圖 2.18 Y2O3 在不同退火溫度下的 C-V 圖 [24]. 29.
(42) 圖 2.19 Y2O3 在不同退火溫度下的介電係數和遲滯現象改變量 [24]. 圖 2.20 Y2O3 在不同退火溫度下的 I-V 圖 [24] 30.
(43) 2009 年 L. K. Chu 等研究人員先將 n-type Ge 的晶片，利用氫氟酸和去 離子水做清潔的動作，接著再做 450 oC 的退火來去除原生氧化層。接著利 用電子束蒸鍍來將 Y2O3 沉積在 n-type Ge (100)的晶片上，最後再利用電子束 蒸鍍把 Al2O3 鍍上去來當作電極作使用，其面積為 7.85×10-5cm2 。完成之後 分別做電性和物性的分析 [27] 。如圖 2.21 所示，為 TEM 所拍攝出來的圖， 圖中可以很清楚的看到 Al2O3/ Y2O3/Ge 的結構。如圖 2.22 所示，用 XPS 所 分析出來的結果，在圖 Ge 3d 中，binding energy 為 29.8 eV，指的是 Ge。而 在圖 Y 3d 中，Binding energy 為 157.35 eV 和 157.65 eV，分別指的是 Y2O3 和 YxGeyO。另外 155 eV 的位置則是 Ge-Y。接下來則是量測電容之後所得 到的結果，如圖 2.23 所示，先利用得到的電容值計算出的介電係數高達 17.3，接著再利用得到的介電係數和氧化層電容的最大值算出等效於電容的 厚度為 2.41 nm。而圖 2.23 中的小圖，則是量測漏電流的結果，所得到的漏 電流很小，其值為 7.6×10-9 A/cm2 。最後作者還有利用 charge pumping measurement 來量測 Dit，所得到的值大約為 6.7×1012 cm-2eV-1 。. 圖 2.21 Y2O3/Ge (100) 的 TEM 圖 [27]. 31.
(44) 圖 2.22 Y2O3/Ge (100) 的 XPS 圖 (a) Ge 3d 和 (b) Y 3d [27]. 圖 2.23 Y2O3/Ge (100) 的 C-V 圖 [27]. 32.
(45) 2009 年 K. Matsunouchi 等研究人員利用濺鍍的方式將金屬釔 (yttrium) 摻雜到氧化鋁 (AlO) 中，探討金屬釔在不同比例之下 YAlO 薄膜的情形， 而厚度是從 90-130 nm [28] 。XPS 的分析結果如圖 2.24 所示，圖 Al 2p 中， binding energy 為 72.65 eV，指的是 Al，而在 74.7 eV，指的是 Al2O3。圖 Y 3d 中，binding energy 為 156.4 eV 和 158.15 eV，指的是 Y2O3。圖 2.25 為 YAlO 薄膜的成份比，其中若金屬釔的比例增加，會讓氧氣的含量下降。接著作者 還有做 I-V 的量測，其結果發現薄膜 YAlO 中，金屬釔含量為 10 %時，所量 得的漏電流是最小的。文獻中解釋的原因是因為適量的釔原子會填補漏電流 的路徑，使得漏電流變小。但是又發現金屬釔的含量若是增加到 34%時，所 量測的漏電流卻會變大。原因是金屬釔的比例若是增加，會使得氧氣的含量 減少，而造成氧空缺這種缺陷的增加，而讓漏電流上升，如圖 2.26 所示。 圖 2.27 為 YAlO 薄膜在摻雜不同比例的釔，所計算出來的介電係數。隨著釔 的比例增加，會造成介電係數的上升。. 33.
(46) 圖 2.24 YAlO 薄膜的 XPS 圖 (a) Al 2p 和 (b) Y 3d [28]. 圖 2.25 YAlO 薄膜的成份比 [28] 34.
(47) 圖 2.26 不同成分比的 YAlO 薄膜的 I-V 圖 [28]. 圖 2.27 不同成分比的 YAlO 薄膜介電係數 [28] 35.
(48) 同年 P. S. Das 等研究人員將 Y2O3 薄膜沉積在 n-GaAs 的基板上，並進 行電性和漏電流機制的研究 [29] 。而薄膜的沉積方式是利用濺鍍的方式來 形成 Y2O3 薄膜，其厚度為 9 nm，最後再使用熱蒸鍍的方式把鋁電極沉積上 去，其鋁電極的面積為 1.96×10-3 cm2。圖 2.28 為高頻時所量測出的電容值， 作者利用量測出來的電容值去計算來得到介電係數和等效氧化層厚度，而所 計算出的介電係數為 16.4，且等效氧化層的厚度為 2.1 nm。接著作者對元件 做漏電流的量測如圖 2.29 所示，在平帶電壓 (flatband voltage)為 1 V 時，其 量測出來的電流密度為 3.6×10-6 A/cm-2。. 圖 2.28 Y2O3 薄膜的 C-V 圖 [29]. 36.
(49) 圖 2.29 Y2O3 薄膜的 I-V 圖 [29]. 最後作者還針對薄膜做了漏電流機制的探討。圖 2.30 為 Y2O3 薄膜在不 同溫度下所量測得到的電流值，由圖中可以觀察出，隨著溫度的上升，其電 流值越高。而圖 2.31、2.32、2.33 則是對 Y2O3 薄膜分別做了 Schottky emission 和 Poole-Frenkel emission 兩種漏電流機制的分析。其中分析出來的結果發 現，在負偏壓的部分，溫度從 75 oC 到 150 oC 且電場從 0.66 MV/cm 到 5.55 MV/cm 是符合 Schottky emission，其能隙值為 1.4 eV。正偏壓的部分在溫度 從 75 oC 到 150 oC 且電場從 0.66 MV/cm 到 3.88 MV/cm 的時候是符合 Schottky emission，其能隙值為 1.48 eV。而溫度從 75 oC 到 150 oC 且電場從 5.55 MV/cm 到 4 MV/cm 是符合 Poole-Frenkel emission，其能隙值為 1.12 eV。. 37.
(50) 圖 2.30 Y2O3 薄膜在不同溫度下的 I-V 圖 [29]. 38.
(51) 圖 2.31 Y2O3 薄膜在 75 oC 到 150 oC 滿足 Schottky 基板注入 [29]. 圖 2.32 Y2O3 薄膜在 75 oC 到 150 oC 滿足 Schottky 閘極注入 [29] 39.
(52) 圖 2.33 Y2O3 薄膜在 75 oC 到 150 oC 滿足 Poole-Frenkel 閘極注入 [29]. 2010 年 C. H. Liu 等研究人員使用射頻濺鍍技術，在 P 型矽基板上製備 Y2O3 介電層厚度為 7 nm 的電容器，並執行 650 ℃、750 ℃、850 ℃三種溫 度的快速熱退火，觀察其電性和物性。結晶特性使用 XRD 檢測試片不同深 度的結晶情形，結果如圖 2.34 (a) (b) (c) 所示。圖中顯示厚度僅 7 nm 時的純 Y2O3 介電薄膜，退火溫度至 850℃時仍保持平滑未產生任何結晶；在電性量 測方面，退火溫度的高低和漏電流大小、相對介電係數都呈現負相關，表示 介面層與漏電流和相對介電係數息息相關的論點再次被提出 [30] 。. 40.
(53) 圖 2.34 不同溫度的 XRD 圖 (a) 650 ℃ (b) 750 ℃ (c) 850 ℃ [30] 41.
(54) 整理以上討論各高介電係數材料之特性如表 2.2。 表 2.2 高介電係數材料的介電係數、能隙和結晶溫度圖. 本研究以 Y2O3 薄膜為主，由文獻中可以得知摻 Zr 可以使薄膜和矽基板 有良好的介面品質且得到較好的熱穩定性，因此在製作 Y2O3 薄膜之前使用 Zr 靶材所製作的薄膜作為阻擋層，以防止 Y2O3 和矽基板相互擴散，之後用 儀器量測其結構之電性和物性，詳細的實驗過程將會在第三章深入探討。. 42.
(55) 第三章. 實驗設計. 3.1 研究動機 如第二章討論各種高介電係數材料後發現 Y2O3 薄膜的特性非常適合用 來取代傳統 MOSFET 的氧化層 (SiO2)，但在 Y2O3 薄膜的沉積過程中，介電 層容易跟矽基板與金屬閘極互相擴散。文獻中顯示 ZrO2 有良好的熱穩定性 且和矽的介面品質也較佳。故本實驗嘗試將 Zr 和 Y2O3 做共濺鍍於 p 基板 上，最後仿照文獻中，若 HfO2 為介電層則電極下面墊 HfN 當作覆蓋層，目 的是可以抵擋 Hf 的擴散、應力舒緩、介面層的產生。因此另一批試片將 ZrN 製作在電極之下以探討此結構之物性與電性。本章節將使用電性和物性量測 機器作一介紹。. 3.2 製程與物性量測儀器簡介 3.2.1 濺鍍機 (co-sputtering system) 本研究使用磁控濺鍍法的濺鍍機來進行薄膜的製作，以下簡單的介紹其 工作原理，先使用機械幫浦對工作腔體粗抽真空約至 10-2 torr，接著開啟旋 轉式幫浦對工作腔體進行細抽的動作，當真空度達到 10-6 torr 時，通入工作 氣體 (通常為氬氣)，接著在基板端 (陽極)和靶材 (陰極)端施加高壓電場， 電子受到高電場的作用，會撞擊在腔體內的氬氣原子，而產生出一帶正電的 氬原子和一帶負電的電子，然後帶正電的氬離子受到靶材 (陰極)端的吸引， 進而撞擊出靶材的原子，當腔體中的平均自由路徑 (mean free path)大於基板 和靶材間的距離時，將會在基板的表面形成一層薄膜，且為了提高薄膜的純 度和均勻性，會在鍍膜前先進行預鍍和給予基板端的轉盤等速旋轉。. 43.
(56) 圖 3.1. 濺鍍機示意圖. 3.2.2 快速退火爐 (RTA) 本研究使用技鼎 ARTs 150 快速熱退火爐執行熱處理，如圖 3.2 所示。 在薄膜製作完成之後，薄膜內部會存在缺陷和雜質等問題，經由熱處理不但 可以修補缺陷，亦可降低雜質所造成的影響，但是熱處理的溫度若太高或是 執行的時間太長，反而會造成薄膜之間的原子過度擴散，更有機會使薄膜產 生結晶的現象，造成元件的性能變差，因此熱預算就變得格外的重要。目前 製程上常使用的熱處理方式為：快速熱退火 (RTA)，意指可以在很短的時間 內將溫度升到所需的高溫，接著維持數秒鐘，再進行降溫的動作，此製程步 驟可以達到修補缺陷和降低雜質的目的，也比較不容易造成界面層過厚的情 形或薄膜結晶的產生。. 圖 3.2. 實驗設備 － 快速熱退火爐 44.
(57) 3.2.3 X 光繞射儀 (XRD) 本研究使用 XRD 的量測來得知介電層薄膜是否產生結晶，以下簡單的 介紹其工作原理和實驗中所使用的機器，如圖 3.3 所示。當材料晶體平面的 間格和工作的 X 光波長相同，當 X 光被晶體散射時，即會發生干涉現象而 產生繞射，一般來說產生繞射的現象需要滿足兩個條件，一是材料晶體平面 的間格和工作的 X 光波長相同，二是材料中的原子有規則的排列，當反射 時會發生兩種干涉現象，一是破壞性干涉，即代表著薄膜沒有產生結晶現 象，二是建設性干涉，即代表著薄膜有產生結晶的現象。而不同角度的 X 入射光可以知道其結晶方向，peak 越高代表材料結晶越多，寬度越寬則代表 材料結晶的晶粒越大。以上的理論皆須滿足布拉格定律 (bragg’s law)，其方 程式如下： 2 d s i n. (3.1). 其中 為 X 光波長， d 為兩平行晶隔間的距離， 為繞射角。. 圖 3.3. XRD 工作原理示意圖. 3.2.4 原子力顯微鏡 (AFM) 本研究使用 AFM 來量測介電層薄膜的表面粗糙度，以下簡單的介紹其 工作原理，如圖 3.4 所示。當探針的尖端和量測試片表面接觸時，由於懸臂 樑的彈性係數和原子間的作用力相當，因此，探針的尖端和量測試片表面原 子的的作用力會使得懸臂樑在垂直方向上做運動，配合上偵測懸臂樑偏移量 45.
(58) 的機制、掃描系統和回授電路，即可得到量測試片的表面形貌。一般 AFM 的種類，大致上可分為接觸式、非接觸式、輕敲式三大類： 接觸式 探針和量測試片之間的作用力很小 (約為 10-6~10-10 N)，但是接觸的面 積很小，因此如有太大的作用力會刮壞量測試片的表面 (尤其是對軟性的材 質)，不過此類型的 AFM 通常會得到較高的解析度。 非接觸式 為了解決接觸式 AFM 會刮壞量測試片表面的缺點，因此非接觸式 AFM 便被發展出來。此類型的 AFM 是利用原子間長距離的吸引力－凡德瓦力 (Vanderwaals' forces)為機制來運作，由於探針和量測試片沒有接觸，因此沒有 被刮壞的疑慮，但此類型的 AFM 的解析度相對就比較差。 輕敲式 將非接觸式 AFM 改良，把探針和量測試片的距離拉近，增加振幅，使 得探針擺盪至最低點時接觸量測試片，由於量測試片表面的高低起伏，使得 探針的振幅改變，進而取的量測試片的表面形貌。其解析度介於接觸式 AFM 和非接觸式 AFM 之間，且幾乎不刮傷量測試片，但由於高頻率的敲擊影響， 對硬度很高的待測物來說，探針針頭可能磨損，甚至留下殘留物於量測試片 表面。. 圖 3.4. AFM 工作原理示意圖 46.
(59) 3.3 氧化釔電容器的製作 3.3.1 矽晶圓的前處理 首先先將 p 型半導體放進蝕刻液 (buffer oxide etcher, BOE)浸泡約一分 鐘，目的是除去 p 型半導體表面的原生氧化層 (native oxide)，接著用去離子 水 (DI water)洗去表面殘留的蝕刻液，然後再以氮氣 (N2)將水氣吹乾，不殘 留在矽晶圓表面，最後趕緊將矽晶圓放入濺鍍機的腔體內，保持真空狀態， 以防止 native oxide 再次的產生。 3.3.2 薄膜沉積 雖 然 沉 積 薄 膜 的 方式 有 許 多 種 ， 包 含物 理 氣 相 沉 積 (PVD) – 蒸 鍍 (evaporation)、濺鍍 (sputter)；化學氣相沉積 (CVD)‥等。而本實驗選擇使 用物理氣相沉積中的「濺鍍法」來進行沉積薄膜，主要的原因是因為濺鍍法 的沉積速度較快且得到的薄膜均勻性也較其它方式好。圖 3.5 是本研究所使 用的濺鍍機，將矽基板放置於上方 (陽極)，欲沉積之靶材置於下方 (陰極)， 將 Zr 靶材放置於 GUN 1 且將電源設定為直流電源，原因是因為 Zr 靶材是 屬於金屬靶材，將 Y2O3 靶材放置於 GUN 2 且將電源設定為射頻電源，原因 是因為 Y2O3 靶材是屬於陶瓷靶材，接著用旋轉式幫浦 (rotary pump)對實驗 腔體進行粗抽的動作至 5 x 10-2 torr，再使用渦輪幫浦 (turbo pump)細抽到所 需要的真空環境 5 x 10-6 torr，就開始通入 20 sccm 的氬氣和 4 sccm 的氧氣， 並且讓渦輪幫浦持續抽氣以保持實驗腔體內的壓力，以提高平均自由路徑； 接著於射頻電源加以 100 W 的電功率，同時於直流電源分別加以 3、6、9 W 的電功率，製作 Y2O3+Zr 和 Y2O3 的閘極氧化層；再將直流電源加以 70 W 的 電功率且關閉氧氣流量，分別製作 ZrN (含氮氣流量 1 sccm )和 Ti 金屬層， 完成實驗所需電容器結構。圖 3.6 是共鍍濺鍍機之操作介面。. 47.
(60) 3.3.3 快速熱退火 在閘極氧化層製作完成之後，會對試片進行退火處理，此時通入的氣體 為氮氣 (N2)，而退火溫度分別為 550、700 和 850 ℃。升溫的方式在 550. ℃. 時，用 12 秒的時間升到 550 ℃，接著持溫 30 秒然後再降溫 2500 秒。另外 700 ℃以及 850 ℃則是先把溫度升到 550 ℃所花的時間為 12 秒，接著持溫 3 秒，再分別花 5、6 和 7 秒的時間將溫度升高到 700 ℃以及 850 ℃，然後在 持溫 30 秒，最後在進行降溫的動作時間為 2500 秒。表 2.3 (a)和表 2.3 (b)是 本實驗沉積薄膜之條件。. 圖 3.5. 圖 3.6. 實驗設備 － 共鍍濺鍍機. 共鍍濺鍍機之操作介面. 48.
(61) 表 3.1 製做 Y2O3+Zr/ Y2O3/Ti 薄膜參數表. 表 3.2 製做 Y2O3+Zr/ Y2O3/ZrN/Ti 薄膜參數表. 3.3.4 製作鋁電極 做完快速熱退火之後，就要來沉積鋁電極。一開始先把 Mask 貼在試片 上面，其鋁電極的規格分別為直徑 200 μm 以及 600 μm。沉積的方式一樣是 利用濺鍍法，使用的鋁靶材大小為 3 吋。與沉積時相同一樣是先抽到高真 空，然後通入氮氣 20 sccm 並將電漿點起。沉積時的鍍率為每秒鐘 0.208 nm， 而鋁電極厚度為 250 nm。 最後圖 3.7 是氧化釔電容器之製作流程圖， 圖 3.8 和圖 3.9 是氧化釔電 容器結構示意圖。. 49.
(62) 圖 3.7 氧化釔電容器之製作流程圖. 圖 3.8 電容器 Al/Ti/Y2O3/Y2O3+Zr/Si 結構示意圖. 50.
(63) 圖 3.9 電容器 Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si 結構示意圖. 3.4 Y2O3 電性與物性量測 本研究使用 Agilent E4980 來量測製作完成的電容器之電容值 C-V 特性 (量測時選用較大的上電極 300 um 的圓點)，如圖 3.10 所示。使用 Agilent B1500A 來量測製作完成的電容器之漏電流 I-V 特性 (量測時選用較小的上 電極 100 um 的圓點)，如圖 3.11 所示。此外進行升溫量測電容器之漏電流， 進而得知此電容器符合何種漏電流機制。 另外準備一批不需要鍍上金屬鋁電極的試片，目的是針對電容器的物性 量測所製備的，將退火過後的電容器做 AFM 量測以得知其表面粗糙度，做 XRD 量測以了解其結晶狀況與特性，如圖 3.12 所示。. 51.
(64) 圖 3.10 實驗設備 － Agilent E4980. 圖 3.11 實驗設備 － Agilent B1500A. 圖 3.12 實驗設備 － XRD. 52.
(65) 第四章. 實驗結果. 4.1 Y2O3 薄膜電容器基本性質量測分析 在進行完熱退火之後的 MOS 電容器，高介電係數薄膜往往會因為受到 高溫的影響而產生結晶，且高溫會使得 MOS 結構中的薄膜之間發生相互擴 散的情形，導致層與層之間形成界面層 (interfacial layer, IL)，因此我們將由 第三章的流程製作出來的 MOS 電容器進行 XRD、AFM 以及 I-V、C-V 和變 溫 I-V 等機台的量測分析 Y2O3 薄膜的物理特性和電性量測。 4.1.1 X-ray 繞射分析 根據 XRD 量測出來的繞射圖形，由峰值的繞射角度可以對照 JCPDS card 得知其薄膜的結晶物質，隨著選擇的材料和組成的不同，所得到的強度和繞 射角度也都會不一樣，此外由峰值的強度和寬度可以判斷其結晶的數量和結 晶晶粒的大小程度。 圖 4.1 (a) ~ (c)為 Al/Ti/Y2O3/Y2O3+Zr/Si (6 W)、圖 4.1 (d) ~ (i)為 Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (3 W 和 6 W)的疊層結構，分別在經過 550 ℃、 700 ℃和 850 ℃的快速熱退火後所得到的 XRD 圖，由圖中可以得知，即使 熱退火至 850℃，在繞射角為 30 度時，並沒有峰值的產生，則表示氧化層 薄膜並沒有結晶的產生，而約在 55 ~ 57 度有兩個峰值，則隨著溫度上升而 增加，一是矽基板的訊號，而另一個為矽化物 (silicate)的訊號。 圖 4.1 (j) ~ (l)為 Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (9 W)疊層結構在經過 550 ℃、700 ℃和 850 ℃的快速熱退火後所得到的 XRD 圖，由圖 4.1 (l)中可以 明顯的看到，在繞射角為 30 度時，有峰值的產生，則表示氧化層薄膜已經 有結晶的產生，推論是因為當 Zr 的含量過多(達 9 W)時，文獻中也指出 Zr 的結晶溫度較低，所以才會在退火溫度達 850 ℃時，薄膜產生結晶。. 53.
(66) 圖 4.1 (a) Al/Ti/Y2O3/Y2O3+Zr/Si (6 W)@ 550 ℃的 XRD 圖. 圖 4.1 (b) Al/Ti/Y2O3/Y2O3+Zr/Si (6 W)@ 700 ℃的 XRD 圖 54.
(67) 圖 4.1 (c) Al/Ti/Y2O3/Y2O3+Zr/Si (6 W)@ 850 ℃的 XRD 圖. 圖 4.1 (d) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (3 W)@ 550 ℃的 XRD 圖 55.
(68) 圖 4.1 (e) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (3 W)@ 700 ℃的 XRD 圖. 圖 4.1 (f) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (3 W)@ 850 ℃的 XRD 圖 56.
(69) 圖 4.1 (g) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (6 W)@ 550 ℃的 XRD 圖. 圖 4.1 (h) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (6 W)@ 700 ℃的 XRD 圖 57.
(70) 圖 4.1 (i) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (6 W)@ 850 ℃的 XRD 圖. 圖 4.1 (j) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (9 W)@ 550 ℃的 XRD 圖 58.
(71) 圖 4.1 (k) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (9 W)@ 700 ℃的 XRD 圖. 圖 4.1(l) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (9 W)@ 850 ℃的 XRD 圖 59.
(72) 4.1.2 AFM 分析 根據 AFM 的掃描所量測出來的表面形貌圖，並得到表面粗糙度(Rms 與 Ra)的數據，若高介電係數薄膜因為高溫熱退火後而產生結晶的狀況下，表 面會較為粗糙，而這樣的表面較容易有可靠度方面的問題。 圖 4.2 (a) 為 Al/Ti/Y2O3/Y2O3+Zr/Si (6 W) 、 圖 4.2 (b) ~ (d) 為 Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (3 W、6 W 和 9 W)的疊層結構，在經過 850 ℃的 快速熱退火後所得到的表面形貌圖，由數據可以得知，表面粗糙度會隨著熱 退火溫度上升而變大，且整體來說，有 ZrN 疊層結構的 MOS 電容器有較高 的表面粗糙度，這是因為多沉積了一層 ZrN 的關係所導致的。各製程條件參 數下的 AFM 數據，請參閱表 4.1。. 60.
(73) 圖 4.2 (a) Al/Ti/Y2O3/Y2O3+Zr/Si (6 W)@ 850 ℃的 AFM 圖. 圖 4.2 (b) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (3 W)@ 850 ℃的 AFM 圖. 61.
(74) 圖 4.2 (c) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (6 W)@ 850 ℃的 AFM 圖. 圖 4.2 (d) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si (9 W)@ 850 ℃的 AFM 圖. 62.
(75) 表 4.1 各種結構的 AFM 粗糙度比較表. 63.
(76) 4.2 Y2O3 薄膜電容器電性量測分析 原本以為由 Y2O3+Zr 構成的 MOS 結構所量測出來的 I-V 和 C-V 會有明 顯的趨勢，但是量測出來的結果卻發現並不是所想的那樣。於是本實驗將量 測的電性資料用累積分佈函數 (cumulative distribution function, CDF)作圖， 此圖的功能是描述數據的累計次數或百分比的分配情形，作法是將水平軸標 示實驗隨機變數之值 (I-V 的 X 軸為漏電流，C-V 的 X 軸則為電容值)，垂 直軸標示累計次數或累計相對次數 (業界常用 CDF . i 0.3 ； n 為資料的總 n 0.4. 數， i 為相對的次數)，接著再用直線將各點連接起來。. 本實驗將每一個製程條件下所製作出來 MOS 電容器針對 I-V 和 C-V 各 量測取得三十個資料，將這三十個點的資料用盒鬚圖 (box-plot)的方法，先 將離群值 (outliers)挑出後，再用剩下的資料點用 CDF 做圖。 結果如圖 4.3 (a)~(h)，拿圖 4.3 (a) Al/Ti/Y2O3/Y2O3+Zr/Si@6 W 的結構的 例子來說，圖中的曲線指出在中位數 (即 50 %的位置)分別在 550 ℃、700 ℃ 和 850 ℃有漏電流約 5.5×10-9、5.5×10-10 和 2.6×10-8 A/cm2，有很接近的電容 值約 4.5×10-10 F/cm2，這樣的資料顯示說明了，本實驗的數據是沒有問題的， 所以本實驗才進一步的討論沒有趨勢的 I-V 和 C-V 圖。 再舉圖 4.3 (e) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@6 W 的 CDF-IV 圖來說，圖中 顯示在 550 ℃和 700 ℃的曲線斜率近似，代表的意思是造成漏電流的主導 機制為一種 (有無滿足蕭基發射)，而 850 ℃的曲線，則分三段兩種斜率， 代表的意思是造成漏電流的主導機制為兩種 (有無滿足蕭基發射及 EOT 的 厚薄)，內容詳載於後。. 64.
(77) 圖 4.3 (a) Al/Ti/Y2O3/Y2O3+Zr/Si@6 W 的 CDF-IV 圖. 圖 4.3 (b) Al/Ti/Y2O3/Y2O3+Zr/Si@6 W 的 CDF-CV 圖. 圖 4.3 (c) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@3 W 的 CDF-IV 圖 65.
(78) 圖 4.3 (d) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@3 W 的 CDF-CV 圖. 圖 4.3 (e) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@6 W 的 CDF-IV 圖. 圖 4.3 (f) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@6 W 的 CDF-CV 圖 66.
(79) 圖 4.3 (g) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@9 W 的 CDF-IV 圖. 圖 4.3 (h) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@9 W 的 CDF-CV 圖. 67.
(80) 4.2.1 I-V (電流-電壓)分析 本實驗使用第三章所介紹的 Agilent B1500A 來量測製作完成的電容器 之漏電流 I-V 特性，將待測試片擺放置量測載台，接著使用探針接觸上、下 電極 (閘極鋁電極面積為 2.83 × 10-3 ㎝ 2)，得到的漏電流會做正規化，量測 電壓由 0 V 掃至-3 V，再由 0 V 掃至+3 V，所代表的意思為閘極注入和基板 注入的漏電流，本實驗將量測出來的數據用 Orange 6.1 軟體繪製，得到的電 容器之漏電流曲線如圖 4.4 (a) ~ (d)。 拿圖 4.4 (a)的例子來說，圖中顯示在-1 V 且溫度為 550 ℃、700 ℃和 850 ℃時，分別有漏電流 3 × 10-7 ㎝ 2、1 × 10-7 ㎝ 2 和 4 × 10-6 ㎝ 2，此量測 結果發現，即使溫度達 850 ℃較傳統單層的氧化層 Y2O3 的漏電流都來的 低。當退火溫度上升時，一方面會造成薄膜的介面層 (interfacial lay)變厚， 使得漏電流變小，而另一方面來說會造成薄膜產生結晶，使得漏電流變大， 這就可以解釋為何隨著退火溫度上升，漏電流卻沒有相同方向的趨勢，隨後 本實驗也去做了等效氧化層厚度 (EOT)和能障 (barrier high, φB)的量測與 計算，而結論將會詳載在第五章。. 68.
(81) 圖 4.4 (a) Al/Ti/Y2O3/Y2O3+Zr/Si@6 W 的 I-V 圖. 圖 4.4 (b) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@3 W 的 I-V 圖. 69.
(82) 圖 4.4 (c) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@6 W 的 I-V 圖. 圖 4.4 (d) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@9 W 的 I-V 圖. 70.
(83) 4.2.2 C-V (電容-電壓)分析 本實驗使用第三章所介紹的 Agilent E4980 來量測製作完成的電容器之 電容值 C-V 特性，將待測試片擺放置量測載台，接著使用探針接觸上、下 電極 (閘極鋁電極面積為 3.14 × 10-4 ㎝ 2)，得到的電容值會做正規化，量測 電壓由 0 V 掃至-3 V，再由 0 V 掃至+3 V，所代表的意思為閘極注入和基板 注入的漏電流，本實驗將量測出來的數據用 Orange 6.1 軟體繪製，得到的電 容器之漏電流曲線如圖 4.5 (a)~(d)。 圖中顯示不管哪一個溫度或哪種製程的條件下，電容值都落在 1.2 ~ 1.4 × 10-6 F/㎝ 2，此量測結果發現，電容值較傳統單層的氧化層 Y2O3 的電容值 都來的高。當鍍膜的瓦數 (DC power)上升時，一方面會造成薄膜的介面層 (interfacial lay)變薄，使得電容值變大，而另一方面來說會讓薄膜的結晶變 少，使得電容值變小，隨後本實驗也去做了等效氧化層厚度 (EOT)，如表 4.2 和能障 (barrier high, φB)的量測與計算，而結論將會詳載在第五章。. 表 4.2 各種結構和條件的介電係數和等效氧化層厚度表 結構和瓦數 Al/Ti/Y2O3/Y2O3+Zr/Si, 6W. Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si, 3W. Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si, 6W. Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si, 9W. 溫度 (℃). 介電係數 (εr). EOT (nm). 550. 13.2. 2.07. 700. 12.7. 2.15. 850. 13.4. 2.04. 550. 10.5. 2.59. 700. 12.4. 2.20. 850. 12.0. 2.27. 550. 12.4. 2.20. 700. 13.2. 2.07. 850 550 700 850. 12.0 12.6 14.7 13.4. 2.28 2.17 1.86 2.04. 71.
(84) 圖 4.5 (a) Al/Ti/Y2O3/Y2O3+Zr/Si@6 W 的 C-V 圖. 圖 4.5 (b) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@3 W 的 C-V 圖. 72.
(85) 圖 4.5 (c) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@6 W 的 C-V 圖. 圖 4.5 (d) Al/Ti/ZrN/Y2O3/Y2O3+Zr/Si@9 W 的 C-V 圖. 73.
Outline
相關文件
Evaluation of the association between t he characteristics of physicians and th eir practices with the availability of electronic health records.. Association with the availability
◦ 金屬介電層 (inter-metal dielectric, IMD) 是介於兩 個金屬層中間，就像兩個導電的金屬或是兩條鄰 近的金屬線之間的絕緣薄膜，並以階梯覆蓋 (step
* 1. List any 5 types of market segmentation. Briefly describe the characteristics and contents of a good research report.. Resources for the TEKLA curriculum at
(Another example of close harmony is the four-bar unaccompanied vocal introduction to “Paperback Writer”, a somewhat later Beatles song.) Overall, Lennon’s and McCartney’s
• Concept of High Conflict Complainants, their characteristics and relationship with Personality Disorders.. • Tips in handling High Conflict
This Supplementary Guide is prepared by Curriculum Development Council (CDC) Committee on Chinese Language Education and CDC Ad Hoc Committee on Supplementary Guide to the
The min-max and the max-min k-split problem are defined similarly except that the objectives are to minimize the maximum subgraph, and to maximize the minimum subgraph respectively..
【Figure 4-50】 The difference of electrical capacity characteristics of specimens at 5 minutes deposition time with various dispersing percentage carbon
