應用於心電圖模組中類比與混合信號電路之開發(I)

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行政院國家科學委員會專題研究計畫成果報告

應用於心電圖模組中類比與混合信號電路之開發(I)

研究成果報告(精簡版)

計畫類別：個別型計畫編號： NSC 99-2221-E-151-064- 執行期間： 99 年 08 月 01 日至 100 年 07 月 31 日執行單位：國立高雄應用科技大學電子工程系計畫主持人：丁信文共同主持人：王鴻猷計畫參與人員：碩士班研究生-兼任助理人員：林宗成碩士班研究生-兼任助理人員：陳鴻毅報告附件：出席國際會議研究心得報告及發表論文處理方式：本計畫涉及專利或其他智慧財產權，2 年後可公開查詢

中華民國 100 年 09 月 17 日

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一、中文摘要：

老年人口的增加已經是現階段對於未來國家發展與政策制定規劃必須審慎面對與重視的現象，為了維持老年化社會下的國民健康，對於具有監控生理訊號能力的電子儀器設備有相當迫切之需要。「生理訊號擷取系統(Biopotential signals acquisition system)」是居家照護以及遠距醫療中最重要的系統之一，但微弱的生理訊號極容易受到系統內、外部各種雜訊以及受測者本身的各種生理訊號干擾影響，這就代表具有一定品質之生理訊號擷取系統的實現有其相當之困難度。心電圖(Electrocardiogram, ECG)是用來研判心臟活動的重要指標，亦是一個具有相當廣泛應用的生理訊號擷取系統。心電圖模組當中包含感應部分(sensor)、心電圖監視模組(ECG monitoring module)以及顯示(display)等部分，其相關積體電路技術的開發亦可應用於腦電波 (EEG)、眼電圖(EOG)以及肌電圖(EMG)等系統之研討與發展。本研究計劃即規劃對於心電圖系統內部當中大量的類比與混合信號電路，例如：類比數位轉換器(ADC)、數位類比轉換器 (DAC)電路以及類比濾波器電路等開發相關的設計與測試驗證技術。以期能夠利用電子電路技術之發展來對於國民健康的需求做出實質的貢獻。關鍵字: 生理訊號擷取系統、心電圖、類比數位轉換器、數位類比轉換器、類比濾波器 Abstract

The increasing of elderly population is a situation that we have to face and concern for the further national development and policy making. There is certainly an emergent requirement of the electronically equipment which is capable of monitoring the biopotential signal for maintaining the health of the elderly population. Biopotential signals acquisition system is one of the most

important systems that can be used in house caring and remote medical treatment. However, the weak biopotential signal is easily disturbed by many kinds of internal and external interferences and the noise caused by the body itself. This characteristic tells us that a high quality biopotential signals acquisition system is difficult to realize.

Electrocardiogram (ECG) is a widely used biopotential signals acquisition system which is mainly composed of sensor, ECG monitoring module, and display. The developments of the related technologies in integrated circuit in this ECG system are believed to also be applied to the systems of EEG, EOG, and EMG.

In the project, a comprehensive analysis and consideration of the widely used analog and mixed-signal circuit in the ECG system is investigated. The related techniques of design and testing of analog-to-digital converter (ADC), digital-to-analog converter (DAC), and analog filter are included in this project. Finally, we wish to make contribution to the requirement of the nationals’ health by means of the achievements of this project.

Keywords: Biopotential signals acquisition system, Electrocardiogram (ECG), analog-to-digital converter (ADC), digital-to-analog converter (DAC), analog filter

二、緣由與目的：

「生理訊號擷取系統(Biopotential signals acquisition system)」是在居家照護以及遠距離醫療之中最重要的系統之一。但是由於生理訊號之強度一般皆非常地微弱，極為容易遭受到系統內部、外部各種雜訊以及受測者本身的各種生理訊號干擾所影響，因此增加了生理訊號在量測方面的困難度，這也代表具有一定品質之生理訊號擷取系統的實現有其相當程度之困難

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性。因此，一般而言需要對於所感測到的生理訊號，做有效的信號放大並且再執行濾波之後級處理來抑制這些難以避免之雜訊，放大後的訊號再進入類比數位轉換器(analog to digital coveter, ADC)，轉換成有意義的數位訊號來做後續之處理。由於老年化人口增加，面對可預期之老年人口之照護需求，具有監控生理訊號的電子儀器設備之重要性亦更加明顯。將積體電路技術加以應用於生理監測器設備，研究電生理訊號的特性及各種生醫應用上所需的電路，將其整合，甚至於積體電路化以達到可攜式的系統，實為一個相當重要且具有意義之探討。運算放大器(operational amplifier, op amp)電路、儀表放大器(instrumentation amplifier, IA)電路與類比濾波器(analog filter) 電路等為重要且經常使用之類比電路，並且廣泛應用於生醫電子系統、電力電子系統與控制系統之中，對於這些電路於生醫方面之應用作更加深入之探討必可提升相關電路技術之水準與增加其實用性[1-4]。上述之類比電路不但在電路設計以及測試驗證方面皆需要大量的系統設計與測試考量，這也大幅度增加了在相關電路硬體開發過程當中的成本[5-9]。基於上述目前所面對的困難與發展方向，本研究計畫便對於管線式(pipelined)ADC 提出一種數位形式可診斷性設計(design for diagnosis)來確認(identify)產生管線式 ADC 之非線性誤差INL 與 DNL 的來源。並且分析各誤差來源對於最後ADC 電路輸出之干擾。另外亦對於一般之ADC 則提出一種新型的「輸出響應分析(output response analyzer, ORA)電路」，可以利用來估算類比數位轉換器之靜態參數與動態參數之估計值。其利用可重複運算之電路特性，簡化整體輸出響應分析電路之架構，因而可降低整體的驗證成本。同時亦開發出具有提升高頻雜訊抑制能力之低通濾波器來減少大電容在電路實現上之硬體成本，以適用於生理檢測系統。對於電流導向式(current-steering) DAC 電路則在電路設計上加以強化，以符合更加先進之高速與低功耗之電路與系統相關應用。

三、研究報告內容

1. 文獻探討 文獻探討部分，我們分別介紹在「生理訊號擷取系統」中(1)：ADC電路非線性誤差偵測、 (2)：提升高頻雜訊抑制能力之低通濾波器以及 (3)：DAC電路設計的相關研究成果作一概括性的介紹。對於ADC之非線性誤差偵測的技術而言，「模型基礎式」(model based method)[10-14]的方式是一常採用的方法。在模型為基礎的方法中，需要建立相對應電路規格之ADC模型。可解析的待測量通常會遠少於ADC之總輸出數位碼之數目，因此這些方法有一定的侷限性。有限的ADC電路之解析度(resolution)會造成不可避免的截斷誤差(truncation error)；另外，模型的準確性也大大影響了ADC的線性度測試之結果。而「選擇碼」(selected-code method)方式則利用ADC的非線性實際上所造成的是規律且重複的誤差的特性，因此可以有限的數位碼之數目來進行驗證。這也代表在較短的測試時間之下，也能得到足夠正確的測試結果。然而在以選擇碼為基礎的方法中，需要先行知道ADC電路的硬體架構，因為不同的硬體架構對應到不同的選擇碼。「數位誤差校正(digital error correction, DEC)」[17-20]的方式除了應用於管線式ADC之校正之外，亦可以延伸應用於以選擇碼為基礎的測試方法中，然而卻僅只限於1位元 (1-bit/stage)管線式ADC之架構，因此大幅限制了實用性。在[21]則利用正弦波直方圖的方法來探討傳輸參數和靜態參數之間的關係。在[22] 和[23]，DNL誤差和INL誤差則用來估計誤差來源，但只有結合(combined)的ADC誤差來源，個別誤差來源的影響無法區別。在文獻[24]，利用壓控振盪器(voltage controlled oscillator, VCO) 來識別電路誤差。然而高頻率的雜訊會耦合 (couple)到VCO，從而降低了測試的準確性。此外準確的採樣和保持電路不但增加設計困難也增加功率消耗。在文獻[25]提出了一種結構化的診斷方法，以有效地識別誤差來源。但是這種方法需要精確的輸入信號和準確的比較器。精

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確的輸入信號和準確的比較器使得這種方法難以加以在實際硬體之中加以利用。低通濾波器在反鋸齒(antialias)以及平滑 (smoothing) 的數據採樣系統和減少心電圖 (Electrocardiogram, ECG)系統中的干擾等都有相當廣泛的應用[26-30]。但實務上在高頻的頻帶卻有產生訊號依舊通過的現象，也就是產生了高頻的導通饋入信號 (high-frequency feedthrough)，這個現象大幅地降低了低通濾波器的特性[31-35]。這個現象主要是由於所使用的運算放大器(operational amplifier, op amp)效能不佳所導致。打斷高頻導通路徑而利用另一路徑來做輸出是一個直觀的方法，但是卻需要考量匹配(matching)的問題，也大幅度增加了設計的困難度。現代寬頻帶無線通信系統中較低解析度但具有高速(high-speed)的DAC電路之重要性日益增加，其中低功率是一關鍵的應用需求。因此，提升電源效率的DAC 電路設計是在超寬頻 (ultra-wideband, UWB)應用、多通道正交頻率多工 (multi-band-orthogonal frequency division multiplexing, MB-OFDM)與直接頻譜分碼多工擷取 (direct spectrum-code division multiple access, DS-CDMA)等等應用當中扮演舉足輕重之角色[36-39]。此DAC電路中，一般需要降低解碼過程所造成之功率消耗，因此時序的控制與解碼機制便是設計上一大重點。 2. 研究方法 在本計畫中，對於 ADC 之非線性誤差偵測的技術而言，可分成兩個部份。首先便是對於管線式 ADC 的部份，提出一種「_{數位形式可診} 斷性設計」與相關電路硬體。對於此「_數位形式可診斷性設計」提出了完整的系統設計。此方法能準確識別由於「運算放大器增益(gain)值不足」、「電容不匹配」與「運算放大器的偏移量(offset)」個別對於管線式 ADC 所造成的影響。該方法不需要精確的模擬測試輸入信號(test stimulus)因此，該方法可以很容易地應用在實現內建自我測試(built-in self test, BIST)架構之中。另外對於一般之 ADC 電路之「驗證流程的開發」以及「驗證用之周邊電路的設計」則是對於 ADC 之非線性誤差偵測的另一部份技術。目的在於能夠利用改良型的正弦波直方圖 (histogram)測試方法以較低的硬體成本來取得靜態參數與動態參數，也就是 DNL 誤差、INL 誤差與訊號雜訊比(SNR)的評估值。並且評估電路計算錯誤和硬體實現成本，加以考量實際的輸出響應分析電路 (output response analyzer, ORA) 。所考量的部份包含有參考直方圖 (reference histogram)的硬體成本以及 ADC 電路效能計算的電路成本。據此來最佳化所設計之驗證流程與相關電路。而在減少低通濾波器發生在高頻下的高頻導通饋入信號之干擾部份，則首先要分析可能發生饋入之原因、可能發生饋入之頻率並且分析在高頻下由於饋入可能損失的雜訊抑制能力。藉由此來探可以採用的低通濾波器電路之修正機制。我們因而提出一種能夠減少 Sallen-Key(SK)低通類比濾波器在高頻下饋入信號(feedthrough)的 SK 低通濾波器修正架構，利用所提出之修正技巧，來改善高頻雜訊的饋入問題。而在 DAC 電路之設計方面，則將重心放在低功率消耗與高速操作兩個方面，提出一種低成本，低功率之 6 位元 DAC 電路。其取樣頻率 2.7-GS/s 可滿足超寬頻收發器(ultra-wideband transceivers)之實際應用。上述之各項研究細分為「管線式 ADC 之數位形式可診斷性設計」、「ADC 之驗證與輸出響應分析電路」、「提升高頻雜訊抑制能力之 SK 低通濾波器」與「低功率 DAC 電路設計」四大方向，並於下面四小節來分別敘述。 3. 管線式 ADC 之數位形式可診斷性設計

管線式 ADC 每一級(stage)都會有 MDAC (multiple DAC)如圖一所示，MDAC 的增益誤差 (gain error)會造成每一級增益誤差並使得 DAC 電位值偏離理想值，影響管線式ADC 之線性度。對於每一級1.5位元(1.5-bit/stage)的N位元管線 式ADC而言，理想的轉移函數會如圖一中之黑色實線所表示，當電路有誤差存在時，會有如

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灰色線所示之轉移函數。觀察圖一會發現，在誤差存在之下，轉移函數的轉態點會有改變的情形發生。因此分析轉移函數可以協助我們來檢驗管線式ADC之各項誤差。一般而言，管線式ADC中所存在的誤差主要來源可以區分為兩大部分，也就是(1) 増益誤差源 (gain error source)，主要由於運算放大器開迴路增益值 (open-loop gain)不足以及電容不匹配而導致；以及(2)偏移誤差源(offset error source)，主要是由於運算放大器偏移、比較器偏移以及開關 (switch)所造成的偏移所導致。

圖一、典型之管線式ADC 轉移函數欲識別出「増益誤差源」，方法便是將各級架構成待測級(stage under test, SUT)。並將測試信號Vtest送至SUT而得到相對應的數位輸出

Dout,err。接著把測試信號Vtest送至後級(back-end

stage)，亦解析出相對應的數位輸出Dout,ideal。此概念如圖二所示。圖二、識別增益之示意圖透過分析與比較Dout,err以及Dout,ideal便可以解析出待測級SUT之增益值，並且藉此來分析運算放大器之開迴路增益值。此運算放大器之開迴路增益值可以分析為 _ , _ _ , _ , _ f s p

diff out A err

f est

diff out ideal diff out A err

C C C D C A D D     _ _     (1) 其中的 Ddiff_out,A_err 與 Ddiff_out,ideal 代表對應於 Vdiff_out和Vdiff_test的數位輸出。Cs、Cf與Cp分別代表每一個切換電容(switch capacitor, SC)電路級的取樣、回授與雜散電容。接下來將電路架構成為圖三的形式，則圖三形式的電路便可以用來識別出電容不匹配之大小。 2 ON Cf Vout Cs Cp Voff Vtest Vout 1& 1a ON Cf Cs Cp 2 Cf 1 Vout Cs 1 2 1 1a Cp Vtest 圖三、識別電容不匹配之示意圖將電路架構成為圖三的形式之後，電容不匹配值可以表示為式(2)

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_ , _ _ ,

1 /

1

diff out cap err s

f s p

f diff out ideal

est f D C C C C C D A C        _{ } _                   _ _ _   (2) 接下來，若欲識別出「偏移誤差源」的大小，仍是使用如圖二與圖三之概念，但是把測試信號Vtest設為零。則待測級SUT 的偏移量可以表示為式(3)所示



_ , _ _ , _



_ _ 2 2 1 1 bADC ref out diff off err out diff off ideal N

in off est f s p f s p f est f V D D V C C C C C C C A C    _ _            _ _            _ _ _   (3) 式(3)中的Vref與NBadc分別代表參考電壓與後級

(back-end stage)ADC 之解析度(resolution)。由於採用數位誤差校正之下的ADC 可以容忍大的偏移量誤差，我們經過分析之後發現，只需考量輸入端所參考到(input referred)的偏移量即可。而據此結論所推導出之比較器偏移量值可表示為 _ _ _ , _ , 1 2 2 bADC ref com off i diff tran real diff tran ideal N

V V _D D __ _ _   (4) 其中Ddiff_tran,real與Ddiff_tran,ideal分別代表理想下與實際上的數位碼差值(code difference)。綜合上述之過程，則整體驗證比較器偏移量的過程可如圖四所表示。圖四、識別比較器偏移量之示意圖由上述之討論，整體之識別驗證可以利用圖五之示意圖來表示。圖五、整體識別驗證之示意圖整體管線式ADC 之數位形式可診斷性設計電路模擬之結果表示於表一。我們可以發現到，估計出之電路值與理想上所設定之值相當接近。表一、電路之模擬結果

Parameters Ideal Values Estimated Values Op-amp input referred offset 5 mV 5.48 mV Capacitor variation 1010-3 _10.04610-3 Op-amp gain (decimal/decibel) 60 dB (Vout = 0.95 V) 57.3 dB (Vout = 0.95 V) Comparator offset 25 mV 22 mV Reference voltage (Vref) 1 V dc test signal (Vtest) 0.95 V

# of samples used for

averaging 5

Resolution of the

back-end ADC 14 bit

4. ADC 之驗證與輸出響應分析電路 採用「改良式類比數位轉換器正弦波直方圖測試方法」來進行ADC電路效能之估計。概念上即是利用所得到的ADC 靜態參數 (static parameter) 來直接分析其動態參數 (dynamic parameters)，因此在晶片層級(on chip)之驗證應用中，不再需要執行傳統上複雜的快速傅立葉轉換(Fast Fourier transform, FFT)的電路設計與硬體成本，就能夠達成ADC電路靜態與動態參數之完整的驗證。

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並利用此改良式類比數位轉換器正弦波直方圖測試方法」發展一種「輸出響應分析電路」，用來估算類比數位轉換器之靜態參數與動態參數之估計值。其利用可重複運算之電路特性，簡化整體輸出響應分析電路之架構，因而可降低整體的驗證成本。其概念便是利用雙旋轉型式之座標軸旋轉數位計數器(double coordinate rotation digital computer, double CORDIC)電路來提供晶片上 (on-chip)之反正弦(sin-1)計算功能以及在晶片上進行ADC 電路之電路效能的運算之動作。採用雙旋轉型式的目的便是在於可以減少由於進行選轉動作所需之修正硬體。這是由於 CORDIC 運算牽涉到真實旋轉與虛擬旋轉(pseudo rotation)，因此需要有修正的動作，這會造成硬體的成本。而傳統上單純的一次旋轉需要有查表(look-up table)與進行乘法的動作。這會造成很大硬體成本。但是若採用雙旋轉型式之 CORDIC 計算，就可以大幅減少硬體成本，只須要要進行移位(shift)的動作，而不再需要查表與乘法器。相關的x、y 與 z 軸表示式如式(5)

 

1 1 1 1 2 2 tan 2 i i i i i i i i i i i i i i i i i x x d y y y d x z z d z d                (5) 而進行虛擬旋轉之後，相關的修正式則表示於式(6)



2



1 ,dou. 1 2 , 0 i i i i i c c K c  i m         (6) 所需之硬體電路示意圖則如圖六所示。   i x 1 i x i y yi1  i z 1 i z 圖六、雙旋轉型式CORDIC 之硬體電路示意圖利用圖六所示之雙旋轉型式 CORDIC 之硬體電路可以完成兩大功能，分別為提供「反正弦(sin-1)計算功能」以求得參考用(reference)之正弦波直方圖之大小以及「在晶片上進行ADC 電路之電路效能的運算」之動作中所需要之數學計算功能，例如執行除法功能等等。基於此整體之輸出響應分析電路的整體架構圖如圖七所示，主要可以分為四大功能區塊，也就是分為「 Code/Counting Assignment 」、「 Code Comparator/Counter 」、「 CORDIC-based Reference Histogram Calculator」與「Parameters Evaluating Circuit」四大功能區塊。

四大功能區塊，其中的「Code/Counting Assignment 」用來指定待測數位碼、「 Code Comparator/Counter」用來判斷 ADC 的輸出馬與待測數位碼是否一致、「CORDIC-based Reference Histogram Calculator」用來提供「反正弦(sin-1)計算功能」以求得參考用之正弦波直方圖之值而「Parameters Evaluating Circuit」用來運算ADC 電路之效能。圖七、整體ORA 電路示意圖我們接下來分析當ORA 硬體電路存在有計算誤差時所會導致的最終驗證誤差。這些相關的訊息將可以協助我們取捨硬體電路成本複雜性與測試驗證的正確性。從表二可以發現到，當DNL 在三種不同範圍下(0.3 LSB, 0.5 LSB 與1.0 LSB)，只要計算 DNL 所造成的計算誤差在0.1 LSB 以內，所計算出的 INL 誤差都會限制在可接受的值。

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表二、DNL 計算誤差(@0.3 LSB, 0.5 LSB, 與 1.0 LSB)對於計算出的 INL 之影響 ADC resolution Assigned DNL levels Assigned calculating error of DNL Calculating error of INL  0.01 LSB 0.023  0.022 LSB  0.05 LSB 0.072  0.083 LSB  0.30 LSB  0.10 LSB 0.138  0.149 LSB  0.01 LSB 0.034  0.038 LSB  0.05 LSB 0.117  0.130 LSB  0.50 LSB  0.10 LSB 0.229  0.238 LSB  0.01 LSB 0.054 ~ 0.051 LSB  0.05 LSB 0.167 ~ 0.175 LSB 8  1.00 LSB  0.10 LSB 0.320 ~ 0.312 LSB 接下來我們再利用式(7)的關係，當具有非線性誤差(也就是具有 DNL 與 INL 之大小)的資訊之後，訊號雜訊比(SNR)的衰減(degradation) 評估值SNRd便可以取得。因此可以達成利用所得到的ADC 靜態參數來直接分析其動態參數的目標。

 













2 2 2 2 1 1 DNL 2DNL SNR 10 log 2 2 10 log Error N i d N G i i    _ _            



(7) 在式(7)之中的 G 是代表 ADC 輸入輸出關係的斜率(理想上此斜率大小為 1)、N 則是表示 ADC 的解析度。而參數 Error 則是包含了 DNL、 G 與 N 的一個數值量。當電路存在有 DNL 的計 算誤差時，式(7)必然會受到影響。經由 50 次的模擬分析可得知，只要計算DNL 所造成的計算誤差在0.1 LSB 以內，式(7)中的參數 Error 所存在的計算誤差值都會限制在可接受的值。此模擬結果可由圖八所得之。圖八中之E 代表的就是計算誤差的大小。利用雙旋轉型式CORDIC 之硬體電路除了可以提供反正弦(sin-1_{)計算功能，還能夠進行} ADC 電路之電路效能的運算中所需要之數學計算功能，因此可以減少整體ORA 電路之硬體乘法器的所需位元數。如圖九(a)所示，當利用雙旋轉型式 CORDIC 之硬體電路時，只需要 13 位元之乘法器就可以限制計算誤差為一可接受之值，反之如圖九(b)所示，若是使用一般型之 CORDIC 硬體電路，卻會需要 24 位元的乘法器才能夠限制計算誤差為可以接受之值。因此在考量硬體成本之後，我們選擇了雙旋轉型式 CORDIC 之硬體電路來實現驗證 ADC 功能之 ORA 電路。 Simulation times E (% ) Simulation times E (% ) 圖八、DNL 計算誤差與式(7)中參數 Error 計算誤差之關係

N_multiplier(bits) N_multiplier(bits) Basic CORDIC Double CORDIC

(a) (b) max( i , i,INL ) (LSB) ma x( i , i,INL ) ( L SB)

(a) (b) max( i , i,INL ) (LSB) ma x( i , i,INL ) ( L SB) 圖九、(a)一般型 CORDIC 之乘法器硬體與運算誤差關係圖 (b)雙旋轉型 CORDIC 之乘法器硬體與運算誤差關係圖利用上述所探討之各項分析與考量，我們對一個8 位元的 ADC 電路，設計相對應之 ORA 電路並執行測試驗證的動作，所得到的模擬結果列於表三。

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表三、所設計之8 位元 ADC ORA 電路效能 Simulated specifications Specification Value DNL 0.26 LSB INL 0.32 LSB Error 1.212 SNRd 0.835 dB

Estimated specifications (by the proposed ORA circuit) Specification Basic CORDIC Double CORDIC

DNLmax  0.01 LSB  0.01 LSB

INLmax  0.01 LSB  0.01 LSB

Errormax  1%  1%

Error 1.219 1.222

SNRd 0.860 dB 0.871 dB

data-bit width 24 bit 13 bit Gate Count 14.4 K 11.5 K 5. 提升高頻雜訊抑制能力之 SK 低通濾波器 除了 ADC 與 DAC，類比濾波器電路亦是廣泛應用於心電圖等生理訊號擷取系統中的電子系統。但是高頻下反而產生了不希望出現的饋入信號卻會與運算放大器的不理想性 (nonideality)一起干擾低通濾波器之輸出。我們因而提出一種能夠減少 Sallen-Key 低通類比濾波器在高頻下饋入信號的低通濾波器修正架構，可改善高頻雜訊的饋入問題。產生高頻雜訊的饋入問題之原因可由圖十來觀察。由於高頻下電容幾乎為導通，因而使得輸入訊號會直接偶合到輸出，產生了高頻雜訊的饋入問題。 R1 R2 Vin Vout Z Almost short Almost short High-frequency feedthrough Vx 圖十、高頻雜訊饋入示意圖因此實際的SK 低通濾波器之轉移函數應如式(8) 所示，並表示為圖十一。





_{ }





2 0 turn ₂ 2 2 2 2 2 0 turn turn 0 1 1 out in V j V A s _F          _ _     (8) 其中turn 代表低通濾波器之轉移函數開始反轉上升之頻率、0代表低通濾波器截止頻率、A(s) 代表運算放大器之開回路增益值而 F 代表一個 與 SK 低通濾波器之電阻和電容元件值相關之常數。圖十一、實際SK 低通濾波器轉移函數接下來我們利用一階的運算放大器模型代入 SK 低通濾波器式(8)中的 A(s)，可以來分析 turn頻率之大小如式(9)所示 4 4 2 1 0 1 10 turn 4 2 1 t out R R C     (9) 並再將式(9)代回入式(8)，便可以得到在turn頻率下所對應的高頻饋入之大小如式(10)所示。





₁₀1 04 6 turn 6 8 2 1 1 1 out out in t V R V R C     (10) 而當頻率更高，高頻饋入之會穩定趨於一個固定值如式(11)所示。

 

_

2

_

feedthrough 1 2 1 2 s out in V R Z V Z R R R R       (11) 利用式(9)、式(10)與式(11)，我們便可以完整地分析出高頻饋入之發生頻率與大小，便可以依據這些資訊來開發抑制這些雜訊之方法。

(10)

整體而言，我們在SK 低通濾波器輸出端加上一個外加電容Cext。利用此電容在高頻下會產生一個導通路徑，將輸出準位拉低，藉此來降低高頻饋入之問題。此概念可如圖十二所示。圖十二、具有提升高頻雜訊抑制能力之SK 低通濾波器而外加之電容 Cext 的選擇有兩大要點需要加以注意，分別是(1)：提升高頻雜訊抑制能力與(2)：避免增加過量的負載效應。基於上述之兩大要點，則外加電容Cext之範圍便可以決定如同式(12)。









1



0

 

1 1 1 FT ext _out K K A s C K R



R      ₍₁₂₎ 其中K 為希望達到的高頻抑制能力(K  2 代表 抑制能力增加 2 倍)、Rout為運算放大器之開回路輸出阻抗、為所觀測之頻率而FT0則是代表 SK 低通濾波器在未加上外加電 Cext時之高頻饋入量的大小。依據上述之分析，我們便可以決定外加電容Cext之大小。在表四中，我們列出所採用之元件大小。表四、使用之元件值 Component values R1 R2 C1 C2 Cext 2.74 k 19.6 k 10 nF 47 nF 0.28 F 圖十三表示以表四之元件值所設計之 SK 低通濾波器在未加上Cext之轉移函數。我們發現高頻饋入相當的嚴重，並且如預測般在高頻時趨於一個穩定值。圖十四則表示以表四之元件值所設計之SK 低通濾波器並且加上 Cext下之轉移函數。我們發現高頻饋入之雜訊確實被降低。圖十三、以表四之元件值所設計之SK 低通濾波器轉移函數(未加上 Cext) 圖十四、以表四之元件值所設計之SK 低通濾波器轉移函數(並加上 Cext) 6. 低功率 DAC 電路設計 在此一子項提出一種低成本，低功率之 6 位元 DAC 電路。其取樣頻率 2.7-GS/s 可滿足 ultra-wideband transceivers 之實際應用。由於電流導向式DAC(current-steering DAC) 電路是我們在此部份之重心，因此電流源的設計便是其中的一大重點。在電路的硬體設計之中，我們利用電晶體(transistor)長寬比(aspect ratio)的選擇來進行每一個電流源(current source) 之設計，其中的各項參數關係可以如同式(13) 所表示：

(11)





 

2 2 2 2 4 2 VT GS T I A WL A I V V     _ _ _  _ _ _  _ _   (13) 在式(13)中的不匹配參數 A_以及 AVT都是依據製程上的參數來做變動，而單位電流源之標準差 ((I)/I)則是經由執行蒙地卡羅分析(Monte Carlo simulation)來分析。在蒙地卡羅分析之下得知，為了能夠獲得 99.7%的 INL 良率(yield)，單位電流源的標準差需要小於 0.5%。而基於上述之標準差規格，單位電流源所需要的電晶體面積值的最小值則可以從數值分析發現到，至少需要大於 15 m2。單位電流源的設計準則與流程，則如同圖十五之流程圖所示。 INL yield >99%

The standard deviation of unit current cell

σ(I)/I

1. Process parameters Aβ, AVT

2. Gate overdrive voltage (V_GS-V_T)

IFS

W=? , L=?

Finite output impedance

Zreq=NRL/4Q   2 2 2 2 4 ₂ ( ) VT GS T I A WL A V V I       _  _ _ _      2 2 (2 1)( ) FS N ox GS T I W LC  V V 圖十五、單位電流源的設計準則與流程並且利用如圖十六所表示之解碼機制來降低電路在切換過程中所導致的功率消耗。而整體6 位元 DAC 電路之架構則如圖十七之架構圖所示。 B2 B0 B1 2-to -3 th ermo met er de co de r D ummy de co d er T1 T2 T3 T4 T5 T7 T6 圖十六、採用之解碼機制 Thermo meter cur rent cells T hermo meter cu rrent _cells Binary curren t cells Bi na ry curre nt ce lls bi as bi as 7 7_ 3 3_ T he f lip -flop arra y 6 Iout+ Iout -digital analog 3-bi t Pseu do-thermo meter decoder Du m m y de co d er De -g litc h l at che s 7 3 3 3 Clock bu ff er clock 圖十七、DAC 架構接下來還需要對於拴鎖器(latch)電路加以修正，同時還要注意到需要去除脈衝之影響 (deglitch)。接著便是進行適當之時脈之控制與指定合適之延遲(delay)時間。注意到上述之幾項議題，便可以適度來降低DAC 電路之整體的功率消耗。本計畫中所設計的 DAC 電路之整體佈局 (layout)圖則表示於圖十八，經由量測過後之 DAC 電路線性度誤差，也就是 DNL 誤差與 INL 誤差的結果則如圖十九與圖二十所表示。而操作到耐奎斯頻帶(Nyquist band)下的頻譜圖則表示於圖二十一。 185m 315  m The current source array Latches & switches Digital circuits 圖十八、DAC 佈局 0 10 20 30 40 50 60 -0.1 -0.05 0 0.05 0.1 0.15 DNL ( L S B ) Code number 圖十九、DNL 誤差

(12)

0 10 20 30 40 50 60 -0.1 -0.05 0 0.05 0.1 0.15 IN L (L S B ) Code number 圖二十、INL 誤差圖二十一、操作到2.7-GS/s 之頻譜

四、結果與討論

在此研究計畫之中，我們首先針對「生理訊號擷取系統」中，相當重要的ADC 電路提出驗證測試機制與相關之周邊電路。對於管線式 ADC 提出一種數位形式可診斷性設計來確認產生管線式ADC 之非線性誤差 INL 與 DNL 的來源，分析各個誤差來源所造成的電路效能影響。另外對於一般之ADC 則提出一種新型的「輸出響應分析電路」，用來估算類比數位轉換器之靜態參數與動態參數之估計值。利用重複運算之電路特性，簡化整體輸出響應分析電路之架構，來降低整體的驗證成本。而對於同樣廣泛應用之類比低通濾波器，我們則分析可能發生高頻饋入之原因、可能發生饋入之頻率並且分析在高頻下由於饋入可能損失的雜訊抑制能力。我們因而提出一種能夠減少 SK 低通類比濾波器在高頻下饋入信號的低通濾波器修正架構，降低高頻雜訊的饋入問題，以適用於生理訊號擷取系統。而對於DAC 電路部份，我們針對於電流導向式的DAC 電路，適度修正拴鎖器電路、去除脈衝之影響進行適當之時脈之控制與指定合適之延遲時間來降低電路之功率消耗。

五、計畫成果自評與致謝

非常感謝國科會(NSC 99-2221-E-151-064-) 大力贊助，提供資源進行研究，使得本計畫能夠順利進行。藉由本計畫之進行，主要建立本實驗室之研究人力具備類比與混合信號電路設計與測試、可測試性設計、積體電路可靠性分析、數理統計分析等領域之基本知識。並提出針對於管線式ADC 之數位形式可診斷性設計確認管線式ADC 之非線性誤差 INL 與 DNL 的誤差來源與各個誤差來源所造成的電路效能影響，相關成果已被國際期刊JETTA 所接受。另外對於一般之ADC 則提出新型「輸出響應分析電路」估算ADC 之靜態參數與動態參數之估計值。相關成果已被國際期刊JETTA 所接受，並於2011 年八月份刊出。同時亦開發出具有提升高頻雜訊抑制能力之低通濾波器來減少大電容在電路實現上之硬體成本，以適用於生理檢測系統。相關研究成果已被期刊IJEE 所接受。而對於電流導向式 DAC 電路設計上之強化，亦投稿至國際期刊IET 審稿之中。相關積體電路之設計與實作同時藉由執行本計畫而進行。本計畫之衍生之論文如下：

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[3] J. F. Lin and H. W. Ting*, “Digital Design-for-Diagnosis Method for Error Identification of Pipelined ADCs” J. Electron. Test.: Theory Appl., (accepted) (SCI, EI)

[4] S. J. Chang, R. L. Chen*, and H. W. Ting, “A 6-bit 2.7-GS/s 5.4-mW Nyquist CMOS DAC for UWB Transceivers” IET (under review) (SCI, EI)

(13)

六、參考文獻

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(14)

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(15)

國科會補助專題研究計畫項下出席國際學術會議心得報告

日期：100 年 07 月 12 日

一、參加會議經過

VLSI Symposium 2011 會議於 2011 年 6 月 13 日至 6 月 17 日在日本京都的 Rihga Royal

Hotel Kyoto 所舉行。VLSI Symposium 包含兩大主軸，分別為 Symposium on VLSI

Technology 與 Symposium on VLSI Circuits，上述兩個 Symposium 討論的範圍分別為 VLSI

製作技術與

VLSI 電路設計兩方面。其中 Symposium on Technology 以及 Symposium on

Circuits 的舉辦時間分別為 6 月 13 日至 6 月 16 日以及 6 月 14 日至 6 月 17 日兩個時段

在本計畫：「應用於心電圖模組中類比與混合信號電路之開發(I)」中的研究主軸為

積體電路的設計與相關的測試驗證，因此我們主要選擇參加的議程為

Symposium on

Circuits 之中相關的研究主題。以下便就對於此次所參與的 Symposium on VLSI Circuits

研討會進行相關的說明。

在會議當中，於

6 月 14 日的議程主要是由短期課程以及議題演講所構成。包含了

「Device Awareness in Circuit Design」與「Bio Inspired Computation-What Electronics can

learn from Bio-」二大方向，講員來自產業中之富士通(Fujitsu)、日立(Hitachi)、台積電

(TSMC)、瑞薩電子(Renesas)與英飛凌(infineon)等，以及學術界中之柏克萊、喬治亞理工

計畫編號

NSC-99-2221-E-151-064-

計名稱

應用於心電圖模組中類比與混合信號電路之開發(I)

出國人員

姓名

丁信文

服務機構

及職稱

國立高雄應用科技大學

電子工程系助理教授

會議時間

100 年 6 月 14 日

至

100 年 6 月 17 日

會議地點

日本京都

會議名稱

2011 Symposium on VLSI Circuits

發表論文

(16)

與慶應大學等知名學府。講題內容除了對於積體電路領域之從業人員與研究人員以外，

對於在研究所當中學習的學生也是相當有助益並且實際的講題內容。相關的議程如下：

Tuesday, June 14

20:00-22:00

Joint Rump Session [Suzaku I, II]

8:30-10:05 Session 1 Plenary Session I [Suzaku I, II]

Session 2 Switching DC-DC Converters [Suzaku I]

Session 3 Advanced Wireless Transceivers [Suzaku II]

10:30-12:35

Session 4 Oversampling Converters [Suzaku III]

12:35-13:55 Lunch

Session 5 Circuit and System Integration [Suzaku I]

13:55-16:00

Session 6 High Performance DACs and Amplifiers [Suzaku III]

13:55-16:00 Highlights (Technology) [Shunju]

Session 7 Embedded SRAM and Applications [Suzaku I]

Session 8 Multi Gigabit Wireline Communication [Suzaku II]

16:10-17:50

Session 9 Image Sensors [Suzaku III]

Wednesday, June 15

19:00-21:00 Joint Cocktail Party

8:45-10:05 Session 10 Plenary Session II [Suzaku I, II]

Session 11 Fractional-N PLLs [Suzaku I] (10:30-12:10) 10:30-12:35

Session 12 Pipelined ADCs [Suzaku III]

12:35-14:20 Lunch Luncheon Talk [Suzaku II] (12:45-14:05)

Session 13 High Speed Digital for Interconnects [Suzaku I] 14:20-16:00

Session 14 Bio Interfaces [Suzaku III]

Session 15 Clocking Building Blocks [Suzaku I] Session 16 Ultra Low Power Transceivers [Suzaku II] Thursday,

June 16

16:15-17:55

(17)

20:00-22:00 Rump Sessions [Suzaku I, II, III]

Session 18 High Performance Circuit Techniques [Suzaku I] Session 19 Nonvolatile Memories [Suzaku II]

8:30-10:10

Session 20 High Speed and Low Power Receiver Techniques [Suzaku III] Session 21 Device-Based Circuit Techniques [Suzaku I]

Session 22 DRAM and Memory Interfaces [Suzaku II] (10:30-12:10) 10:30-12:35

Session 23 Power Management for Energy Harvesting [Suzaku III] 12:35-13:55 Lunch

Session 24 Digital Processors [Suzaku I] Session 25 Emerging ADCs [Suzaku II] 13:55-16:00

Session 26 Power Management Technique [Suzaku III] Session 27 Signal Processing for Wireline [Suzaku I] Friday, June

17

16:15-17:55

Session 28 Nonvolatile Memory Applications [Suzaku II]

圖一議程表

而在

6 月 15 日上午所舉辦的演講有兩場，議題分別為「The Hayabusa Mission-Its

Seven Years Flight」與「The Swarm at the Edge of the Cloud – A New Perspective on

Wireless」

。在「The Hayabusa Mission-Its Seven Years Flight」中，介紹了 Hayabusa Mission，

以及相關成果。太空艙於

2010 年 6 月 13 日進成功彈射進入大氣層，並且於 2 天之後順

利返回。在「The Swarm at the Edge of the Cloud – A New Perspective on Wireless」中介紹

了未來可能的訊息處理機制。在大量分布的平台環境之下，講者認為將來會開發有類似

雲端概念的訊息處理方法來取代現有機制。而在

6 月 16 日上午所舉辦的演講有兩場，

議題分別為「Circuit Challenges for Future Computing Systems」與「Smart Devices and

Services in Healthcare and Wellness」

。在「Circuit Challenges for Future Computing Systems」

中也強調了在晶片上資料移動是今日功率消耗最需迫切處理的一環，在晶片上執行各電

路方塊「局部的溝通」是一個未來極為可能發展的方向。在「Smart Devices and Services

in Healthcare and Wellness」中則強調健康照護與智慧型電子系統之間的關係以及可能的

(18)

發展方向。透過這些專業級的演講對於要進入此領域的研究人員有很大的幫助，同時也

更加開拓了不同領域聽者的視野與切入其他研究領域的機會。

在

6 月 15 日的演講之後，便是 26 場極為專業，技術原創性極高的技術論文報告。

此次 Symposium on VLSI Circuits 會議中發表論文的研究方向包括無線接收機、GHz 級

無線通訊、感測電路、類比數位轉換器、數位類比轉換器、記憶體與數位電路等，共區

分為

28 個 section，總計有 115 篇論文發表，全部都為口頭報告論文，並無海報張貼論

文。論文所採用的製程技術則如圖二所整理。

Ratio(%) 0 5 10 15 20 25 0.5 um 0.35 um 0.25 um 0.18 um 0.13 um 0.11 um 90 nm 65 nm 55 nm 45 nm 40 nm 32 nm 30 nm

圖二各發表論文採用製程統計

所有報告之技術論文皆被要求需要事先進行演練，以追求高報告品質。此外所有的

議場與報告會場皆禁止任何形式的紀錄、側錄與攝影，

Symposium on VLSI Technology &

Circuits 對於智慧財產權的重視程度可見一斑。

在

Symposium on VLSI Circuits 部分，台灣學術界與產業界共有 15 篇論文發表。每

一篇論文有

25 分鐘的報告與提問時間，在多場技術論文報告中，提問的情形極為踴躍。

比較了幾篇相近研究領域的講者之報告論文，深受講者論文之效能與完整性的吸引，技

術上相信還有更加突破之處可繼續努力。

透過

6 月 14 日至 6 月 17 日這些專業級的技術報告以及演講對於要進入此領域的研

究人員有很大的幫助。透過聆聽技術報告、聆聽專業演講以及和與會的學者們一同討論

目前相關的研究議題，從中獲得不同的知識，可謂獲益良多。

(19)

二、與會心得

VLSI Symposium 2011 是一個在電子設計、製程、測試與自動化設計領域相當著名

且重要的國際會議。在製程技術方面，台灣獲選論文數為

9 篇，主題涵蓋 CMOS 邏輯元

件

foundry platform、3D IC 的 TSV 及製程的關鍵技術，以及非揮發性記憶體(NVM)技術

等主題。在電路設計部分，台灣學術界與產業界共有

15 篇論文發表，主要有記憶體、

生醫應用、電力電子與類比數位轉換器等領域。投稿論文數僅次於美國及日本，今年首

度超越韓國。以上榜論文排名來看，整體排序前二十名。所選取之文章不但在文章撰寫

或技術前瞻與創新部份皆具有相當高的品質與內容。

在聆聽了許多技術論文報告之後，也可以在休息的時間和相關的學者進行討論，了

解他們對於該問題的想法並有近一步的討論。出席國際性會議對於研究人員是一種鼓

勵，除了了解到相關領域的研究外，也能和其他外國學者相互切磋討論，構思出新的想

法及研究主題。

三、考察參觀活動(無是項活動者略)

省略

四、建議

此次會議舉辦的相當成功，同時也藉由與會的機會可以多認識了幾位學者與相關的

研究人員，和這些學者與研究人員日後維持良好的互動，相信可以讓我在日後的研究工

作上有所幫助。

五、攜回資料名稱及內容

攜回會議論文光碟資料一份

六、其他

無額外補充內容

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國科會補助計畫衍生研發成果推廣資料表

日期:2011/09/17

國科會補助計畫

計畫名稱: 應用於心電圖模組中類比與混合信號電路之開發(I) 計畫主持人: 丁信文計畫編號: 99-2221-E-151-064- 學門領域: 積體電路及系統設計

無研發成果推廣資料

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99 年度專題研究計畫研究成果彙整表

計畫主持人：丁信文計畫編號： 99-2221-E-151-064-計畫名稱：應用於心電圖模組中類比與混合信號電路之開發(I) 量化成果項目實際已達成數（被接受或已發表）預期總達成數(含實際已達成數) 本計畫實際貢獻百分比單位備註（質化說明：如數個計畫共同成果、成果列為該期刊之封面故事 ... 等）期刊論文 1 1 100% 研究報告/技術報告 0 0 100% 研討會論文 0 0 100% 篇論文著作專書 0 0 100% 申請中件數 0 0 100% 專利已獲得件數 0 0 100% 件件數 0 0 100% 件技術移轉權利金 0 0 100% 千元碩士生 2 2 100% 博士生 0 0 100% 博士後研究員 0 0 100% 國內參與計畫人力（本國籍）專任助理 0 0 100% 人次期刊論文 2 2 100% 研究報告/技術報告 0 0 100% 研討會論文 1 1 100% 篇論文著作專書 0 0 100% 章/本申請中件數 0 0 100% 專利已獲得件數 0 0 100% 件件數 0 0 100% 件技術移轉權利金 0 0 100% 千元碩士生 0 0 100% 博士生 0 0 100% 博士後研究員 0 0 100% 國外參與計畫人力（外國籍）專任助理 0 0 100% 人次

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其他成果

(

無法以量化表達之成果如辦理學術活動、獲得獎項、重要國際合作、研究成果國際影響力及其他協助產業技術發展之具體效益事項等，請以文字敘述填列。) 無成果項目量化 名稱或內容性質簡述 測驗工具(含質性與量性) 0 課程/模組 0 電腦及網路系統或工具 0 教材 0 舉辦之活動/競賽 0 研討會/工作坊 0 電子報、網站 0 科教處計畫加填項目計畫成果推廣之參與（閱聽）人數 0

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國科會補助專題研究計畫成果報告自評表

請就研究內容與原計畫相符程度、達成預期目標情況、研究成果之學術或應用價

值（簡要敘述成果所代表之意義、價值、影響或進一步發展之可能性）

、是否適

合在學術期刊發表或申請專利、主要發現或其他有關價值等，作一綜合評估。

1. 請就研究內容與原計畫相符程度、達成預期目標情況作一綜合評估

■達成目標

□未達成目標（請說明，以 100 字為限）

□實驗失敗

□因故實驗中斷

□其他原因

說明：

2. 研究成果在學術期刊發表或申請專利等情形：

論文：■已發表 □未發表之文稿 □撰寫中 □無

專利：□已獲得 □申請中 ■無

技轉：□已技轉 □洽談中 ■無

其他：（以 100 字為限）

3. 請依學術成就、技術創新、社會影響等方面，評估研究成果之學術或應用價

值（簡要敘述成果所代表之意義、價值、影響或進一步發展之可能性）（以

500 字為限）

非常感謝國科會(NSC 99-2221-E-151-064-)大力贊助，提供資源進行研究，使得本計畫能夠順利進行。在學術成究方面：藉由本計畫之進行，主要建立本實驗室之研究人力具備類比與混合信號電路設計與測試、可測試性設計、積體電路可靠性分析、數理統計分析等領域之基本知識。

並提出針對於管線式 ADC 之數位形式可診斷性設計確認管線式 ADC 之非線性誤差 INL 與 DNL 的誤差來源與各個誤差來源所造成的電路效能影響，相關成果已被國際期刊 JETTA 所接受。另外對於一般之 ADC 則提出新型「輸出響應分析電路」估算 ADC 之靜態參數與動態參數之估計值。相關成果已被國際期刊 JETTA 所接受，並於 2011 年八月份刊出。同時亦開發出具有提升高頻雜訊抑制能力之低通濾波器來減少大電容在電路實現上之硬體成本，以適用於生理檢測系統。相關研究成果已被期刊 IJEE 所接受。而對於電流導向式 DAC 電路設計上之強化，亦投稿至國際期刊 IET 審稿之中。相關積體電路之設計與實作同時藉由執行本計畫而進行。在技術創新方面：可以將研究成果應用於解決心電圖電路系統當中對於設計「運算放大器」、「儀表放大

(24)

器電路」、「類比濾波器電路」甚至是「類比數位轉換器電路」等常見之類比與混合信號電路所遭遇到的設計困難，帶動相關產業進行技術升級。替產業界提供在生理訊號擷取的應用上，更為經濟且低成本之類比與混合訊號電路設計規劃。並且可以在經濟效益之貢獻方面，應用本研究計畫之相關成果，減少在生理訊號擷取的應用方面，對於類比與混合信號電路之電路設計與系統規格驗證之開發成本，以協助我國在醫療電子的相關廠家產值上之貢獻以及技術上之成長。在社會影響方面：本計畫的研究將可應用於生醫電子、儀器量測系統、微電子技術、消費性電子以及通信電子等相關之應用，因此本研究計畫具備其重要之理論價值與實際意義，進而將可以提升國家在此一領域之國際競爭力。在未來老年人口仍然持續增加的社會議題、心血管相關疾病仍然大幅侵蝕我國人之身體健康的問題、以及晶片之複雜度仍將大幅度增加之情形下，此研究計畫所開發之心電圖電路系統中的各個類比電路單元亦極為可能應用於多方面之學術與商業應用，將可以大幅增加我國在積體電路產業上的競爭力。

應用於心電圖模組中類比與混合信號電路之開發(I)

行政院國家科學委員會專題研究計畫 成果報告