中 華 大 學 碩 士 論 文
題目：線性離子場效應電晶體感測陣列類比混合 訊號處理晶片之設計研究
Research on Analog and Mixed-Signal Processing Integrated Circuit Design for ISFET-Based Linear
Sensor Array Application
系 所 別：電機工程學系碩士班電子電路組 學號姓名：M09001035 羅錫慶
指導教授：鍾文耀 博士 謝 @家 博士
中華民國 九十二年 六月
線性離子場效應電晶體感測陣列類比混合訊號處理晶片之設計研究
摘要
鑑於提高生醫感測訊號穩定性與可靠度之需求，感測陣列成為近 年來研究之課題。本論文提出以定電壓、定電流之負迴授組態，完成 一操作電壓 3 伏特之八通道離子場效電晶體感測訊號處理晶片之設 計，以感測氫離子濃度的變化。由於僅使用單一讀出電路，本研究藉 著增加額外的通道選擇控制電路，改善了傳統感測陣列多組讀出電路 的缺點。為了使感測訊號能被微處理器所處理，文中亦提出一具有自 動補償歸零之雙斜率類比數位轉換器。此外，為了驗證系統之可行 性，以分離元件實現之雛型系統，成功的完成八通道Si3N4感測膜 ISFET 於 pH 2 至 12 之酸鹼度量測，平均靈敏度為 53.8mV/pH。
關 鍵 詞 ： 感測陣列、離子場效電晶體、類比數位轉換器
Research on Analog and Mixed-Signal Processing Integrated Circuit Design for ISFET-Based Linear Sensor Array Application
Abstract
Due to the reliability and stability concerns for more accurate bio-signal processing, sensor array related research becomes a major topic in recent years. This paper presents a 3V eight-channel ISFETs signal processing chip design. Compared to other published methods, the die size has been significantly minimized by using a shared readout circuit for multi-channel usage. In order to process the succeeding measured data, an auto-zero dual-slope A/D converter is also developed in this research. Furthermore, a component-based prototype was implemented for board-level evaluation. The system proves to work properly between pH2 to pH12 solutions at room temperature. The average sensitivity of Si3N4 sensing film is 53.8mV/pH.
The proposed signal processing circuit has been fabricated in TSMC 0.35um 1P4M CMOS technology, chip size is 1500*1500 um2 and the total power consumption is 1.54mW.
Keywords: Sensor array, ISFET, ADC
誌 謝
匆促的兩年研究所生活就要過了，要感謝的人又是如此的多，不 過能讓本論文得以順利完成的幕後重要推手，即是首要感謝指導教授 鍾文耀老師與謝 @家老師，由於當初鍾老師的引領下以及這兩年來在 研究及論文撰寫上殷殷教誨，讓我從無至有進而踏入了 Mixed-Mode VLSI 的領域。
另外要感謝的是萬能技術學院電子系陳育文博士，在論文口試期 間蒞臨指導與指正，使本論文更加完備，惠我良多，謹申謝忱，尤其 重要的是，本研究獲得九十年度國科會 NSC91-2215-E-033-009 專案補 助，本計劃才能順利進展，謹此誌謝。
我亦要感謝博士班學長楊忠煌、林永裁與葉茂祥、王耀鋒、王勇 順、謝佳宏學長在經驗上的傳承，還有實驗室的趙堯主、陳學鋒、陳 哲生、游明義、彭罡? 伙伴們與我的共同切磋，豐富了我的知識，以 及學弟劉康義、許哲維、游士儀、林國凱、張正文於計劃執行時的幫 忙與協助。當然不可以忘記一群可愛的學弟妹們，他們使我的研究所 生活更多采多姿，增添了許多樂趣。
最後，感謝多年養我育我的父母以及我最愛的女友張凱惠小姐，
還有許多無條件支持我的家人與親友，因為他們的支持，讓我在遭遇 瓶頸與挫折時，有力量繼續奮鬥下去，對他們的謝意與愛是無可言諭 的。願與他們分享這份榮耀與喜悅。
目 錄
摘 要 … … … i
英文摘要 … … … ii
誌謝 … … … iii
目錄 … … … vi
圖表目錄… … … viii
第一章 緒 論 … … … . … 1
1-1 研究背景 … … … ...1
1-2 研究動機與目的 … … … ...2
1-3 論文架構與研究方法 … … … ...3
第二章 自動化非緩衝兩級運算放大器設計… … … 6
2-1 類比電路自動化設計流程… … … 6
2-2 關鍵元件參數萃取近似法則… … … 7
2-2-1 關鍵元件參數萃取 … … … 10
2-3 米勒補償運算放大器… … … .… … 12
2-4 設計流程與模擬結果… … … .… … … 16
第三章 低電壓軌對軌(rail-to-rail)運算放大器設計… … … … ..… … .19
3-1 低電壓軌對軌運算放大器系統簡介… … … .… … 19
3-2 參考電壓與電流(偏壓電路)… … … ..… ...21
3-3 軌對軌差動輸入級設計 … … … ..… … ...22
3-3-1 為何改善輸入共模操作範圍… … … ...23
3-3-2 如何改善輸入共模操作範圍並保有與維持一定之增益.24 3-3-3 軌對軌運算放大器之一階分析與模擬… … … ...26
3-4 轉導值定值控制 … … … .… … … ..32
3-4-1 三倍電流鏡轉導補償機制(CISTCM)… … … ..32
3-4-2 均方根電流鏡轉導補償機制(CISSQRT)… … … 34
3-4-3 以元件長寬比為基礎之轉導補償機制 (CISMIP)… … ...35
3-4-4 轉導補償之比較… … … ...37
第四章 具輸入偏移電壓自動補償為零之 3V 10 位元雙斜率類比轉數 位之轉換器設計… … … .… .39
4-1 輸入偏移電壓補償原理… … … 40
4-2 基本電路架構與操作原理… … … 40
4-3 偏移電壓之影響… … … 41
4-4 自動歸零補償電路架構與操作原理… … … 44
4-5 系統設計與實現之考量… … … ...45
4-6 電路模擬與結果分析… … … .50
第五章 ISFET 讀出電路分析與研究… … … .55
5-1 ISFET 的基本結構與電性特性原理… … … ..55
5-2 線性 ISFET 感測陣列讀出電路設計… … … .58
5-3 陣列感測讀出電路特性之比較… … … .61
第六章 晶片的佈局實現與量測結果… … … ..64
6-1 雜訊隔離的對策… … … ...64
6-2 電路佈局… … … ...66
6-3 線性離子感測陣列讀出電路晶片量測… … … ...68
6-4 量測結果… … … 69
6-5 量測結果之分析與討論… … … 71
第七章 結論與未來展望… … … ..75
7-1 結論… … … ...75
7-2 未來展望… … … ...75
參考文獻… … … ..77
附錄… … … ..79
作者簡歷… … … 97
圖 目 錄
圖 1-1 ISFET 基本結構圖… … … ..3
圖 1-2 線性 ISFET 感測器陣列訊號處理晶片架構… … … .5
圖 2- 1 類比電路模擬設計結構圖… … … 7
圖 2-2 TSMC 1P4M 0.35uM 之模型參數尺寸規劃圖… … … .8
圖 2-3 考量速度飽和條件時之通道長度 L 與轉導 gm 關係… … … ...8
圖 2-4 考量速度飽和條件下通道長度 L 與轉導 gm 準確誤差關係… … … … ..9
圖 2- 5 NMOS 萃取之架構… … … 9
圖 2-6 Beta 參數萃取… … … 10
圖 2-7 修正式 Lambda 參數萃取… … … ..11
圖 2-8 米勒補償 OP-amp 電路圖… … … ..12
圖 2-9 典型 A 類主動負載式放大器之自動化設計流程… … … .17
圖 2-10 增益與相位邊限之 HSPICE 模擬結果… … … .18
圖 3-1 不同製程技術與供應電壓及共模輸入範圍之關係圖歐… … … 19
圖 3-2 軌對軌運算放大器系統方塊圖… … … ..20
圖 3-3 完整之寬擺幅轉導為常數之偏壓電路… … … .21
圖 3-4 寬擺幅轉導為常數之偏壓電路架構偏壓點模擬輸出結果… … … .22
圖 3-5 P/N 型非緩衝二級運算放大器電路圖… … … .… … … 23
圖 3-6 P/N 型非緩衝二級運算放大器電路之共模輸入電壓範圍… … … 23
圖 3-7 實際下線量測之運算放大器雨比較器之輸入共模範圍… … … 24
圖 3-8 折疊式運算放大器… … … .24
圖 3-9 望遠鏡式運算放大器… … … .25
圖 3-10 完整軌對軌運算放大器… … … .26
圖 3-11 P/N 輸入差動對電路… … ...… … … ..27
圖 3-12 堆疊電流鏡與 AB 類輸出級… … … ..28
圖 3-13 軌對軌運算放大器之增益與相位模擬… … … ..29
圖 3-14 共模電壓輸入範圍… … … ..… … … 30
圖 3-15 輸出電壓範圍… … … ..… … … 30
圖 3-16 未轉導補償之軌對軌運算放大器差動輸入對轉導值… … … 31
圖 3-17 三倍電流鏡轉導補償之電路… … … .… … … ..33
圖 3-18 經三倍電流鏡補償之差動輸入對轉導模擬圖… … … 33
圖 3-19 均方根電流鏡轉導補償電路… … … ...34
圖 3-20 均方根電流鏡轉導補償之差動輸入對轉導模擬… … … ...35
圖 3-21 電晶體之 gm/ID 與 VGS-VT 以及不同通道寬之曲線… … … 35
圖 3-22 多輸入級轉導控制之補償電路… … … ...36
圖 3-23 多輸入級差動對轉導補償之差動輸入對轉導模擬… … … ...37
圖 3-24 正規化之轉導線性誤差值(%)… … … .37
圖 4-1A/D轉換器解析度與速度及應用範圍關係… … … .39
圖 4-2 雙斜率類比/數位轉換器架構圖… … … .… .40
圖 4-3 積分器輸出波形… … … 41
圖 4-4 NMOS 之長寬積對偏移電壓之關係圖… … … ..42
圖 4-5 PMOS 之長寬積對偏移電壓之關係圖… … … ...42
圖 4-6 OPA 之偏移電壓造成之誤差… … … .43
圖 4-7 比較器之偏移電壓造成之誤差… … … 43
圖 4-8 具自動歸零補償電路之雙斜率類比/數位轉換器架構圖… … … .… 44
圖 4-9 (a)包含偏移電壓之簡易比較器模型 (b)在單位增益架構下，將比較器之偏 移電壓，儲存在自動歸零之電容CAZ上 (c)開迴路架構下之比較器，達到偏移電 壓消除在非反相端。… … … ..44
圖 4-10 類比開關之等效內阻RON關係圖… … … ..45
圖 4-10A 使用互補式開關用以減少電荷（Charge Injection）注入效應… … … … 46
圖 4-10B 包含控制線路之 CMOS 類比開關電路… … … ..46
圖 4-11 三級放大之比較器電路圖… … … ....47
圖 4-11A 多級串接之比較器簡圖… … … ...47
圖 4-12 對稱式差動放大器輸入對的平面佈局圖… … … .49
圖 4-13 具輸入偏移電壓自動補償為零 ADC 前端類比讀出電路模擬結果… … ..50
圖 4-14 雙斜率類比數位轉換器之偏移電壓未補償下積分曲線起始圖… … … … 50
圖 4-15 雙斜率類比數位轉換器之偏移電壓未補償下積分曲線結束圖… … … … 51
圖 4-16 雙斜率類比數位轉換器之偏移電壓未補償下比較器所引起之方波誤差.52 圖 4-17 雙斜率類比數位轉換器之偏移電壓補償下積分曲線起始圖… … … .53
圖 4-18 雙斜率類比數位轉換器之偏移電壓補償下積分曲線結束圖… … … .53
圖 5-1 pH-ISFET的剖面結構… … … .… .55
圖 5-2 ISFET 平面結構示意圖與實際平面圖… … … 56
圖 5-3 Site-Binding 模型結構圖… … … .56
圖 5-4 pH-ISFET復相體系簡化模型… … … .… .57
圖 5-5 採定電壓定電流之線性 ISFET 感測陣列前端讀出電路… … … .… .59
圖 5-6 定電流共源極讀出電路… … … 60
圖 5-7 定電流共汲極法感測陣列讀出電路… … … 61
圖 5-8 採定電壓定電流之線性 ISFET 感測陣列之三個通道量測結果… … … .… .63
圖 5-9 商用元件 SENTRON 2001 在同一讀出電路架構所得到之量測結果… .… .63 圖 6-1 以 N-weel 與 P-Subtrate 為旁路電容之雜訊隔離技巧… … … .… .65
圖 6-2 訊號交錯所用的遮蔽層… … … 65
圖 6-3 長距離平行線之遮蔽層… … … 66
圖 6-4 類比數位轉換器佈局規劃圖與含 PAD 佈局圖… … … .66 圖 6-5 八通離子感測器前端讀出電路(版本 A) 佈局規劃圖與含 PAD 佈局圖… .67 圖 6-6 八通離子感測器前端讀出電路(版本 B) 佈局規劃圖與含 PAD 佈局圖… .67
圖 6-7 兩通道之 Si3N4感測膜時漂量測圖… … … 69
圖 6-8 兩通道之 Si3N4感測膜之遲滯量測圖（線性度）… … … 70
圖 6-9 兩通道之 Si3N4感測膜之遲滯量測圖… … … 70
圖 6-10 八通道之 Si3N4感測膜之線性度測圖（平均靈敏度 53.8mV/pH）… … … 71
圖 6-11 八個通道之靈敏度量測常態分佈之曲線圖… … … ..73
圖 6-12 兩個通道之時漂量測常態分佈之曲線圖… … … ..73
表目錄 表 1-1 不同材質感應膜 ISFET 特性之比較歐… … … ..… … … .1
表 2-1 典型 A 類主動負載式放大器之自動化設計誤差… … … ..… … … 17
表 2-2 電路預期自動化設計規格與 HSPICE模擬及量測數據… … … ..… … … … ..18
表 3-1 折疊式與望遠鏡式運算放大器之特性… … … ..… … … … .25
表 3-2 軌對軌運算放大器模擬（TSMC 1P4M 0.35um N-Well Process）..… … … .38
表 4-1 僅含 OPA 偏移電壓(0.5mV)之轉換誤差… … … .… … … 51
表 4-2 僅含比較器偏移電壓(0.5mV)之轉換誤差… … … ..… … … 52
表 4-3 經偏移電壓消除之轉換誤差… … … ..… … ..54
表 5-1 線性感測陣列讀出電路特性之比較… … … ..… .… .62
表 6-1 八通道之靈敏度量測統計資料… … … ..… … ..73
表 6-2 時漂之統計資料… … … ..… … ..74
第一章 緒論
1-1 研 究 背 景
從 1970 年 Bergveld[1]正式提出離子選擇場效電晶體感測器(Ion Select Field Effect Transistor ;ISFET)並開始將此元件運用在生化量測 上，在這方面的相關研究就絡繹不絕。並且有逐漸取代掉傳統電極的 趨勢，相較於傳統玻璃電極，離子選擇感測元件主要是有以下幾個優 點：反應時間快、靈敏度高、尺寸小、具有積體電路化的能力、輸入 阻 抗 高 。
由於 ISFET 的量測研究已逐漸朝生化感測方面來進行，對於這 類感測元件的發展仍存在穩定、重複、可靠度等相關的問題。透過下 表可以比較出不同材質之 ISFET 的特性[2]。經由下表之比較可知材 質性能越佳的元件其製程與加工技術也相較困難。
表 1-1 不同材質感應膜 ISFET 特性之比較
感應膜材質 SiO2 Si3N4 Al2O3 Ta2O5 pH 量測試驗範圍 4~10 1~13 1~13 1~13
靈敏度(mV/pH) 23~25(pH>7) 37~48(pH<7)
46~56 53~57 56~57
時漂(mV/h)
(pH7, 16.6 小時後量測)
不穩定 1.0 0.1~0.2 0.1~0.2
遲滯(mV) (pH7->4->7) (pH7->10->7)
不穩定 3.0 0.8 0.2
而早期應用單顆 ISFET 元件來作為 pH 濃度之量測主要是電路設 計簡單、方便，元件的封裝也較為容易等等因素。不過元件的整體穩
定性就變的相當重要，稍有偏移都會影響到量測的準確度。所以在電 路設計上就需考量外在環境造成元件的偏移誤差之補償，如溫度、光 等等因子。適時加入溫度以及光補償機制[3]，以免除掉光擾動對元 件的影響。
因為 ISFET 的發展是近 20 年來的事，因此仍面臨穩定性、可靠 度、重現性、界面電位之溫度特性等問題。所以在不選用以及改進感 測元件下，應當以電路或量測技術等方法來提升量測的精確度。
由於離子選擇場效電晶體具備金屬場效電晶體的特性再加上現 代製程技術的提升，所以目前已有單種離子感測量測系統之商業產品 在歐美市場販售，但仍未發現線性陣列式之商業化離子感測量測系 統，故本論文提出以 Si3N4為感應膜之離子選擇場效電晶體為基礎之 線性陣列式（8*1）關鍵前端訊號處理晶片設計與研究，期望透過多 取樣量測的方式，再行搭配統計分析的方法，來確保量測的準確度與 可靠性，來符合生化醫療量測的要求。
1-2 研 究 動 機 與 目 的
鑑於生化醫學感測的需求日益增加，對於多元多通道 ISFET 積 體電路之發展，早在 1988 年時，就有日本的日立公司[4]所發表的四 元四通道積體電路化(H+,K+,Na+,Cl−)的 ISFET 產品。其讀出電路是採 用恆流法之源極隨耦器之架構，其主要特色是一組感測元件需要一組 各別獨立的讀出電路。而如此作法將導致積體電路化時，所耗費面積 會隨著感測通道的增加而增加。所以本論文以一組閘極浮接之定電壓 定電流法之讀出電路再加一組通道控制電路來改善一般感測陣列需 多組讀出電路之缺點。圖 1-1 為 ISFET 之基本結構圖。
同時在關鍵前端晶片訊號處理晶片中之重要訊號處理元件為典 型之類比運算放大器(operation amplifier)，為了節省晶片設計所花費 的時間，故本論文提出一關鍵模型參數之萃取方法，搭配此核心模型 參數，再利用 MATLAB 程式來達到自動化、快速、高準確之類比非 緩衝兩級運算放大器設計。而此產生之運算放大器將運用在讀出電路 以及類比數位轉換器上。為了將讀出電路所偵測之陣列訊號提供後續 微處理器，所以本文提出一自動偏移電壓補償(Auto Zero)之雙斜率類 比數位轉換器，用以消除運算放大器之系統性偏移電壓，盼以提升轉 換器之準確度。再加上晶片製程技術不斷翻新，促使操作電壓越降越 低，加上自動化設計之電路架構所致，訊號操作輸入共模範圍越降越 低，所以進一步研究與設計訊號操作範圍能達軌對軌(rail to rail)之架 構，用以提高輸入與輸出之訊號操作範圍。
1-3 論 文 架 構 與 研 究 方 法
本論文所探討之 3V 八通道離子場效應電晶體感測器訊號處理晶 片之設計完整系統架構如圖 1-2 所示。包括 ISFETs、參考電壓產生電 路、前端讀出電路、多工器及類比數位轉換器，各子方塊分別以 TSMC 0.35
µ
m 1P4M 製程製作完成。本論文共分成七章，本章包括研究背景、研究動機與目的、論文 的架構與研究方法。第二章是探討自動化非緩衝兩級運算放大器之設
參考電極
P -Si
n＋ n＋
感測膜
環氧樹脂
VD VS
SiO2
圖 1-1 ISFET 基本結構圖
計，主要先透過短通道效應之速度飽和條件對於轉導之關係，進而挑 選出合適之通道長度與準確度之關係，以便訂立關鍵之模型參數，並 且定義一階手算分析與四十九階之 HSPICE 模擬誤差因子來修正誤 差，進而利用電流比例之方式求取出符合設計規格之晶體尺寸，用以 達到快速、準確、簡單之運算放大器設計。
第三章是探討低電壓軌對軌(rail-to-rail)運算放大器設計，此章節 主要是討論一般架構之運算放大器之共模輸入範圍，透過個製程技術 之供應電壓與驅動電壓關係瞭解動態訊號之範圍，並比較出折疊與望 遠鏡放大器之操作特性，利用此電路特性之關係來瞭解如何讓訊號操 作範圍如何軌對軌的運作，同時在考慮轉導值在極端操作區域對電路 的影響關係，以便瞭解轉導控制方法，並進一步比較不同轉導方法之 線性度與最大誤差為何，以進一步判斷優缺如何。
第四章探討具自動偏移電壓歸零之雙斜類比數位轉換器設計，在 說明影響典型雙斜率類比數位轉換器之因素，透過基本偏移電壓之消 除技術，來消除偏移電壓之影響，並例證出此法能降低多少五十百分 比之之誤差值，以確保整個轉換器的準確度。
第五章為多通道離子感測器前端讀出電路之設計。主要是透過吸 附模型(Site Bonding Models)來瞭解氫離子與感測膜之電荷與電壓關 係，以得到感測元件之臨界電壓與氫離子濃度之式子，再透過定電壓 與定電流來認識電路工作之曲線關係，以進一步利用菊環鏈之觀念，
應用設計出可節省面積功率之線性陣列感測之電路。
第六章為晶片之佈局與量測結果，將量測結果透過適當的統計分 析，以獲得更為有效以及精確的數據，供作有效的資訊。最後一章則 為總結，並提出未來的研究展望。
圖 1-2 線性 ISFET 感測器陣列訊號處理晶片架構
Bandgap C ir cuit Switch
Contr ol I SFE T Sensor Ar r ay
Readout Cir cuit
Dual- Slope ADC
P C
L inear ISF ET Sensor Ar r ay Signa l P r ocessing C hip
Da ta Ou t
第二章 自動化非緩衝兩級運算放大器設計
就類比關鍵主動次系統與系統元件設計自動化技術，一直與數位 系統設計有一段相當大的差距。坊間還不曾出現如 Synthesize（數位 發展工具）這一類具相當成熟度的自動化合成工具。有鑑於此；本文 提出一簡單自我萃取之簡易型模型參數，搭配此簡易型模型參數，再 利用 MATLAB 程式來做自動化、快速、高準確之類比非緩衝(緩衝) 兩級運算放大器設計。
本文已經成功的完成 P 輸入差動對之非緩衝兩級運算放大器設 計、下線與晶片量測。晶片量測結果與初期模擬誤差為 1%至 3%。
而快速自動化技術之初期模擬與 SPICE 誤差亦控制在 5%以內，對預 期目標值僅需做適當微小幅度的修正，即可達到設計需求。
同時亦完成 N 輸入差動對之非緩衝兩級運算放大器設計，所採用 之 製 程 為 國 科 會 晶 片 設 計 中 心 所 提 供 之 TSMC 0.35um 1P4M N-WELL CMOS 3.3V 製程。
2-1 類 比 電 路 自 動 化 設 計 流 程
類比電路模擬設計技術基本上是利用元件製造商所提供之基本 元件參數模型再加上電腦分析技術所發展的一門應用，它可用來模擬 非線性電子電路的工作。就電子學我們已經知道有兩種類型的訊號模 型：大信號和小信號。模擬技術通常是用大信號模型去找出直流工作 操作點變數，然後用直流工作操作點變數去找出小信號模型參數，這 些參數可依序用來分析欲設計的電路。我們亦可以藉由模擬方法來做 直流操作點、非線性時域或頻率響應及線性時域或頻率響應等等的分 析。
圖 2-1 為類比電路模擬設計結構圖[5]。現今，大多數的模擬程式 所使用的演算法，絕大部分是採用先猜端點的電壓，然後在計算此模 型內所有各分支電流，再將分支電流於每個端點相加求其總和，看看 是否滿足「克希和夫電流定律」(Kirchhoff’s current law)。假如在一個
指定的極限內，總和不是零，那麼模擬程式會用不同的演算法重猜電 壓值，直到端點電壓收斂到一些值（一定誤差範圍），而這些值能使 每個端點的分支電流在一個指定的容忍極限內總和為零。
N o d e V o l t a g e
L a r g e - S i g n a l M o d e l ( E q u a t i o n s , C i r c u i t s , T a b l e s )
I t e r a t i v e S o l u t i o n o f D C
V a r i a b l e s
S m a l l - S i g n a l M o d e l
( E q u a t i o n s o r C i r c u i t s )
N u m e r i c a l I n t e g r a t i o n
S o l u t i o n o f t h e l i n e a r e q u a t i o n
Y V = I
L i n e a r t i m e o r f r e q u e n c y d o m a i n r e s p o n s e
N o n l i n e a r t i m e d o m a i n r e s p o n s e
圖 2-1 類比電路模擬設計結構圖
2-2 關 鍵 元 件 參 數 萃 取 近 似 法 則
針對所使用的 TSMC 1P4M 0.35uM[6] 之元件模型尺吋大小規劃 如圖 2-2 所示，共規劃出 12 組對應的 n/p 電晶體模型。
對 SPICE 軟體來說，他是依循電晶體的尺寸大小來找尋所對應 的元件模型參數再代入分析與計算，本文即利用此一觀念來建立屬於 自己的關鍵模型參數。所不同的是針對類比積體電路設計而言，金屬 場效應電晶體之通道長度不取該製程的最小值，主要是為了雜訊考量 [7]，所以通常所取之值為該製程 3~5 倍的長度來作為設計時的長度。
本文是採用 L=2uM，如此的作法就會使所需用到的參數模型變少，
以簡化 MATLAB 程式撰寫的複雜度。同時舉例驗證說明考慮載子速 度飽和時通道長度 L 與轉導間之關係。圖 2-3 與 2-4 為考量速度飽和 下之通道長度 L 從 0.1um 至 10um 間轉導關係與誤差。
W/L W
L
200/20 (200/20)
20/20 (20/20)
1.2/20 (1.2/20)
0.8/20 (0.8/20)
0.4/20 (0.4/20)
200/1.2 (200/1.2)
20/1.2 20/1.2
1.2/1.2 (1.2/1.2)
0.8/1.2 (0.8/1.2)
0.4/1.2 (0.4/1.2)
200/0.8 (200/0.8)
20/0.8 (20/0.8)
1.2/0.8 (1.2/0.8)
0.8/0.8 (0.8/0.8)
0.4/0.8 (0.4/0.8)
200/0.35 (200/0.35)
20/0.35 (20/0.35)
1.2/0.35 (1.2/
0.35)
0.8/0.35 (0.8/
0.35)
0.4/0.35 (0.4/
0.35)
n,pch.10 n,pch.1 n,pch.4 n,pch.7
n,pch. 11 n,pch.2 n,pch.5 n,pch.8
n,pch.12 n,pch.3 n,pch.6 n,pch.9
圖 2-2 TSMC 1P4M 0.35uM 之模型參數尺寸規劃圖
圖 2-3 考量速度飽和條件時之通道長度 L 與轉導 gm關係
圖 2-4 考量速度飽和條件下通道長度 L 與轉導 gm準確誤差關係
由於正規的模型參數中包含許多因子，但是就一般的計算分析來說 我們並用不到如此多的參數，而是只需如VT、β、λ等參數。所以本 文即提出以一組 =1
L
W 之元件，利用 SPICE 的執行，萃取出計算電壓、
電流時所需的參數，再利用此組關鍵的參數模型，來推導估測預期目 標所需之元件尺寸。本文已經成功的利用此方法，透過 MATLAB 設 計出分別為 N/P 輸入差動對之二階米勒補償 之 OPA。圖 2-6/2-7 分別 為利用 TSMC 0.35um 1P4M 模型參數所萃取出的 Beta（uiCox 、i=N or P）、修正式λ曲線圖。
M1=W/L=1 VD=1.5
VG=0.7~3
圖 2-5 NMOS 萃取之架構
2-2-1 關 鍵 元 件 參 數 萃 取
圖 2-5 為一 NMOS 之關鍵模型參數萃取之架構圖。由於我們在 分析計算的方程式是採用一階 (Level 1)， 而與實際模型所用之 BISIM3(Level 49)是有相當大的差異。為了得到一個準確的簡易型參 數模型，並能適用在一階的方程式之中，所以此參數萃取是利用反推 一階方程式來得到一修正式的λM，如 2-1 式所示：
) 1
( ) 2 (
1
2DS M T
GS
D
V V V
L
I = β W − + λ Θ
DS t GS D
M
V
V L V
W
I 1
) 2 (
1
2−
= −
∴ β
λ
---(2-1)圖 2.7 既利用上述的方法所建立。而 Beta 的數值是將在 SPICE 中 模擬所得之操作點數值加以記錄所得，如圖 2.6 所示。
0.5 1.0 1.5 2.0 2.5 3.0
0.00014 0.00015 0.00016 0.00017 0.00018 0.00019
NMOS,W/L=2/2
Beta
VGS(V)
TSMC 1P4M 0.35uM
圖 2-6 Beta 參數萃取
0.5 1.0 1.5 2.0 2.5 3.0 -0.2
-0.1 0.0 0.1 0.2 0.3 0.4
NMOS W/L=2/2
Lambda
VGS(V)
TSMC 1P4M 0.35uM
圖 2-7 修正式 Lambda 參數萃取
2-3 米 勒 補 償 運 算 放 大 器
圖 2-8 所示為米勒補償(the miller compensated)OP-amp[8][9][10]
之電路圖。其組成共可以分成兩個部分：第一級為 PMOS 驅動、NMOS 為負載之差動級；第二級為 NMOS 增益級、且是採用 PMOS 來作為 負載。輸出增益級上透過補償電容 CC 連接到輸入端，這是要將他當 作米勒電容來用。此電路的連接形式是考量適合在 NWELL 製程中。
在整個電路設計中電晶體的長度(L)及寬度(W)為可變，至於偏壓電流
Ibias、補償電容CC、供應電壓VDD、與負載電容CL，則是由設計者依 欲設計規格所給予。
圖 2-8 米勒補償 OP-amp 電路圖
為了在最佳設計流程中得到獨立的設計變數為最佳值，所以我們 做了以下的假設。
1. 差 動 輸 入 級 之 電 晶 體 M1、 M2 是 相 互 匹 配 ； 因 此 (W/L)1=(W/L)2。
2. 差動輸入級之電流鏡之電晶體 M3、 M4 是相互匹配；因此 (W/L)3=(W/L)4。
out IN+
IN- BIAS
M6
M5 CC M1 M 2
M7
M 3 M 4
VD D
GN D M8
第一級 第二級
3. 偏壓電流源是由相互匹配之電晶體 M7、 M8 所組成；所以 (W/L)7=(W/L)8。
4. 輸出增益級之主動負載 PMOS 電晶體 M6之寬長比(W/L)6為獨 立，主要是用來判斷流經此級電流大小。M5之尺寸是靠流經 的電流以及驅動之增益來決定，對 M5之 VDS電壓是固定(如 d.c. 靜態輸出電壓為 1.5V，設操作電壓 VSS、VDD為 0~3V)。
且 M5之 VGS是由 M4的 VDS所提供；因此元件通道寬中只有 W5可以設為獨立變數。
2-3.1 增益(Gain)
整個米勒補償 OPA 整體增益是由第一級與第二級相乘所得。第一 級增益可以表示為−gm1(ro1//ro4)、第二級增益可以表示為
) //
( 5 6
5 o o
m r r
−g ，整體總增益可以表示為：
) //
)(
//
(
1 4 5 65
1 m o o o o
m
g r r r r
g
Gain =
---(2-2)2-3.2 單 位 增 益 頻 寬 (Unity-Gain frequency) 精確的單位增益頻寬[8]為：
UGF C
m
C UGF g
ε π +
= 1
1 2
1 ---(2-3)
) 1 ( )
1 (
'
5 4 2 1 5
6 5
C L m
o o C n m
o o
UGF C
C g
g g C C g
g
g + + + + +
=
ε ---(2-4)
此處Cn1 =CGS5 +CGD2 +CDB2 +CGD4 +CDB4為 M4 之汲極上的總電容，
4 '
n L
L C C
C = + ，Cn4 =(CGD6 +CDB6 +CDB5+CGD5)為輸出端點 out 上的電容 值。
2-3.3 相位邊限(Phase Margin)
相位邊限(PM)是由[8]文獻得知。
) ( tan 900 1
fnd
PM = − − UGF ---(2-5)
此處 fnd為非主極點，是以 out 端點所建立[8]:
) 1
( 1 2
' 1 1 '
5
L n C n
UGF L
m nd
C C C C C
f g
+ +
= +ε
π ---(2-6)
2-3.4 迴轉率(Slew Rate)
迴轉率(SR)可以表示成
C SS
C SR= I 。
2-3.5 輸入共模範圍(Input Common-mode Range)
最大可允許輸入電壓範圍是從輸入差動對到VDD，此時 M7 是工作 在飽和區：
|
|
|
|
|
| GS1 GS7 tp0
DD
IMAX V V V V
V = − − + ---(2-7)
最小可允許輸入電壓範圍是發生在輸入快接近 GND，此時 M1、M2 剛進入三汲極區。
0 3 1
1 1
0 1
1
|
|
|
|
|
|
|
|
tn GS IMIN
IMIN G
tpo G
D
tp GS
DS
V V
V V V
V V
V
V V
V
−
=
∴
=
−
=
−
=
Θ ---(2-8)
Positive CMR (CMR+)=VIMAX
Negative CMR (CMR-)=VIMIN
2-3.6 輸出電壓擺幅(Output Swing)
輸出擺幅是指最大到最小電壓之範圍，且是在電晶體工作在飽和區 時，最大輸出電壓Vout,MAX 表示如下：
|
|
|
| 6
6 max
, DD Dsat DD GS tpo
out
V V V V V
V = − = − +
相同的最小輸出電壓Vout,MIN表示如下：
tno GS
Dsat MIN
out
V V V
V
,=
5=
5−
2-3.7 共模具斥比(Common-Mode Rejection Ratio)
1 1
1 1
1 |
|
|
| CMRR
v v v
v v v v
v
A CMRR A
ic o o
o id o o
o
cm
d m = =
=
此處CMRR1為第一級的共模拒斥比。
| ) //
( 2
| log
20 gm1gm4 ro2 ro4 ro7
CMRR≅ ---(2-9)
2-3.8 電壓源具斥比(Power Supply Rejection Ratio)
DD out out
in out
VDD
v v v
v v PSRR
5 7+
=
2 ) ( 2 2
) 2
(
6 4 5
1 1 3
7
1
m DD n o
C m
m DD n o
m
g fC C g
g fC g
g
g π π
π +
∆ + +
=
gnd v v
v
v v PSRR
out out
out
in out
GND
5 4
3+ +
=
) (
2 )
( 2 4 23 1
1
C gnd n n
o o
m
C C
C f g
g
g
+ +
+
= +
π
2-3.9 雜 訊 (Noise)
任何電晶體都有白雜訊(White Noise)與閃爍雜訊(1/f -Noise)，在 任何頻率下電晶體的輸入雜訊電壓之有效值如下所示：
f df WL df K g f kT
dv F
m
n = 1 +
3 ) 8
2(
此處KF =KFF /Cox' ，KFF為製程參數。
2-3.10 功 率 耗 損 (Power Dissipation) 整個功率消耗(PD)可以表示成：
)
( D7 D5
DD I I
V
PD = +
2-3.11 晶 片 面 積 (Area) 整個面積總和可表示成：
Area=
∑
= 8
1
*
i
i i
L W
2-4 設 計 流 程 與 模 擬 結 果
整個電路設計流程與步驟與演算法如下：
A:第二級設計流程
1. 輸入VGS −VT之最小電壓 2. 輸入第二級增益
3. 輸入操作電壓範圍(V 、DD VSS) 4. 輸入偏壓電流大小(ID5)
在輸入完以上步驟後，演算流程即會抓取VGS −VT之最小電壓，來計 算VG6的電壓，再利用VG6來推算此條件下的基本關鍵元件標準電流與 參數。再利用輸入偏壓電流大小(ID5)除於此標準電流來求取M6電晶 體的寬度(W)與 Beta 值。接著再利用第二級增益與VG5的關係來求取
5
VG ，接著重複VG6之過程來求取M5電晶體的寬度(W)與 Beta 值。
B:第一級設計流程 5. 輸入第一級增益
6. 輸入偏壓電流大小(ID7) 7. 輸入負載電容大小(CL) 8. 輸入相位邊限(PM)
利用VG6的電壓來推算此條件下的基本關鍵型元件標準電流與參
數。再利用輸入偏壓電流大小(ID7)除於此標準電流來求取M7電晶體 的寬度(W)與 Beta 值與G2、G5、B3、Gm3、G1、B1，進而求出W1、W3。 整個結束後再代入剛所求之值，以便求取寄生電容與增益頻寬積，以 便利用犧牲頻寬方式來獲得足夠的相位邊限與所需的補償電容。最後 再求取迴轉率(SR)。
為了讓設計流程更為清晰易懂，所以本文特舉一典型主動負載式 A 類放大器為例，並且透過整理之數據驗證自動化之精確誤差。圖 2-9 為所舉之例子與實際設計步驟。
圖 2-9 典型 A 類主動負載式放大器之自動化設計流程 表 2-1 典型 A 類主動負載式放大器之自動化設計誤差
規格(SPEC) 自動化第 一次算出 之結果 VG5=1.37
誤差值 牛頓法逼近結 果 VG5=1.407
誤差值 人工微調之結 果 VG5=1.44
誤差值
ID(200uA) 200.79uA 0.395% 200.24uA 0.12% 198.74uA 0.63%
Gain(20) 1.8178 90.9% 3.5105 82.447% 21.6939 8.649%
S P E C:
△V=0.2V IDS P EC=200 u A G a in =20 VBIAS VIN
M6 M5
IDS PE C VDD=3V
VOUT
1:利用△V求出
VG6=0.58+0.2=0.78 2:利用VG6至資料庫找 出Beta,Lambda
3:利用資料庫找出之 參數，求取出對應之 標準電流ID
4:利用IDSP EC=ID*(W6/L6) 求出W6之值與實際Beta6 之值
5:利用VG5=VDD+Vtp-2/
(AV*(Lambdap+Lambdan))
6:利用VG5至資料庫找出 Beta,Lambdap
7:利用資料庫找出之 參數，求取出對應之 標準電流ID
8:利用IDSP EC=ID*(W5/L5) 求出W5之值與實際Beta5 之值
經由表 2-1 可發現，在經過適當的微調幾可達到設計預期規格，並 且將誤差控制在 5%以內。表 2-2 為電路預期自動化設計目標與 HSPICE 模擬之比較。圖 2-10 為利用自動化設計技術求得之電路在 HSPICE 中增益與相位模擬圖。
表 2-2 電路預期自動化設計規格與 HSPICE 模擬及量測數據
PERFORMANCE TARGET SPICE SIMULATION MEASUREMENT RESULT
Gain(dB) 80 81 78
ID5(uA) 200 199 ---
ID7(uA) 40 48 ---
PM(CC=11.3pf) 60 54 63.9
SR(V/uS) 3.54 3.87 0.5287
VOUT,MAX(V) 2.9 2.99 2.9852
VOUT,MIN(V) 0.2 0.05 0.00856
PSRRVDD(dB) --- 71 ---
PD(uW) 720 741.46 ---
CL(pF) 20 20 20
圖 2-10 增益與相位邊限之 HSPICE 模擬結果
第三章 低電壓軌對軌(rail-to-rail)運算放大器設計 在近幾年來由於製程技術的不斷演進與進步，使得元件的閘二 氧化矽（gate oxide）層厚度也正隨製程的提升而逐漸的變薄，促使 臨界電壓(threshold voltage)與供應電壓也逐步變低。所以在混模系 統（Mixed Analog-Digital CMOS System）設計方面也逐步朝向低供 應電壓與功率來邁進，以符合可攜產品的應用。對於類比電路在這 方面的設計來說，並未因製程演進而獲得好處，反而使得設計更加 困難。諸如：運算放大器的動態輸出會因供應電源的減少而減少，
以及類比電路設計時並不採製程所能容許之最小元件尺寸。主要是 在於”增益(gain)、偏移(offset)、雜訊(noise)[11]”等考量。
圖 3-1 不同製程技術與供應電壓及共模輸入範圍之關係圖[6]
本文這一章就是要討論與研究以及設計，能操作在低電壓之軌 對軌運算放大器。以便進一步將此元件運用在新一世代的 ISFET 讀 出電路中；並且進一步改善舊有讀出電路元件，因臨界電壓迫使輸入 共模操作電壓小於供應電源之問題，盼能透過 p/n 差動輸入對並接之
0 1 2 3 4 5
供應電壓
製程技術 一般OPA共模輸入操作範圍之比較 供應電壓
驅動電壓
共模電壓可用百分比
供應電壓 5 3 2.5 1.8 1.3
驅動電壓 0.45 0.25 0.2 0.15 0.12 共模電壓可用百分比 0.91 0.917 0.92 0.917 0.908
0.5um 0.35u 0.25u 0.18u 0.13u
方式，來提升輸入以及輸出訊號之操作範圍能夠軌對軌（rail to rail）。
3-1 低 電 壓 軌 對 軌 運 算 放 大 器 系 統 簡 介
對於軌對軌運算放大器來說，整個系統共可大至的區分成三大 塊。分別為：偏壓(bias)、輸入放大級(input differential pair stage)、輸 出級(class-AB output stage)。圖 3-2 為整個軌對軌運算放大器系統方 塊圖。
對於方塊圖上所用之電路設計技術與詳細電路圖，在下面幾節中會 有更為清楚的描述。不過對於運算放大器來說，整個電路不外乎這幾 個部分，主要差異在所用的電路架構之差別，以及電晶體(MOS)操作 區域的不同。
BIAS In p u t Diffe re n tia l P a ir St a g e (Ra il-To -Ra il)
Cla s s -AB Ou tp u t S t a g e VIN+
VIN-
Vo u t Co m p e n s a te d
Ca p a c ito r
圖 3-2 軌對軌運算放大器系統方塊圖
再來低電壓這個名詞如何界定，目前並沒有一個很明確的定義，但 如何界定呢？在文獻[12]中作了明確的定義。
低電壓操作之定義：供應電壓使電路能操作在兩個堆疊的閘源電壓
（VGS）以及兩個飽和電壓(Vdsat)。
) (
min 2
, gs dsat
SUP V V
V = + ---3-1
這裡要稍微注意的是，低電壓操作之電路所要求之最小供應電源應
該為供應電源之一半左右即可讓低電壓電路工作。
3-2 參 考 電 壓 與 電 流 (偏 壓 電 路 )
在類比電路設計中，佔有舉足輕重地位的電路就是偏壓電路了，因 為他要可以提供電路一個穩定的電壓或電流，同時間又要不受溫度、
供應電壓、製程的變異所影響。
本文中為了使偏壓電路能工作在低電壓中，故採用了寬擺幅轉導 為 常 數 之 偏 壓 電 路 (wide-swing constant-transconductance bias circuit)[13] ， 這個電路是由兩組寬擺幅疊接式電流鏡 (wide-swing cascode current mirror)所組成。圖 3-4 為一完整之寬擺幅轉導為常數 之偏壓電路。
RB Q1
Q2*4 Q3*1
Q4 Q5
Q6 Q7 Q8
Q9
Q11
Q10 Q14
Q13
Q12 Vbp
Vcp
Vcn
Vbn VDD
VSS
A c o n s ta n t-t ra n s co n d u c t an ce b ia s c irc u it h a v in g wid e - s win g c as c o d e c u rre n t m irro rs .
M18A
M17A M16A M15A
Bias loop Cadcode bias Start-up circuitry
圖 3-3 完整之寬擺幅轉導為常數之偏壓電路
這個電路共提供四組的偏壓點給軌對軌運算放大器內部來使 用，包括兩組電流鏡偏壓以及內部疊接電晶體之偏壓(Vbp VcP Vbn Vcn)。圖中 Q3 與 Q4 電晶體為二極體連接形式，用以增加其輸出阻抗，
同時 Q４電晶體可使 Q3 之 Vds電壓降低，使得所需之供應電源下降，
如此才能保證電路能操作在低電壓的環境。相同的 Q8 與 Q9 所扮演 的角色與 Q3 及 Q4 完全相同。
透過模擬結果很明顯的可以發現到，寬擺幅轉導為常數之偏壓電 路(wide-swing constant-transconductance bias circuit)之供應電壓約在 1.3V 時電路即開始正常工作，即符合前面 3-1 節中所談論到”低電壓”
之定義。所以說寬擺幅轉導為常數之偏壓電路符合本電路設計時所需 之要求(低電壓)。
利用上面之電路架構所設計出之模擬輸出結果如圖 3-4：
-0.25 0.00 0.25 0 . 5 0 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50 2.75 3.00 3.25 -0.1
0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9
Vbn(V)
VD D(V)
Stable Voltage 1.25V
-0.250.00 0.25 0.50 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50 2.75 3 . 0 0 3.25 0.0
0.2 0.4 0.6 0.8 1.0 1.2
Vcn(V)
VD D(V)
Stable Voltage 1.35V
-0.25 0.00 0.25 0.50 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50 2.75 3.00 3.25 0.00
0.15 0.30 0.45 0.60 0.75 0.90 1.05 1.20
VDD-Vbp(V)
VD D(V)
Stable Voltage 1.3V
- 0 . 2 50.00 0.25 0.50 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50 2.75 3.00 3.25 -0.15
0.00 0.15 0.30 0.45 0.60 0.75 0.90
VDD-Vcp(V)
VD D(V)
Stable Voltage 1.2V
圖 3-4 寬擺幅轉導為常數之偏壓電路架構偏壓點模擬輸出結果
3-3 軌 對 軌 差 動 輸 入 級 設 計
對於運算放大器來說，種類花樣類型千奇百怪，但不外乎是為了達 到某一特定目標所研發設計而來，同樣的本文所討論之軌對軌差動輸 入設計，主要就是要改善輸入共模操作電壓之不足的問題。尤其是當
先進製程(0.25um、0.18um)以下之電路設計時，此一問題就越顯重要。
3-3-1 為 何 改 善 輸 入 共 模 操 作 範 圍
為了讓輸入共模操作範圍之問題更容易的凸顯與易於瞭解，本文特 意設計出分別為 N/P 輸入差動對之非緩衝二級運算放大器，用以驗證 在實際非軌對軌設計之架構的實際情況，如圖 3-5 與 3-6 所示。圖 3-1 為在不同製程條件下可用之輸入共模百分比曲線分佈圖。
圖 3-5:P/N 型非緩衝二級運算放大器電路圖
圖 3-6:P/N 型非緩衝二級運算放大器電路之共模輸入電壓範圍
out IN IN+
- BIAS
M6
M5 CC M1 M2
M7
M3 M4
VDD
GND M8
VDD
M6 M5
out CC
IN- IN+
M3 M4
M1 M2
BIAS M7
GND
0 . 0 0 0 . 2 5 0 . 5 0 0 . 7 5 1 . 0 0 1 . 2 5 1 . 5 0 1 . 7 5 2 . 0 0 2 . 2 5 2 . 5 0 2 . 7 5 3 . 0 0 0 . 0 0
0 . 2 5 0 . 5 0 0 . 7 5 1 . 0 0 1 . 2 5 1 . 5 0 1 . 7 5 2 . 0 0 2 . 2 5 2 . 5 0 2 . 7 5 3 . 0 0
Common Mode Range(V)
VD D( V ) P M O S - i n p u t p a i r N M O S - i n p u t p a i r
圖 3-7 實際下線量測之運算放大器與比較器之輸入共模範圍
經由圖 3-6 與 3-7 的驗證發覺，實際之共模輸入範圍在 3V 操作 電壓下，僅有 2.5V 左右的可操作範圍，因此更加說明需透過電路架 構之改善來使訊號操作範圍可以達到軌對軌的目標。
3-3-2 如 何 改 善 輸 入 共 模 操 作 範 圍 並 保 有 與 維 持 一 定 之 增 益 為了降低相位補償的複雜度所以一般運算放大器設計，皆近可能 在較少的級數下完成設計，所以我們就得思索要在有限的架構下建立 維持一定之增益，同時又要兼顧晶片面積不可以太大，所以就想的到 以 下 架 構 之 電 路 。 折 疊 式 （ folded-cascode ）、 望 遠 鏡 式 (telescopic-cascode) 等電路。
圖 3-8 折疊式運算放大器
0.0 0.5 1.0 1.5 2.0 2.5 3.0
-0.25 0.00 0.25 0.50 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50 2.75 3.00 3.25
VOUT(V)
V I N ( V ) Input Common Mode Range
0.0 0.5 1.0 1.5 2.0 2.5 3.0
-0.25 0.00 0.25 0.50 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50 2.75 3.00 3.25
VOUT(V)
VIN(V)
Input Common Mode Range
運算放大器之輸入共模範圍（0~ 2.5V ) 比較器之輸入共模範圍（0~ 2.6V )
Vi- Vi+
Vbs p
Vccp
Vccn Vout
I1 M1 M2
M8 M6
M7 M5
M4 M
3 M10
M9 VDD
VS S
Folde d-Ca s code O pe ra tiona l Am plifie r
圖 3-9 望遠鏡式運算放大器
表 3-1 折疊式與望遠鏡式運算放大器之特性
表 3-1 為折疊式與望遠鏡式運算放大器之特性簡易比較，經由表中 可知要符合我們需求的電路即折疊式運算放大器之架構電路。因為其 增益可維持一定水準，更重要的是其共模輸入範圍有一操作端可達最 大值，透過此一特性我們及可利用另一元件構成之電路相互並聯而達 到輸入訊號軌對軌的操作目標。
M3
M3A
M4
M4A
M2A
M8 M2 M1
M1A
IB1 VDD
VB1 M5 Vi-
Vi+
VS S VDD
Te le s copic -C a s code Ope ra tiona l Am plifie r Vout
Te le s c o pic -C a s co d e O P A & F old e d -C as c o d e OP A之比較 G a in
VIC(MAX)
VIC (MIN)
(gmro)2 (gmro)2
VDD-(2△V+2Vt) VDD+Vtn-△V
VS S+Vtn+2△V VS S+Vtn+2△V
Te le s c o p ic-C a s c o de :省電、輸入共模範圍小 F o ld e d -C as c o d e :耗電、輸入共模範圍大
3-3-3 軌 對 軌 運 算 放 大 器 之 一 階 分 析 與 模 擬
完整軌對軌運算放大器看似一複雜的電路，為方便電路分析以及 計算，因此將主電路拆解成四個部分，分別為轉導補償控制電路、P/N 並聯之差動輸入對電路、堆疊電流鏡電路、輸出級電路。圖 3-10 為 完整軌對軌運算放大器之電路。
圖 3-10 完整軌對軌運算放大器之電路
整個電路設計一階分析如下流程：
A: 選 定 規 格 (使 用 TSMC 1P4M 0.35um 製 程 技 術 ) Total Gain=90dB
輸入對操作電流:40uA(Itail=80uA)
輸出級操作電流:40uA（即 IB1=IB2=IB3） 最後輸出電流：50*40uA(2mA)
轉導補償電路
P/n 並聯差動輸入對
堆疊電流鏡電路
AB 類輸出級
