以Bi-CMOS差動放大器為設計基礎之壓控振盪器
蔡澈雄 張建鏵 江淑音 郭銘遠 甘廣宙 張培華
崑山科技大學電子工程系 710台南縣永康市大灣路949號
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摘要
在此篇論文中，我們主要提出由 Bi-CMOS 差動 放大器所組成的一個振盪器。我們使用 H-spice 在 CIC 0.35um-SiGe 製程參數中驗證成功。H-spice 中 此振盪器從 0.9V 到 3.3V 電壓的工作輸出頻率為 104 MHz 到 1291 MHz，並且也使用量測儀器，實 際在麵包板上使用獨立元件與 IC 證實這是一個振 盪器電路。此振盪器電路能穩定的從 5.2V 到 6.0V 電壓的工作。當操作在電源電壓輸入 5.2V 時輸出 頻率為 154.6 MHz，而操作在 6.0V 時振盪輸出頻 率將超過 187.5 MHz。另外也使用 FFT(傅立葉級數 快速轉換 )圖分析此振盪器並且顯示此振盪器有 低雜訊特性，且 SNR≧30dB。最後實驗結果顯示 此振盪器不僅有好的線性關係並且也有高的電壓 增益(Kvco)之壓控制振盪器(VCO)。
關鍵字:差動放大器,壓控振盪器,傅立葉快速轉換.
Abstract:
In this thesis, we present an oscillator mainly composed of a Bi-CMOS differential amplifier.
The simulation use H-spice to verify the Bi-CMOS differential amplifier oscillator under CIC 0.35µm Si-Ge process parameters. We have used discrete devices on bread board to prove such circuit is an oscillator circuit successfully. Simulation results show such oscillator can work stably from 0.8 volts to 3.3 volts supply voltage. Under H-spice simulation, when supply voltage is close to 3.3 volts, the output frequency will be more than 1.0 GHz. The differential amplifier oscillator can work from 5.2 volts to 6.0 volts on bread board by using
discrete devices. Their output frequencies are 154.6 MHz and 187.5 MHz respectively. We use FFT (Fast Fourier Transform) diagram to analyze the oscillator and shows the oscillator is with low noise characteristic. Finally, those simulation results reveal that the oscillator is not only a good voltage controlled oscillator (VCO) but also has large voltage gain (Kvco).
1. 前言
我們使用 Bi-CMOS 主動負載差動放大器的 高輸入阻抗，高輸出阻抗和高電壓增益的特性[1-4]
來建立一個振盪器電路。是由這樣的振盪器基於差 動放大器有兩輸出，第一個輸出 high，另一個就會 是 low。 我們在兩個不同的輸出上分別連結一個 CMOS inverter 和兩個 CMOS inverters 。它是一 個非對稱的架構。而 NMOS 尺寸、電晶體 hFE 和 CMOS inverter 的時間延遲決定振盪器頻率。在 這裡，我們提出這一個不同的類型振盪器並且用實 驗結果證明這樣的振盪器是有用的。且容易設計與 高靈活的特性。
2 . 電路原理
此振盪器是由主動負載差動放大器加上兩個 CMOS inverter 所組成的[5-6]。一個標準的差動放 大器必須為定電流源，但我們使用 NMOS(NM1) 來替換簡單的定電流源(VGS加一定電壓)。在此我 們提出一個以雙介面電晶體差動放大器為設計基 礎,外加三個 CMOS 反相器之振盪器，此振盪器如 圖 1 所示。根據差動放大器之運作原理，根據差動 放大器的動作原理有二種情形：
(1)電晶體 Q1，Q2 不能在同一時間皆 OFF。
(2)電晶體同一時間皆 ON 或一個 ON，一個 OFF。
此電路的大部分情況是 Q1 ON，Q2 OFF 或 Q1 OFF，Q2 ON。
圖 1 The MOS differential amplifier oscillator
所以電晶體 Q1 和 Q2 不可能同時處在截止狀 態，一定是電晶體 Q1 和 Q2 同時在導通狀態或是 一個導通另一個截止。因為我們無法製作出兩個完 全一模一樣的電晶體，所以大部份的情形是 Q1 導 通時 Q2 截止，或是 Q1 截止時 Q2 導通。上圖中假 設 Q1 導通 Q2 截止，所以 OP1 的電位是低電位，
OP2 電位是高電位。在此同時 G1 是高電位，G2 是低電位。經過 CMOS 反相器(INV1)之時間延遲，
G2 變成高電位而導通電晶體 Q2，使得 OP2 電位 變成低電位，經過 CMOS 反相器(INV2、INV3)之 時間延遲，B1 電位變成低電位把電晶體 Q1 關掉(截 止)。依據相同分析，在下一時段 Q2 將會截止而 Q1 將會導通，經過相同的週期，Q1 和 Q2 會再改 變其目前的狀態，如此截止/導通互換的持續現象 將產生振盪；表１中也顯示節點之高電位或低電位 的狀態。
表１ 圖 1 之電晶體與節點狀態圖
Q1 Q2 OP1 OP2 B1 B2 State1 On Off L H H L State2 Off On H L L H
3.模擬結果
在這篇論文裡，我們使用 H-Spice 和 CIC 0.35um-SiGe 製程模擬電路，圖 2 為電路在 Post simulation 輸出波形圖。
圖 2 電路在 3.3V 下產生 1087 MHz 輸出波型圖
上圖是經由調變完參數值，再由 H-Spice 模擬 電路而產生的輸出波形，將 VDD固定為 3.3V，頻 率為 1087 MHz，我們可以藉由調變 VDD來改變輸 出頻率，由此可知此振盪器為電壓控制振盪器 (Voltage-Controlled Oscillators:VCO)如圖 3 所示，
圖 4 為電壓對消耗功率曲線圖。
0.5 0.75 1 1.25 1.5 1.75 2 2.25 2.5 2.75 3 3.25 3.5 V
0 200 400 600 800 1000 1200
100 300 500 700 900 1100
MHZ
圖 3 Post simulation TT 狀態下電壓-頻率曲線圖
0.5 0.75 1 1.25 1.5 1.75 2 2.25 2.5 2.75 3 3.25 3.5 V
0 4 8 12 16
2 6 10 14
m W
圖 4 電壓對消耗功率曲線圖
表 2 為 Post simulation 規格表，圖 5 為此震盪 器之佈局圖。
表 2 Post simulation 規格表
規格 結果
電源供應電壓 0.9V~3.3V 可變頻率範圍 104MHZ~1291MHZ 電路耗功率(VDD=2V) 2.979mW
圖 5 振盪電路的 layout 佈局圖
4 . 實驗結果
論文中我們利用 Tektronix TDS3034B 量測獨 立元件在麵包板之振盪器電路及快速傅立葉轉換
（FFT），我們所用到的元件有 PMOS(PM,PM1)、
Q1(Q2)、NMOS(NM1)及 CMOS inverters，Q1(Q2) 所使用的元件是 MPS3904 hFE值約為 180。我們平 行並接 6 個 CMOS inverters (HD74HC04P)，閘(Gate) 極為其輸入端、汲(Drain)極為其輸出端、源(Source) 極的 PMOS 端連接到 VDD NMOS 接地端空接，使 CMOS 轉變為我們需要的 PMOS 電晶體，如圖 6 所示，我們平行並接 6 個 CMOS inverters 的目的是 為了使 PMOS 電晶體(PM,PM1)的 W(寬度)值變 大，它也改善充電電流能力與輸出頻率。
圖 6. CMOS inverters 轉變為 PMOS 電晶體
同 樣 的 我 們 也 並 接 6 個 CMOS inverters (HD74HC04P)，閘(Gate)極為其輸入端、汲(Drain)
極為其輸出端、源(Source)極的 PMOS VDD 端空 接，NMOS 源(Source)極端接 Ground，使 CMOS 轉變為我們需要的 NMOS(NM1)電晶體，如圖 7 所 示，我們平行並接 6 個 CMOS inverters 的目的是為 了使 NMOS(NM1)電晶體的 W(寬度)值變大，它也 改善放電電流能力與輸出頻率。
圖 7 .CMOS inverters 轉變為 NMOS 電晶體
圖 8 為電壓 5.2V 時，其振盪頻率為 154.6 MHz。圖 9 則為 6.0V 時輸出波形圖。其振盪頻率 為 187.5 MHz，NM1 之 VGS=4.1 伏特。
圖 8 在電壓 5.2V 時之輸出波形。
圖 9 在電壓 6.0V 時之輸出波形。
(VDD: OPEN)
Gate×6 (Input)
Drain×6 (Output)
Source (Ground) (PMOS×6: Idle)
NMOS×6 M1 (or M2)
(VDD:Source)
Gate×6 (Input)
Drain×6 (Output)
(Ground: OPEN) PMOS×6
(NMOS×6: Idle)
fosc＝187.5 MHz VDD＝6.0 volts fosc＝154.6MHz VDD＝5.2 volts
MHz
圖 10 是一個典型的 MOS 差動放大振盪器的 快速傅立葉轉換圖（FFT），從圖 10 能夠看出此振 盪 器 在 0 ～ 2500 MHz 擁 有 S/N 值 ≧ 30dB
(1030/20=31.6)的特性。假設此振盪器主信號為 2V，
那麼其他信號將會比 0.063(=2/31.6) V 還小。
圖 10 實際量測 FFT 圖
圖 11 為在 5.2 伏特到 6 伏特表現出極好的 VCO 線性關係，它的 VCO 電壓增益 KVCO (VCO 的增益) 是(187.5-141.3)÷(6-5.2) = 57.75 MHz / V。圖 12 為 此震盪電路的消耗功率圖，在 6 V 時，振盪頻率為 187.5MHz，消耗功率則為 1380 mW。
圖 11 電路量測到的 VCO 特性曲線
5 . 結語
在此篇論文中，Bi-CMOS 主動負載差動放大 振 盪 器 與 一 般 的 振 盪 器 大 致 略 同 ， 其 差 別 在 Bi-CMOS 主動負載差動放大振盪器比傳統石英振 盪 器 有較 寬輸 出 頻率 (Simulation 中 其 頻 寬落 在
VHF 與 UHF 之間)和極好的電壓控制(VCO)特性。
而 VCO 所運用的範圍非常廣泛。在這裡我們可以 將完成的 Bi-CMOS 主動負載差動放大器振盪器電 路運用在未來設計的鎖相迴路(PLL)中。
圖 12 電壓對消耗功率曲線圖
參考文獻:
[1] Adel S. Sedra and Kenneth C. Smith,
“Microelectronic Circuits,” 5th edition, pp.
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[4] Randall L. Geiger, Phillip E. Allen and Noel R.
Strader, “ VLSI Design Techniques for Analog and Digital Circuits,” pp. 431-454, 1990.
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Cher-Shiung Tsai, Ming-Yi Hsieh, Jia-Ming Wu, Chun-Chieh Liao, Jeng-Lung Wu, Kwang-Jow Gan, Yaw-Hwang Chen, Dong-Shong Liang, Chia-Hung Chen and Chung-Chih Hsiao, “An Oscillator Design Based On MOS Differential Amplifier by Simulation”, 2005 電子元件暨材 料研討會,義守大學，2005 年 11 月 24、25 日.[6] Cher-Shiung Tsai, Jia-Ming Wu, Ming-Yi Hsieh, Chun-Chieh Liao, Tien-Hung Chang, Kwang-Jow Gan, Dong-Shong Liang, Yaw-Hwang Chen, Chia-Hung Chen, and Chun-Ming Wen, “A MOS DIFFERENTIAL AMPLIFIER OSCILLATOR ”, 16th VLSI Design/CAD Symposium 中央大學,花蓮美崙 大飯店, 94/8/9~12, 2005.
6. 致謝
此 論 文 相 關 研 究 工 作 獲 國 科 會 計 畫 補 助 (NSC96-2221-E-168-033)，在此致上感謝。
