中 華 大 學 碩 士 論 文
氧化鋯/氧化鉿雙層薄膜電阻式記憶體元件 之轉換特性研究
Characterization of Switching in ZrO x /HfO x Bi-layer RRAM Devices
系 所 別：電機工程學系碩士班 學號姓名：E09801017 盧岳伯 指導教授：吳建宏博士
中 華 民 國 100 年 8 月
摘 要
非揮發性記憶體近年來隨著可攜式消費性電子蓬勃發展以及無線網路建置趨於 完善而呈現高度的成長。在商業化過程的催化下，當中主流的快閃記憶體其製程演 進以飛快的速度朝深次微米推進，但亦遭遇物理瓶頸。新興記憶體元件所以開始被 廣泛討論。
本文首先彙整次世代記憶體所須具備的條件，並針對近年被廣為討論的電阻性 非揮發性記憶元件的優勢進行了解。在元件製作的部分，運用 MIM 結構，採以高 介電金屬所形成的氧化物作為為電阻性切換記憶體元件的絕緣材料。除了成功的驗 證該元件具備電阻性轉換的特性之外，在氧化鋯/氧化鉿雙層薄膜退火後，其操作電 壓被證實得以有效降低。操作機制部分，利用double-logarithmic 對量測數據進行分 析而得以用空間電荷限制電流理論(SCLC)解釋之。
關鍵字：電阻性記憶體、阻憶器、二氧化鉿、二氧化鋯、空間電荷限制電流
ABSTRACT
Well progressive elaboration of infrastructure plus highly commercial progress of potable electrical product leading the tremendous market growth of nonvolatile memory market. In nearly years, conventional Flash is approaching very difficult issues related their continued scaling down because of its intrinsic storage mechanism. And it is essential to find out next generation NVM device.
In this paper, we success demonstrate resistive switching behavior of ZrOx/HfOx
bi-layer insulator in MIM structured memory device, those materials are extensively adopted in High-K CMOS process, and each material has various reaches in RRAM field.
We also perform ZrOx /HfOx bi-layer annealing cause to lower operation condition and also identify the mechanism of which device can be explained by SCLC theory using double-logarithmic plot fitting to experiment result.
Keywords: RRAM, HfOx, ZrOx, HfZrOx, resistive switching, SCLC
誌謝
本人感念指導教授吳建宏博士在專業領域以及學術研究上給予我諸多啟發以及 指導。當中深刻的研究學習過程所獲取的實質知識雖已屬良多，對於學問發展過程需 兼容嚴謹的態度以及開放的心胸更是領悟其中並深感受用。
完成研究論文所無法或缺的，亦是同學們的溫暖支持以及未間斷的砥礪。感謝竹 均、俊哲、瑞陽、韋帆以及聲瑋給于我相助。
研究生：盧岳伯 2011 年 7 月 電機工程學系所 微電子暨晶片設計組 碩士班
中 華 大 學
目錄
中文摘要 --- i
英文摘要 --- ii
誌謝 --- --- iii
目錄 --- iv
圖目錄 --- vi
表目錄 --- ix
第一章 理論基礎暨文獻回顧
1.1 非揮發性記憶體簡介--- 11.2 次世代非揮發性記憶體--- 4
1.2.1 次世代非揮發性記憶體的必要特性--- 4
1.2.2 現行非揮發性記憶體研究種類--- 10
1.3 電阻性非揮發記憶體文獻探討--- 14
1.3.1 電阻性非揮發記憶體之電阻性轉換極性(polarity)--- 14
1.3.2 介電層導通理論基礎--- 16
1.3.3 電阻性切換機制探討--- 18
1.4 高介電常數材料--- 25
1.4.1 記憶體晶片與高介電常數材料--- 26
1.4.2 二氧化鉿(HfO2)以及二氧化鋯(ZrO2)--- 27
第二章 實驗流程
2.1 半導體製程技術--- 322.3 實驗步驟名詞解釋--- 33
2.4 實驗步驟說明 --- 37
第三章 實驗結果與討論 3.1 元件量測--- 45
3.1.1 導通路俓形成 (Forming)--- 45
3.1.2 重置 (Reset)--- 46
3.1.3 設置 (Set)--- 47
3.1.4 讀取 (Read)--- 47
3.2 實驗數據--- 48
第四章 結論與未來發展 4.1 結論--- 57
4.2 未來發展--- 58
參考文獻------ 59
圖目錄
圖 1-1 快閃記憶體以樹狀圖分類--- 1
圖 1-2 快閃記憶體元件結構以及記憶原理示意圖--- 2
圖 1-3 全球非揮發性記憶體產出當量暨營收統計--- 2
圖 1-4 快閃記憶體浮動閘存放電子數統計及預估 --- 3
圖 1-5 快閃記憶體閘極線路干擾評估--- 3
圖 1-6 NAND型快閃記憶體相鄰偶合干擾示意圖--- 5
圖 1-7 快閃記憶體週邊電路功能方塊圖--- 5
圖 1-8 快閃記憶體NAND string示意圖--- 6
圖 1-9 MIM結構之記憶體元件堆疊示意圖--- 7
圖 1-10 成功商品化的3D堆疊單次寫入記憶體--- 8
圖 1-11 RICE UNIVERSITY所發表的32 Byte RRAM 記憶體陣列--- 8
圖 1-12 多值位元細胞示意圖--- 9
圖 1-13 柰米結晶浮動閘結構--- 10
圖 1-14 相變化記憶體結構示意圖--- 11
圖 1-15 1-Transistor/1-MTJ magnetoresistive cell structure--- 12
圖 1-16 MFIS Structure (Metal-Ferroelectric-Insulator-Semiconductor)- 13 圖 1-17 MIM 結構示意圖--- 14
圖 1-18 單極性電阻切換電流電壓示意圖--- 15
圖 1-19 雙極性電阻切換電阻切換電流電壓示意圖--- 16
圖 1-20 導通燈絲在介電質中型程式意圖--- 19
圖 1-21 Pt/Nio/Pt元件電流電壓曲線--- 19
圖 1-22 Pt/H2O/Ag元件導通路徑SEM觀測結果以及電流電壓曲線圖--- 20
圖 1-23 不同的電阻狀態下所推估的燈絲形狀--- 21
圖 1-25 以TEM呈現Al/TiO2/Al結構--- 23
圖 1-26 以TEM-EDX進行Al/TiO2/Al材料分析--- 23
圖 1-27 四點量測來進行表面屬性的探討--- 24
圖 1-28 電壓電流特性 (a)γ_δAl/TiO2/Al (b)α_γAl/TiOx/TiO2/Al (c)α_β Al/TiOx/Al (d)β_α Al/TiOx/Al--- 24
圖 1-29 低電阻區域Ron(filled-trap region) 在TiOx中的原理解釋圖--- 25
圖 1-30 記憶體晶片平面佈置圖--- 26
圖 1-31 HfO2-ZrO2溫度構成相位圖--- 27
圖 1-32 HfO2和HfZrOx電介質的NMOSFET結果--- 27
圖 1-33 HfZrOx和HfO2 AFM的結果比較--- 28
圖 1-34 TiN/HfO/Pt的MIM結構電阻性切換記憶--- 29
圖 1-35 TiN/HfO/Pt電阻性記憶體電流電壓曲線--- 29
圖 1-36 Au/ZrO2/Ag電阻性記憶體雙極導通電流電壓曲線--- 30
圖 1-37 Au/ZrO2/Ag電阻性記憶體的可靠度--- 30
圖 1-38 以原子力顯微鏡觀察圖 HfZrOx和HfO2電介質的缺陷--- 31
圖 1-39 HfZrOx以及HfO2穿遂電流分布比較表--- 31
圖 2-1 元件製作流程圖--- 33
圖 2-2 溼式氧化反應環境示意圖--- 34
圖 2-3 高密度電將化學氣相沉積系統(HDP-CVD)--- 35
圖 2-4 AST PEVA 600I電子束蒸鍍系統--- 36
圖 2-5 以RCA清潔P型參雜矽基材--- 37
圖 2-6 P型參雜矽基板及SiO2絕緣層--- 37
圖 2-7 基板--- 38
圖 2-8 遮罩矽基板下電極--- 38
圖 2-9 實驗薄膜厚度以及退火溫度規劃--- 39
圖 2-10 矽基板及電阻性轉換材料二氧化鋯鉿--- 39
圖 2-11 退火步驟--- 40
圖 2-12 以Metal hard mask 定義上電極區域--- 41
圖 2-13 上電極金屬镀製--- 42
圖 2-14 移除金屬遮罩，完成元件製作--- 43
圖 3-1 探針量測機台--- 44
圖 3-2 Keithley Instruments 2600 數位電源電錶--- 44
圖 3-3 Ti/ZrOx/HfOx/TaN元件Forming電流電壓特性曲線--- 45
圖 3-4 Ti/ZrOx/HfOx/TaN元件Reset電流電壓特性曲線--- 46
圖 3-5 Ti/ZrOx/HfOx/TaN元件Set電流電壓特性曲線--- 47
圖 3-6 ZrOx/HfOx薄膜厚度30nm，未退火試片元件電流電壓曲線--- 49
圖 3-7 ZrOx/HfOx薄膜厚度30nm，300℃退火試片元件電流電壓曲線--- 49
圖 3-8 ZrOx/HfOx薄膜厚度30nm，400℃退火試片元件電流電壓曲線--- 50
圖 3-9 ZrOx/HfOx薄膜厚度30nm，未退火試片元件電流電壓曲線--- 50
圖 3-10 ZrOx/HfOx薄膜厚度60nm，300℃退火試片元件電流電壓曲線--- 51
圖 3-11 ZrOx/HfOx薄膜厚度60nm，400℃退火試片元件電流電壓曲線--- 51
圖 3-12 不同ZrOx/HfOx薄膜厚度以及退火溫度條件，其Vset box chart--- 52
圖 3-13 不同ZrOx/HfOx薄膜厚度以及退火溫度條件，其Vreset box chart--- 53
圖 3-14 30nm ZrOx/HfOx，退火元件之SIMS分析--- 54
圖 3-15 30nm ZrOx/HfOx，400℃退火元件之SIMS分析--- 54
圖 3-16 ZrOx/HfOx薄膜厚度30nm，未經退火元件之Vset double-logarithmic plot-- 55 圖 3-17 ZrOx/HfOx薄膜厚度30nm，未經退火元件之Vreset double-logarithmic plot 55 圖 3-18 ZrOx/HfOx薄膜厚度30nm，300℃退火元件之Vset double-logarithmic plot- 56 圖 3-19 ZrOx/HfOx薄膜厚度30nm，300℃退火元件之Vreset double-logarithmic plot 56
表目錄
表 1-1 廣泛被研究的非揮發性記憶元件比較表--- 13 表 1-2 介電質傳導機制--- 18 表 1-3 氧化鋯/氧化鉿雙層薄膜電阻式記憶體元件實驗表--- 48
第一章 理論基礎暨文獻回顧
1.1 非揮發性記憶體簡介
切合當下數位內容的急速成長以及網路基礎建設趨於完善，消費性電子以及隨 網路裝置其製造及銷售量呈現指數的成長。當中應用於數位內容儲存的非揮發記憶 體(Nonvolatile memory)，其矽基底(Silicon base)基本架構無論電源消耗、機械強度以 及重量等方面，有著無可取代的優勢而大量被採用。
近年來在非揮發性記憶體領域，又以快閃記憶體(Flash memory， 如圖 1-1、1-2) 最具代表性，2002 到 2010 年短短八年間，如圖 1-3 所示，其全球位元年產出從 86.3Tb 一舉飆升至 93449.6Tb，位元成長率超越一千倍。其市場規模部分，則是從 2002 七 十億美元，快速成長至 2010 年近兩百六十億美元之譜 [1]。
圖 1-1 快閃記憶體以樹狀圖分類
圖 1-2 典型的快閃記憶體元件結構以及記憶原理示意圖
0 5000 10000 15000 20000 25000 30000 35000 40000
02Q1 02Q3 03Q1 03Q3 04Q1 04Q3 05Q1 05Q3 06Q1 06Q3 07Q1 07Q3 08Q1 08Q3 09Q1 09Q3 10Q1 10Q3 11Q1 0
1 2 3 4 5 6 7 8
Mb
USD (billion)
圖 1-3 全球非揮發性記憶體產出當量暨營收統計 [1]
隨著快速的製程微縮演進下， 快閃記憶體其浮動閘(Floating gate)之電子保存機 制亦遭遇物理方面的限制[2]。例如浮動閘微縮導致電荷儲存量的萎縮(圖 1-4)，以及 線路間距縮小導致的偶合干擾(coupling disturb)造成可靠度(Reliability)的漏失(圖 1-5)。此外，全球半導體製程藍圖委員會(International Technology Roadmap for
Semiconductors；ITRS) 更在 2010 年次世代記憶體研究報告中明確指出，快閃記憶 體其製程演進在 16nm 以下的節點技術將難以為繼 [3]，次世代記憶體研究的重要性 日漸突顯。
圖 1-4 快閃記憶體浮動閘存放電子數統計及預估 [2]
圖 1-5 快閃記憶體閘極線路干擾統計及預估 [2]
1.2 次世代非揮發性記憶體
次世代非揮發性記憶體所須具備的特性，在參考 ITRS 對於各項次世代記憶體 技術之未來特性評估後，我們再針對該特性加以歸類探討。其中所包含具備低操作 電壓、快速的寫入速度以及抹除速度、良好的耐久性(Endurance)以及資料保持(Data retention)能力、利於生產的簡單結構並相容於現行的 CMOS 製程、以及多值位元 (Multi level cell)操作的可能性。
1.2.1 次世代非揮發性記憶體所須具備的必要特性
(一)、低操作電壓
低電壓操作的好處並不是著眼於節省電力消耗。在高度壓縮的記憶體陣列 (Array)中，連接線路以及控制線路的間距(Line-pitch)，同樣隨著記憶體元件微縮而 愈趨降低。線與線之間的偶合干擾(如圖 1-6 所示 [4])。也就是被選取操作的線路 所施予的，導致不被選取操作的線路的干擾現象。這一直是記憶體產品於開發時所 遭遇的。相較於現行快閃記憶體所普遍使用 FN tunneling 動輒 18V~20V 的操作，
次世代非揮發性記憶體的操作條件必須是被大幅度降低的。
低電壓操作的另一好處就是達到簡化周邊電路設計，進而縮減設計面積達到降 低成本的目的。在現行快閃記憶體電路設計中，提供 FN tunneling 高壓的升壓電路 (pumping circuit)，如圖 1-7 所示，就是典型的例子。若記憶體元件的操作電壓小於 系統端(host)所供應的電壓，則設計上只需導入基本穩壓器 regulator 即可。
圖 1-6 NAND 型快閃記憶體相鄰偶合干擾示意圖 [4]
圖 1-7 快閃記憶體周邊電路功能方塊圖 [34]
(二)、快速的操作
記憶體元件的操作，不外乎寫入資料、讀取資料、或是某些元件需進行資料抹 除。次世代記憶體除了單一元件在速度上的操作必須有良好的性能之外，更需要能 夠被運用於隨機存取(Radon access)的產品設計。現行的高密度 NAND 形快閃記憶體 由於其記憶體元件採串聯的路徑形式(NAND string)以致無論是寫入以及讀取，皆採 用頁寫入(page write) 、頁讀取(page read)以及區塊抹除(block erase)。該操作模式雖 適用於大筆且連貫的資料存取，但卻不利於小筆且片段的操作，未來更無法進一步 在系統應用上端取代隨機存取記憶體。如圖 1-8 所示 [4]，當頁寫入進行時，其的 相鄰位元線(word line 以及 word line)皆須進行一連串的動作讓操作電流路徑形成 (如施加 Vpass)，又或是避免遭干擾(如 self-boost inhibit)。
圖 1-8 快閃記憶體 NAND string 示意圖 [4]
(三)、良好的可靠度(Reliability)
良好的耐久性(Endurance)資料保持(Data retention)能力，是非揮發性記憶體所必 須具備的。從目前主流的浮動閘形式的記憶體來觀察，其單一元件被用以儲存電子 的浮動閘，其電子儲存量已從 90nm 的數千顆，下降至 30nm 的不到一百顆之譜。
以電荷儲存機制為理論基礎的記憶體元件面臨物理上的高度挑戰。因此次世代記憶 體在 20nm 爾後的製程技術下，應有不同的資料儲存機制來因應。
(四)、結構簡單並相容於現行的 CMOS 製程
簡單的元件結構更有利於記憶體陣列的壓縮，甚至於更近一步的 3D 堆疊或 TSV(Through silicon via)等技術。以圖 1-9 [5] 以及圖 1-10 為例，若以一 MIM 結構 的非揮發性記憶體陣列除了可以輕易進行堆疊製造。從應用面而言，非 through cell 的架構亦可達到隨機存取的用途。在實際商品化的單次寫入記憶體(圖 1-10 )，亦已 成功的進入量產。
呼應架構單純，降低製造成本是記憶體市場不變的法則。雖然在記憶體陣列在 製造上往往有著些許各廠家的獨特的製程，不過在周邊電路(peripheral circuit)部分 仍依循標準 CMOS 製程，該製程因此仍將延續應用於記憶體製造。因此次世代記憶 體若是著眼於主流高密度商品化應用(commodity)，相容於現行的 CMOS 製程式必 須的。
圖 1-9 MIM 結構之記憶體元件堆疊示意圖 [5]
圖 1-10 RICE UNIVERSITY 所發表的 32 Byte 電阻性記憶體陣列 [6]
圖 1-11 成功商品化的 3D 堆疊單次寫入記憶體 [7]
(五)、多值位元(Multi level cell)操作
在不增加元件數量的情況下，若希望達到記憶容量倍增的目的，使用多值位元 的手段可說是不二選擇(圖 1-12 )。非揮發性記憶體其開關狀態比率(on/off ratio)在物 理上有著先天的限制。要在固定元件條件下進行更精確的區間操作，多值位元在實 務上必須非常小心性能速度以及可靠度之間的良好平衡。
次世代非揮發性記憶體元件除了單一細胞元件先天須具備可被區間操作的特性 外，在陣列中大量元件操作的均一性，是需要被深入探討的。
圖 1-12 多值位元細胞示意圖
1.2.2 現行非揮發性記憶體研究種類
目前被較廣泛研究以及探討的次世代記憶體中，奈米結晶浮動閘記憶體 (nanocrystal floating gate)、相變化記憶體(Phase change memory)、磁阻性記憶體 (Magnetoresistive memory)、鐵電記憶體(Ferroelectric memory)、以及電阻性記憶體 (Resistive memory)。
(一)、奈米結晶浮動閘(nanocrystal floating gate)非揮發性記憶體 近似於快閃記憶體以電子捕捉(charge-trap)達到改變細胞元件導通電壓
(threshold voltage)的機制，奈米結晶浮動閘記憶體是將電子注入薄約 3nm 結晶中，
藉以改變細胞元件導通電壓。此一方式相較於現行快閃記憶體以穿隧(FN-tunnling) 或熱電子注入(Hot electron injection)動輒 20V 的操作電壓，下降至 4V 左右，雖相較 於其它次世代記憶體其操作電壓仍屬偏高，記憶體細胞間偶合的干擾仍獲得改善。
圖 1-13 柰米結晶浮動閘結構
(二)、相變化(Phase change)非揮發性記憶體
相變化記憶體是利用電流加熱發熱體(Heater)，將相變化材質的記憶體元件材料 加熱而將轉換於非晶矽(amorphous)以及多晶矽(crystal)之間，進而改變記憶體材料阻 態。其轉換溫度約莫介於攝氏 100 度到 400 度之間。此記憶體元件由於只需上電極 以及下電極即可完成控制，因此相當有利於記憶體陣列(Array)佈局壓縮。目前的挑 戰在於加熱器的功率耗損以及熱膨脹造成的結構性可靠度問題。
圖 1-14 相變化記憶體結構示意圖 [3]
(三)、磁阻性(Magnetoresistive)非揮發性記憶體
如圖 1-15 所示，磁阻性記憶體是利用磁性穿遂接面 (magnetic tunnel junction:
MJT)磁極的改變，來控制記憶體元件的高低組態。當中的 MJT 為三層結構結構分 別為磁極可被變化的自由層(Free layer)，用以緩衝的穿遂層(tunnel layer)，磁極固定 的固定層(Fixed layer)所組成。透過寫入電流的控制，改變自由層之極性，使之與固 定層之磁性呈現平行(parallel)或者是反平行(anti-parallel)進而達到低組態以及高組 態的切換。
磁阻性記憶體其較複雜的結構增加整體微縮的困難度，其磁性元件隻操作機制 亦無法有效導入多值細胞(Multi-level sensing: MLC)以致難以大幅降低成本。但其在
高速讀寫方面的表現是優異的，其記憶元件耐久度更是趨近於無限制，目前已有少 量商品化產品成功導入車用市場。
圖 1-15 1-Transistor/1-MTJ magnetoresistive cell structure [8]
(四)、鐵電(Ferroelectric)非揮發性記憶體
近似於將 MOSFET 其絕緣層以鐵電材料置換，鐵電記憶體利用 MFIS
(Metal-Ferroelectric-Insulator-Semiconductor)結構其垂直電場來改變鐵電層極性，進 而達到元件導通電壓改變的目的。鐵電記憶體有著低操作電壓低操作功耗以及良好 的寫入速度，但鐵電材質在標準 CMOS 製程製造上較困難，且鐵電材料會隨著微縮 而對資料保持造成的負面影響，更是不利於製程技術的演進。
圖 1-16 MFIS Structure (Metal-Ferroelectric-Insulator-Semiconductor)
(五)、電阻性(Resistive)非揮發記憶體
電阻性非揮發記憶體(resistive switching nonvolatile memory)，其簡單的 MIM (metal-insulator-metal，圖 1-17 )元件結構在除了在製造成本以及製程微縮方面有著 極佳的優勢，甚至於在記憶體陣列的高密度堆疊，也相較於其它次世代非揮發性記 憶體元件更容易被實現。
此外，電阻性非揮發記憶體寫入的操作電壓約莫落在正負 2V 以內，寫入的速 度則可達到奈秒(Nero second)等級。較低的元件操作電壓非常有利於周邊電路的設 計，即有效縮減行解碼(X-decoder)以及列解碼(Y-decider)電路，亦可省去極佔面積 的升壓電路(Pumping circuit)。在操作的原理方面，其記憶體元件介質，會隨著上電 極以及下電極所施加的設置電壓(Vset)以及重置電壓(Vreset)，分別轉換為低組態以 及高組態，達到資料記錄的目的。
表 1-1 廣泛被研究的非揮發性記憶元件比較
1.3 電阻性非揮發記憶體文獻探討
電阻性轉換的現象，是由 Hickmott 於 1962 年首度發表的 [10]。Hickmott 利用 MIM(Metal-Insulator-metal，上電極金屬層-中間絕緣層-下電極金屬層)元件結構，發 現以氧化物作為絕緣層，並於其上下電極間施加一偏壓後，所產生的電阻遲滯現象。
1.3.1 電阻性非揮發記憶體之電阻性轉換極性(polarity)
電阻性轉換若依其性則可分為兩大類，即單極性轉換(unipolar switching)以及雙 極性轉換(unipolar switching)，亦稱為對稱轉換(symmetric switching)以及反對稱轉換 (antisymmetric switching.)
圖 1-17 MIM 結構示意圖 [35]
(一)、單極性切換
單極性切換就是切換的程序中，只需要單一極性即可完成切換動作。亦即上電極 以及下電極之間，只需要同一電流方向進行操作。如圖 1-17 所示，以第一相限操作 為例，當原本呈現高阻態(high-resistance state，OFF)的元件被施加一正偏壓且達到 阻態設置條件 Vset，該元件則被切換至低阻態(low-resistance state，ON)。值得注意
的是當電壓達到阻態設置條件時，由於介質瞬間轉換為低組態而導致電流大增，因 此需要限制其導通電流量(current clamp)。
反之，若原本呈現低阻態(low-resistance state，ON)的元件被施加一正偏壓且達到 組態重置條件 Vreset，該元件則被切換至高阻態(high-resistance state，OFF)。我們可 以清楚了解 Vreset 電壓是小於 Vset，但都相同為正極性。
(二)、雙極性切換
雙極性切換與單極性切換其最大的不同在於，其設置電壓 Vset 與重置電壓 Vreset 的極性是相反的。如圖 1-18 所示，當一個原本呈現低阻態(low-resistance state，ON) 的元件在施加負偏壓至設置條件 Vset，同時間元件會被切換為高阻態(high-resistance state，OFF)。若要重置該元件，則需要對元件施加一相反的正偏壓。當所施加的正 偏壓達到重置條件 Vreset，該元件則被切換至高阻態(high-resistance state，OFF)。
圖 1-18 單極性電阻切換電流電壓示意圖 [9]
圖 1-19 雙極性電阻切換電阻切換電流電壓示意圖 [10]
1.3.2 介電層導通理論基礎
在一理想情況下，以氧化物作為介電材質的 MIM 元件而言。由於氧化物的能 隙(bandgap:Eg)約為 3.5eV~6eV 之間 [11]，甚至更大。亦即在固定室溫下，熱能所 產生的電子或電洞非常的少，此時傳導帶中幾乎沒有電子存在，這意味著介電質幾 乎呈現絕緣的狀態。因此，若對該 MIM 元件上電極以及下電極間應不導通。但是 在實際狀況下，若施加的偏壓到達或超過某臨界值時，則會產生崩潰現象，即介電 崩潰造成元件導通。歸納其元件物理可能形式如表 1-1.其中
(一)、穿隧（Tunneling）
此為對元件施加高偏壓最常發生的介電層導通機制。較高之偏壓促使原本應屬絕緣 狀態之介電層，自金屬電極中的載子穿隧氧化介電層到達另一電極之傳導帶上而形 成電流。愈薄的介電層，其發生穿隧效應的機率愈高。
(二)、熱離子發射（Thermionic emission）
在金屬電極中的電子若因為溫度加熱而獲得能量，則電子移動性(mobility)增加。直 到該電子獲得的能量足以越過電極與介電層界面的能障高度(barrier height）而產生 電流。而能障的高低是由金屬電極的功函數大小決定。
(三)、法蘭克－普爾發射（Frenkek-Poole emission）
由於介電質當中的缺陷所產生的能隙，因熱游離而產生的電子電洞對，並於電極間 施加偏壓時載子躍升至導帶或價帶而形成電流。在電阻性記憶體其絕緣介質因某些 因素(例如電化學做用)，而產生氧空區缺，再加上絕緣介質當中的缺陷，即可建立 使載子利於躍遷之通道。
(四)、歐姆性質（Ohmic）
適用於介電質與金屬電極其接觸面呈現電阻性接觸(Ohmic contact)時，其中傳導的 小信號電流電壓呈線性關係。
(五)、離子性質傳導（Ionic conduction）
該傳導特性在以氧空缺為基礎的導通與否，扮演著重要的角色。即帶正電離子或帶 負電離子藉由所得到的能量，包含外界施加的偏壓以及熱，在金屬以及介電質之間 的介面產生載子並發生電流的傳導。
(六)、空間電荷限制電流（space charge limited current， SCLC）
電子由金屬電極注入介電質的速率高於電子在絕緣介電質所移動的速率時，電子會 在介電質形成堆積，形成空間電荷，阻礙其他電荷注入而形成非線性傳導。在電阻 性記憶體其絕緣介質中，該現象亦可被描述為載子穿過介面能障穿過絕緣介質時填 入缺陷中，因而產生非線性傳導之現象。
表 1-2 介電質傳導機制 [12]
1.3.3 電阻性切換機制探討
針對電阻性記憶體元件電阻性轉換的機制，從研究期刊以及文獻之中，並沒有 一種特定的機制可以解釋所有電阻性元件。原因是因為電阻性記憶體會依不同的金 屬電極及介電質材料使用，或者是不同的電壓及電流操作方式，而有著不同機制的 探討，但依文獻中最常為人所引用以及接受的，即為導通性燈絲理論。
(一)、導通性燈絲理論(Conductive filamentary)
簡稱燈絲理論(filamentary theory)。以一 Pt/NiO/Pt 的 MIM 記憶元件為例(圖 1-20 ) [13]。當元件的上下電極施予一壓差到設置電壓 Vset，在介電質部分則形成一 細長類似燈絲狀的導通路徑如圖 1-20 (b)，以至於上下電極間阻抗減少而形成較低 阻抗狀態＂Set＂ 如圖 1-20 所示藍色部分。
另一種狀態＂Reset＂，則是於上下電極施予一壓差到重置電壓 Vreset，導致原 本在介電質中所形成的燈絲狀的導通路徑如圖 1-20 (c)遭被壞，而導於上下電極間 阻抗增加形成較高阻抗狀態。其電流電壓曲線如圖 1-21 紅色部分所示。
在燈絲的形成以及燈絲的消滅的部分，我們緊接著探討
圖 1-20 導通燈絲在介電質中型程式意圖 [13]
圖 1-21 Pt/NiO/Pt 元件電流電壓曲線 [13]
參考 Xin Guoa 所發表的期刊中 [14]，其創意性的採用＂水＂作為 MIM 結構的 介電質傳導媒介，具體了利用 SEM 對導通燈絲做了最直接的觀察。當中實驗方式 是利用 Ag/H2O/Pt 為記憶元件，以 Pt 為下電極並對其施加一負偏壓。透過電化學反
應，銀離子被分離為待正電的銀離子以及帶負電的游離電子，因而使得帶有正電 特性的銀離子朝著帶負偏壓的下電極前進，以結晶樹狀呈現導通燈絲路徑。
圖 1-22 Pt/H2O/Ag 元件導通路徑 SEM 觀測結果以及電流電壓曲線圖 [14]
(二)、離子導通(Ion conductive)以及氧空缺(Oxygen vacancies)
藉由離子在介電質中作為傳導介質在文獻中經是普遍被提及的。以 Jubong Park 等所提出的離子氧化還原模型為例，如圖 1-23(a)所示以一 Cu/CuC/Pt 元件為例。當 施予上電極一偏壓，底部電極接地。此時當電子注入時，金屬氧化物中的金屬離子
會與電子結合而還原。銅離子透過的氧化還原反應，累積而成了一金屬線如圖 1-23。
透過銅離子金屬線使得原本高電阻性的金屬氧化物切換為低電阻狀態。而原本金屬 氧化物中的氧，則在陽極端呈現氣泡狀的氧空缺。
另外值得一提的是，該文獻中以原子力顯微鏡(atomic force microscope)證明了 介電質中的導電流通路徑並不限於一，存在的導通燈絲可以是數條並存的。如圖 1-23 所示(a)，原本相對低電阻的三個峰值(peak)的燈絲位置，透過一負偏壓施予上電極 製造燈絲裂解(dissolve)之後，其中兩低阻值位置遭鈍化如圖 1-23(b)，這代表了銅離 子所形成的燈絲路徑程度上遭到裂解。如此狀況會在增加負偏壓的狀況下更加明 顯，直到低阻態的位置完全消失如圖 1-23(c)。利用其程度性的操作，建立不同程度 阻抗的元件狀態，甚至可實踐多值位元的操作。
圖 1-23 不同的電阻狀態下所推估的燈絲形狀 [36]
圖 1-24 以原子力顯微鏡進行電流掃描分析(a) LRS (b) leaky HRS (c) HRS. [36]
(三)、均質介面導通理論(uniform conductive interface) [15]
不同於導通性燈絲理論，Sung Ho 以及 Yang-Kyu Choi 利用空間電荷限制 電流(SCLC)理論，離子性質傳導（Ionic conduction），以及蕭特基介面 Schotty (即 熱離子發射 Thermionic emission)為理論基礎，進行均質介面導通的理論解釋。
如圖 1-25 所示為一Al/TiO2/Al 的MIM元件，以穿透式電子顯微鏡能量色散X光 譜法TEM-EDX(transmission-electron-microscope energy-dispersive X-ray spectrometry) 進行材料分析(如圖 1-26 所示)。在上電極鋁以及TiO2的交界處定義出厚約 5nm的 TiOx層。利用如圖 1-27 的結構進行電性量測探討，其中Al(α)/TiOx/TiO2/Al(γ)呈現 最普遍的雙極性導通，但在Al(α)/TiOx/Al(β)卻可以是不分極性的呈現雙極性導通 如圖 1-28 所示。
其解釋如下， 氧空缺在缺氧層（TiOx）作為電子的陷阱，它們均勻分佈在 TiOx層。 當TiOx的Ti4+被Al3+離子取代，而擴散後的Al3+離子亦造成氧空缺。這現象 就好比Al3+離子被視為電子，被深陷(deep trap)或是被捕捉。最後被定義的Ron以及 Roff 區域定義如圖 1-29，並將物理現象以下列公式作為模型
圖 1-25 以TEM呈現Al/TiO2/Al結構 [15]
圖 1-26 以TEM-EDX進行Al/TiO
圖 1-27 四點量測來進行表面屬性的探討 [15]
圖 1-28 電壓電流特性 (a)γ_δAl/TiO2/Al (b)α_γAl/TiO /TiOx 2/Al (c)α_β Al/TiOx/Al (d)β_α Al/TiOx/Al [15]
圖 1-29 低電阻區域Ron(filled-trap region) 在TiO 中的原理解釋圖 [15] x
1.4 高介電常數材料
傳統電晶體元件其閘極所使用的材料為多晶矽(poly gate)佐以二氧化矽SiO2為 閘極介電層。兩者由於有良好的接面，且所產生的缺陷較少。多晶矽更可經由離子 步植來調整閘極的功函數(work function)。
隨著 CMOS 製程微縮，電晶體閘極在施加操作偏壓時所產生的空乏效(depletion) 應更加明顯。亦即等效氧化層厚度(Equivalent oxide thickness)增加，而導致電容值下 降，進而減弱閘極對元件通道的控制能力。甚至因為閘極離子步植以及後續高溫製 程，衍生閘極漏電以及臨界電壓飄移等傷害。
導入高介電係數介電層是製程微縮的良好對策，不但可使電晶體微縮持續演 進，也由於降低了閘極漏電流，使得待機功率亦隨之降低。Intel 在 45 nm 製程導入 高介電係數介電層，可以使得閘極氧化層能繼續微縮，而且使得閘極漏電流降低 10 倍以上。
因此在深次微米世代，採用金屬閘極佐以高介電係數材質作為介電材料已經被
1.4.1 記憶體晶片與高介電常數材料
記憶體晶片在架構組織上分為兩部分如圖 1-30 所示，其第一部分是周邊電路 (periphery circuit)。舉凡 Host interface、micro controller、I/O buffer、power regulator、
pumping circuit 等，其目的就是提供晶片本身所需的控制系統，以及對外溝通的輸 出輸入控制系統。其第二部分就是記憶體元件高度壓縮且整齊排列的陣列區(Array)。
在周邊電路(peripheral)的部分，現行的記憶體產品皆採用標準 CMOS 製程完成 製作。陣列區(Array)則會因為記憶體元件的差異而有特殊的工序，例如動態隨機存 取記憶體(DRAM，dynamic radon access memory)的電容製作，或是快閃記憶體的浮 動閘製作。但無論如何，在材料上或是工序上愈是相容於標準 CMOS 製程的記憶體 產品，其開發過程以及成本方面都能夠有較佳的優勢。
圖 1-30 記憶體晶片平面佈置圖 [34]
1.4.2 二氧化鉿(HfO2)以及二氧化鋯(ZrO2)
鋯以及鉿由於其高介電係數特性，目前其氧化物已被廣泛研究於深次微米金屬 閘極開關其介電層。 二氧化鋯鉿在作為電晶體閘極介電層有著優異的熱穩定性，良 好的均勻性，以及較長的 PBTI 壽命 [16]。
圖 1-31 HfO -ZrO 溫度構成相位圖 [16] 2 2
圖 1-32 HfO 和HfZrO 電介質的NMOSFET結果 [16]
圖 1-33 HfZrO 和HfO AFM的結果比較 [16] x 2
應用於記憶體元件方面，由於鋯以及鉿皆為高介電係數金屬材料，亦即其 有著較低的能隙。這表示在相同的厚度下， 介電係數較高的金屬氧化物有機會 達到以較低的電壓達成導通的操作。如圖 1-34 所示 [17]， TiN/HfO/Pt的MIM 結構電阻性切換記憶元件，其在低電壓操作下，低阻態電流Ion以及高阻態電流 Ioff，其on/off ratio可達兩個數量級(圖 1-35)。 另外如圖 1-36 以及圖 1-37 所示，
一Au/ZrO /Ag元件，亦已被證實有著良好的記憶體特性。 2
圖 1-34 TiN/HfO/Pt 的 MIM 結構電阻性切換記憶 [17]
圖 1-35 TiN/HfO/Pt 電阻性記憶體電流電壓曲線 [17]
圖 1-36 Au/ZrO /Ag電阻性記憶體雙極導通電流電壓曲線 [17] 2
圖 1-37 Au/ZrO /Ag電阻性記憶體的可靠度 [17] 2
然而另一方面，二氧化鉿以及二氧化鋯有著相近的化學特性，彼此之間的互溶 性非常好 [17]。在文獻中亦二氧化鋯鉿亦被發現它在電流分布均勻度方面相較於單 單使用二氧化鉿更加均勻(圖 1-38)。同時二氧化鋯鉿也具有較低的穿遂電壓的特 性，這是由於它有較少的電子或缺陷涵於其中(圖 1-39)。
圖 1-38 以原子力顯微鏡觀察圖 HfZrO 和HfO 電介質的缺陷 [17] x 2
第二章 實驗流程
2.1 半導體製程技術
半導體的主要製程，包含絕緣膜與金屬膜的薄膜製程技術、形成光阻電路定義 線路圖形的微影像製程技術、使用光阻劑形成的保護層並蝕刻出電路圖形的蝕刻製 程技術、在晶圓上形成導電層的雜質參雜製程技術等。
在本研究的元件製作上，我們將以金屬遮罩代替微影製程以切合實際資源以及 硬體環境。然而在MIM結構的電阻性記憶體元件其介電材料的部分，我們選擇金屬 氧化物作為電阻切換層，由於該層不具導電性，因此並不需定義該介電層區域，只 需以金屬遮罩定義上電極即可。
2.2 電阻性記憶體元件製作流程
本實驗基板為四吋的P-type(100)指向晶片底材，經過初步加工為Ti/HfO2/TaN的 基板。本章節將針對電阻性記憶體製作過程，從基板到元件電阻性轉換介質，乃至 元件上電極板的製造過程進行介紹，並對製作過程所運用的原理進行簡介。(圖 2-1)
圖 2-1 元件製作流程圖
2.3 實驗步驟名詞解釋
RCA [18]
現行 CMOS 製程會在晶圓開始加工前，進行晶圓基材的清潔處裡，以清除晶圓 基材在生產中所產生的髒污以及氧化物。目的是為了確保元件的性能以及可靠度，
亦可防止髒污以及其副產物造成製造設備的污染。
該清潔法是由美國 RCA 公司的 Werner Kern 所開發，是目前廣為工業界所採 用的標準清潔流程。本文樣品實作中所採用的包含：
(一) 有機物清潔(Organic Clean)
利用 5:1:1 比例的 H O：H O ：NH2 2 2 4OH溶液，在攝氏 75 度的環境下，利用攪拌溶 液用乾淨的聚四氟乙烯(teflon)棒攪拌，去除不溶性有機污染物。
(二) 氧化物剝離(Oxide Strip)
利用 50:1 比例的 DIH2O:HF 溶液，在攝氏 25 度的環境下，去除氧化物。
(三) 離子清潔法(Ionic Clean solution )
利用(6:1:1)比例的 DIH O:HCl: H O2 2 2 溶液，在攝氏 75 度的環境下，利用攪拌溶液 用乾淨的聚四氟乙烯(teflon)棒攪拌，並不時添加溶液，去除附著離子。
溼式氧化(Wet oxidation) [19]
濕式氧化法是一種熱液(hydrothermal)處理。它是利用被溶解的氧化成分或懸浮 氧作為氧化劑使用，並在高溫以及高壓的環境下進行氧化反應(圖 2-2) 該氧化反應 發生的溫度溫度高於正常沸點的水（100°C），但低於臨界點（374°C）。在氧化反 映的過程中必須保持高壓，以避免過多的水分蒸發，同時也是為了要控制氧化環境 中，液體被汽化時所消耗的能量。
圖 2-2 溼式氧化反應環境示意圖 [19]
電漿輔助化學氣相沈積 (plasma enhanced chemical vapor deposition) [20]
半導體主要生成薄膜的方式不外乎分為物理氣相沈積(PVD)以及化學氣相沈 積。化學氣相沈積是藉由氣體傳輸、熱能傳遞及反應三方面進行，亦即反應氣體被 導入反應器中，藉由擴散方式經過邊界層(boundary layer)到達晶片表面，而由晶片 表面提供反應所需的能量，反應氣體就在晶片表面產生化學變化，生成固體生成物，
而沈積在晶片表面。電漿輔助化學氣相沈積（PECVD）系統使用電漿的輔助能量，
使得沈積反應的溫度得以降低，而缺點則是產量低，容易會有微粒的污染。
圖 2-3 高密度電將化學氣相沉積系統(HDP-CVD)
電子鎗蒸鍍法(Electron Beam Gun sputtering)
原理是利用加熱高熔點金屬，使其表面電子獲得大於束縛能的動能，而得以自 輝光放電的電漿中取出電子。再利用電場加速電子，使高速電子撞擊到欲鍍薄膜材 料，使動能轉為熱能而把材料蒸發。優點為因為電子束直接加熱在薄膜材料上，比 起熱電阻加熱法污染較少，鍍出膜品質較高，且因電子可加速到極高能量，故高熔 點薄膜材料亦可鍍膜。
圖 2-4 AST PEVA 600I 電子束蒸鍍系統
退火(Annealing)
該步驟是一加熱過程。在此過程中將晶圓加熱以產生所需要的物理或化學的變 化。過程中晶圓本身會增加或是移除非常少量的物質。本實驗則是利用退火過程中 的熱能來幫助不同原子彼此結合成化學鍵，使接合面更加均勻平滑。
2.4 實驗步驟說明
步驟一: 矽基材為四吋的 P-type(100)指向晶片並交由交大奈米中心先經由標準 RCA 清潔。
圖 2-5 以 RCA 清潔 P 型參雜矽基材
步驟二: 以溼式氧化在矽基板上形成約 500nm的SiO 絕緣層。 2
圖 2-6 P型參雜矽基板及SiO 絕緣層 2
步驟三: 以 sputter 電漿鍍製 50 nm 的 TaN 作下電極，則完成實驗基板製備。
圖 2-7 基板
步驟四: 利用塑化遮罩遮蓋下電極。
圖 2-8 遮罩矽基板下電極
步驟四: 電子鎗蒸鍍系統(Dual E-Gun) 先將腔體真空度抽至 4×10-6torr氣壓，在開始 進行薄膜蒸鍍，鍍率控制在 0.4~0.5Å/S 先後鍍製二氧化鉿HfO 以及二氧化鋯ZrO2 2形 成二氧化鉿/二氧化鋯雙層薄膜。圖 2-10 為實驗條件。
圖 2-9 實驗薄膜厚度以及退火溫度規劃
圖 2-10 矽基板及電阻性轉換材料二氧化鋯鉿
步驟五: 退火。由於所有鍍膜皆在室溫下鍍製而成，為了探討不同熱處理溫度對於 電阻轉換效應的影響，將試片以高溫爐管進行退火，在一大氣壓的空氣環境下，分 別以 300、400℃退火 5 分鐘如圖 2-11 所示。
圖 2-11 退火步驟
步驟六:在試片表面放置一片孔洞直徑為 50μm 的金屬遮罩 (metal hard mask)以形 成上電極 pattern。
圖 2-12 以 Metal hard mask 定義上電極區域
步驟七: 上電極鍍製。以雙電子槍蒸鍍系統(Dual E-Gun)來鍍製 Ti(鈦)150nm。
圖 2-13 上電極金屬镀製
步驟八: 移除金屬遮罩，留下的是上電極金屬部分。完成元件製作。
圖 2-14 移除金屬遮罩，完成元件製作
第三章 實驗結果與討論
在成功製作完成MIM結構的Ti/ZrO /HfOx x/TaN記憶體元件後，緊接著進行的就 是電性量測的部分。首先將元件載片置於探針量測機台(圖 3-1)，將一探針接觸於上 電極，另一探針接觸於下電極。最後將兩探針連線接於Keithley Instruments 2600 數 位電源電錶(圖 3-2)進行量測。本文以雙極性導通元件操作為例，對導通路俓形成 (Forming)重置(Reset)、設置(Set)以及讀取(Read)進行介紹。
圖 3-1 探針量測機台
圖 3-2 Keithley Instruments 2600 數位電源電錶
3.1 元件量測
非揮發性記憶元件操作目的不外乎寫入、抹除以及讀取。MIM 結構的電阻性記 憶元件，在測量時透過上下電極施加電壓電流達到操作的目的。以下介紹電阻性記 憶元件的導通路徑形成(Forming)、重置(Reset)以及設置(Set)，其基本操作。
3.1.1 導通路俓形成(Forming)
電阻性記憶體其啟始狀態為一未存在導通路俓的高阻態。因此在元件頭一次操 作必須完成Forming的動作。此步驟將受測物上電極施加一逐步升高的偏壓，待通過 元件的電流突然驟增，一般而言增加的電流是以增加達到數量及來判定。如圖 3-3 所示即為Ti/HfO2/TaN元件所測得的電流電壓曲線。需要注意的是，不同元件有不同 導通特性，在限流上須特別注意。
圖 3-3 Ti/HfO /TaN元件Forming電流電壓特性曲線 2
3.1.2 重置 (Reset)
電阻性記憶元件在經過Forming之後，我們可以把元件狀態歸類於低阻態，亦即 類似set狀態。以上電極正偏壓Forming的雙極性元件為例，對於上電極施以一逆偏壓 即可進行重置。隨著偏壓的增加，電流取線平滑變化。如圖 3-4 所示經驗上若取線 呈現上下抖動時，則導通路徑很可已遭破壞。在某些情況下，電流也可能快速下降。
圖 3-4 Ti/HfO /TaN元件Reset電流電壓特性曲線 2
3.1.3 設置 (Set)
在進行設置操作時對元件上電極施以一正偏壓，隨著電壓逐步上升，當電流值驟 增的同時，極可能就是元件導通路徑再度形成的徵兆。值得注意的是某些元件需設置 電壓與其元件耐壓較接近因而需要限制電流，避免元件燒毀。
圖 3-5 Ti/HfO /TaN元件Set電流電壓特性曲線 2
3.1.4 讀取 (Read)
記憶體元件的讀取動作往往是取其不影響元件資料狀態的操作條件進行。以電阻 性記憶體為例，若元件設置電壓以及重置電壓約莫落於1V以及負1V，則經驗上低於 切換電壓的正0.5V以及負0.5V都是可被接受的。
3.2 實驗數據
本實驗將探討ZrO /HfOx x薄膜厚度以及不同熱處理溫度對電阻轉換效應的影 響，將試片以30nm以及60nm二氧化鋯鉿，分別在 300℃、400℃退火五分鐘以進行 製作(圖 3-6)。圖3-7 到圖 3-12 分別為六種條件下其電流電壓特性曲線。初步我們 觀察到，以二氧化鋯鉿完電阻性轉換材料的元件，大致上擁有良好的操作對稱性。
也就是在Set 以及Reset 的操作電壓除了極性的相反之外，其轉態電壓之絕對值並不 會差異過大。
表 1-3 氧化鋯/氧化鉿雙層薄膜電阻式記憶體元件實驗表
圖 3-6 ZrOx/HfO 薄膜厚度30nm，未退火試片元件電流電壓曲線 x
圖 3-7 ZrOx/HfO 薄膜厚度30nm，300℃退火試片元件電流電壓曲線 x
圖 3-8 ZrOx/HfO 薄膜厚度30nm，400℃退火試片元件電流電壓曲線 x
圖 3-9 ZrOx/HfO 薄膜厚度30nm，未退試片元件火電流電壓曲線 x
圖 3-10 ZrO /HfO 薄膜厚度60nm，300℃退火試片元件電流電壓曲線 x x
圖 3-11 ZrO /HfO 薄膜厚度60nm，400℃退火試片元件電流電壓曲線 x x
觀察ZrO /HfOx x薄膜厚度以及退火溫度對於元件電阻轉換效應的影響，我們將各 種條件的元件進行數次的Set 以及Reset，並以Box chart的方式彙整成圖。如圖3-13 所示我們可以觀察到，經過退火處裡過後的元件，相較於未經退火的元件，其所需 的設置電壓Vset其偏壓可獲得降低。至於在重置電壓Vreset亦得到相同的結果，如圖 3-14 所示。
圖 3-12 不同ZrO /HfO 薄膜厚度以及退火溫度條件，其元件之Vset box chart x x
圖 3-13 不同ZrO /HfO 薄膜厚度以及退火溫度條件，其元件之Vreset box chart x x
為了探討退火對於 Ti/ZrOx/HfOx/TaN 元件所產生的物理性質的變化，我們選 擇以30nm的未退火以及30nm的400℃退火樣本，進行二次離子質譜儀(SIMS)分析。
該分析是利用帶有能量的入射離子轟擊而產生二次離子，利用分析二次離子而達到 測得成份的元素的濃度，並利用離子轟擊時間轉換成雜質分佈深度。
從分析結果我們可以對應到先後15nm的HfO 以及ZrO2 2氧化層。在深度約10nm 到20nm的深度，其鋯金屬的成分最高。 鉿金屬則是在15nm到20nm深度處有最高的 成分強度，這間接驗證了元件的結構符合預期。不過在退火與否的差異的比較方面，
並沒有能觀察到顯著差異。
圖 3-14 30nm ZrO /HfO ，退火元件之SIMS分析 x x
圖 3-15 30nm ZrO /HfO ， 400℃退火元件之SIMS分析 x x
在 電 阻 性 切 換 機 制 推 導 部 份 ， 透 過 double-logarithmic plot fitting 的 方 式 [37][38]，我們可以得到氧化鋯/氧化鉿雙層薄膜電阻式記憶體元件其轉換區間所測 得推導的斜率均大於二，我們因此驗證了元件的電阻切換機制可以用空間電荷限制 電流理論(pace charge limited current: SCLC)解釋之。
圖 3-16 ZrO /HfO 薄膜厚度 30nm，未經退火元件之Vset double-logarithmic plot x x
圖 3-18 ZrO /HfO 薄膜厚度 30nm，400℃退火元件之Vset double-logarithmic plot x x
圖 3-19 ZrO /HfO 薄膜厚度 30nm，400℃退火元件之Vreset double-logarithmic plot x x
第四章 結論與未來發展
4.1 結論
本研究採用鋯以及鉿其氧化物作為電阻性非揮發記憶元件之介電材料，亦即實 際利用高介電係數金屬氧化物成功製造電阻性記憶細胞元件。具體的展現電阻性非 揮發記憶體對於當今及未來 CMOS 製程的相容性，亦即電阻式記憶體可以朝著商業 化的方向繼續邁進。整理研究成果如下：
(1) Ti/ZrOx/HfOx/TaN雙層薄膜電阻式記憶體元件具發展價值
由於鋯以及鉿皆為高介電係數金屬材料，因此其有著較低的能隙。這也 使得擔負電阻性轉換的介質氧化鋯/氧化鉿可用較低的電壓達成導通的操作。
該元件在操作上不需進行限流，且擁有平衡的性操作電壓，更具有未來高介 電金屬閘極CMOS製程的相容性。
(2) 退火條件讓低電壓操作近一步改善
透過對於氧化鋯/氧化鉿進行退火，我們可以將Ti/ZrOx/HfOx/TaN記憶體元 件其設置電壓以及重置電壓降低。以400°C退火後的元件為例，相較於未經退 火的元件，其設置電壓可以從平均的2.5V下降至平均1.6V。 重置電壓可以從 平均的-4V縮減至平均-1.8V。
(3) Ti/ZrOx/HfOx/TaN雙層薄膜電阻式記憶體操作的SCLC機制
在對於實驗數據進行分析，亦即將元件電流電壓曲線進行雙Log轉換 後，我們得知該元件進行電阻性切換Set以及Reset時，其斜率大於2，亦即該
4.2 未來發展
根據本實驗的結果提出未來能夠持續改善及發展的方向如下：
(1) 薄膜形成的改善：
透過本論文實驗已證實了二氧化鋯鉿材質是具有電阻性切換的特性。
高介電值金屬氧化物的使用讓電阻式記憶元件在未來的 CMOS 製程相容性 增添信心。
更進一步的製程改善是可以再被探討的。例如採用更精準的 ALD 方式 形成介電質氧化層，則更能突顯二氧化鋯鉿相較於二氧化鉿有著均勻性更 佳的薄膜。藉由薄膜品質提升，除了降低單一元件缺陷並提升性能外，元 件以及元件之間的差異亦可縮小。
(2) 系統性元件操作的可能：
在元件品質均一的前提下，進行進一步元件操作的研究是極具價值的。
如同快閃記憶體普遍被採用的 Increment step pulse program (ISPP) 就是系統 性操作的實例。
傳統研究上利用固定條件對元件進行 Set 以及 Reset 是為了固定操作的 變異性，而對元件進行評價。在對元件特性有一定程度的了解後，系統性擬 定一套延長元件耐久性的操作流程對於實務上商品化的幫助是非常具體的。
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