國立臺灣大學電機資訊學院電信工程學研究所 碩士論文
Graduate Institute of Communication Engineering College of Electrical Engineering ＆ Computer Science
National Taiwan University Master Thesis
具有電源雜訊抑制效果之新式低成本 光子晶體電源層實作結構
A Novel Low Cost Realization of Photonic Crystal Power/Ground Layer in PCB for Noise Suppression
吳冠宗 Guan-Zong Wu
指導教授：吳宗霖 博士 Advisor: Wu Tzong-Lin , Ph.D.
中華民國 97 年 6 月
May, 2008
誌 謝
能來到台大電波組這個大家庭真的是非常幸運，還記得當初考台大前兩天老 媽還特別打電話給我，說：「阿你Ｘ大上了，台大應該不用去考了啦！」當時真 是不知老媽哪來的有趣想法（笑）。現在想想，如果當時真的照老媽的說法，我 就沒辦法進入台大電波組，不會來到繁華的台北大都會，不會和大家一起度過學 生生涯的最後一段旅程，想想也覺有趣。
很感謝我的指導老師吳宗霖老師對我的指導和教誨。在我大學時老師也是我 中山電機的班導，而後老師轉到台大後我也跟著老師的腳步來到台大，與老師可 說是相當有緣呢！老師認真中帶點幽默輕鬆的指導方式，讓我們對於研究能夠很 快的進入狀況，EMC Group 的大家也相處融洽；每當我研究上遇到困難瓶頸時，
去請教老師時老師總是能帶給我新的想法和方向。同時我要感謝口試委員們，吳 瑞北老師、瞿大雄老師以及林祐生老師，感謝你們對於我的建議和指導，讓這篇 論文能夠更加的完整。
感謝 EMC Group 的大家，在研究或生活上給予不少的指點與幫助。實驗室 之光的挺光學長總是能夠給學弟妹更多的想法，點子超多的，我們下面這些人都 要靠您賞賜研究主題呢！每天喊胖要吃素的森貴學長，相信您的減肥計畫和研究 計畫會一起成功的。大學同學兼研所同學的仲豪，還記得剛進實驗室都靠你指 點，算是我的半個學長，雖然我知道你道貌岸然的外表下有不為人知的一面，但 放心我不會跟別人說的。常對我說「走，買飲料！」的春得哥，我走了真不知道 你該找誰打屁鬼扯。認真的佑勳，跟你討教了不少當兵的事情。一起口試的書榮 哥，我永遠不會忘記你口試時帥氣的酒店少爺裝。保養有術的 GTEM 媽媽惠玲，
以後要靠您帶領衝鋒股海！還有優秀的學弟妹們：深不可測的博班候補皓翔，口 條流利一瀉千里的嘉原，「我是笨蛋～～」的郁雯，恆春兮關門弟子的伙頭兵泓
銓，冷豔動人不開冷氣的偽助理雅欣。也非常感謝已經畢業的學長們，沂哲學長 算是我半個師父，剛進實驗室都一直吵你，你的經典教誨「就這樣，沒什麼學問」
我會謹記在心的！子偉學長雖然在我第一次報告時就把我問倒，不過不記仇(?) 的我也因此學到東西，在研究路途上感謝學長給我不少指導和解惑。還有 EMC Group 的秘書－助理妍如，常常都要被我煩被我追殺人事費。相信在大家的努力 之下，台大 EMC Group 絕對可以名揚國際的！祝福大家！
還要感謝同在電二 533 的 SI Lab 的大家：貓咪、詠守、阿巳和政寬，我們 一起在電二 533 的日子，一起承受超爛冷氣所造成的高溫日子我是不會忘記的！
還有碩一時同在「擁擠 533」的同學們：阿開、主禧、韋哲、神江、Jeffery、
京霖、智宇、很威的林煒恆、彭老師、航航還有超強超爽的爽年，有大家的陪伴 和課業上的互助合作，實驗室氣氛總是歡樂又八卦，很高興來到台北來到台大後 能交到這群好朋友，希望畢業以後不管未來大家在哪裡，都還能繼續聯絡友誼永 存。
最後我要感謝我遠在花蓮玉里的爸媽，高中在花蓮市、大學在高雄、研所在 台北的我，自高中後就很少在家裡陪伴爸媽，也常作出讓爸媽擔心的事。很感謝 爸媽提供我這生活無虞的學習環境，以及對我的支持和關心，無論我人生的下一 站會在什麼地方，希望不會再讓你們擔心，謹以此論文獻給你們，我敬愛的父母。
冠宗 書於 2008/7/7
摘要
為了抑制高速數位電路中的同步切換雜訊，一種可應用於印刷電路板和封 裝中的光子晶體電源層的結構在先前被提出。而由於目前發展出的高介電材質本 身特性，此種光子晶體電源層的結構難以實際製作於印刷電路板和封裝中。有鑑 於此，本論文提出兩種結構來克服在實現光子晶體電源層時所遇到的困難。利用 高介電連通柱束光子晶體結構可得到許多不同等效介電常數的等效高介電材 質，利用這些等效材質在設計截止頻帶時能作更多變化，更有彈性。利用貫孔式 光子晶體電源層的結構可實際在四層印刷電路板中製作光子晶體電源層的結 構，而貫孔式光子晶體電源層與先前的光子晶體電源層，兩者之第一截止頻帶頻 段相近。而貫孔式光子晶體電源層也實際製作於四層板 FR4 的印刷電路板，其 模擬與量測結果相當吻合。而對於射頻電路雜訊抑制的效果，也將在此作驗證。
Abstract
This thesis focuses on the suppression of simultaneous switching noise (SSN) in high-speed circuits. A photonic crystal power/ground layer (PCPL) was proposed previously to eliminate the SSN in the PDN of the PCB or package. Since the PCPL structure is hard to be fabricated in PCB and package due to the property of presently developed High-DK material, two structures are proposed in this thesis to overcome the difficulty. The high-DK via bundle PCPL structure is proposed to provide several equivalent High-DK materials with different effective DK to design the bandgap more flexibly. The through hole PCPL (TH-PCPL) structure is proposed to be a low cost realization of the PCPL structure in four layer PCB. The first stopband of TH-PCPL is almost the same as the first stopband of previous PCPL. TH-PCPL is fabricated on four layer FR4 PCB and good agreement is shown between the measurement and simulation results. Demonstration of noise isolation on RF circuits is shown in the last section.
目錄
中文摘要 I
英文摘要 II
目錄 III
圖表目錄 V
第一章 簡介 1
1.1 研究動機﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 1 1.2
1.3
同步切換雜訊現象與成因﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒
章節概要﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒
2 4
第二章 同步切換雜訊之抑制方法與比較 6
2.1 表面佈置去耦合電容﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 6 2.2 嵌入式去耦合電容﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 9 2.3 切割式雜訊隔離電源平面﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 11 2.4 嵌入式電磁能隙結構﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 13 2.5 共平面式電磁能隙結構﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 18
第三章 光子晶體電源層 20
3.1 光子晶體能隙結構﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 20 3.2 色散圖與頻帶分析﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 21 3.3 光子晶體電源層結構﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 31 3.4
3.5
光子晶體電源層之電源完整度效能表現﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒
能隙分佈圖與有效頻寬設計﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒
32 36
3.6 混合型光子晶體電源層結構﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 39
第四章 新式低成本光子晶體電源層 42
4.1 高介電材質與嵌入式電容﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 42 4.2 高介電連通柱束光子晶體結構﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 45 4.3 貫孔式光子晶體電源層﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 50 4.4 貫孔式光子晶體電源層之電源完整性效能表現﹒﹒﹒﹒﹒﹒﹒﹒﹒ 52 4.5 與射頻電路之共模擬與量測﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 56
第五章 結論 63
參考文獻 64
圖表目錄
表 1-1 2007 年美國半導體科技展望協會積體電路預測趨勢圖﹒﹒﹒﹒﹒ 1 圖 1-1 同步切換雜訊的說明範例﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 3 圖 1-2 在封裝結構中同步切換雜訊的產生及影響﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 4 圖 2-1 表面佈置去耦合電容﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 7 圖 2-2 表面佈置電容在不同擺放位置的測試封裝結構﹒﹒﹒﹒﹒﹒﹒﹒ 8 圖 2-3 模擬表面佈置電容在不同擺放位置的 Z11﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 8 圖 2-4 嵌入式去耦合電容﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 9 圖 2-5 模擬嵌入式電容在不同擺放位置的 Z11﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 10 圖 2-6(a) 切割式雜訊隔離電源平面結構之測試參考板﹒﹒﹒﹒﹒﹒﹒﹒﹒ 12 圖 2-6(b) 完全隔離式切割電源平面﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 12 圖 2-6(c) 跨橋連接式切割電源平面﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 12 圖 2-7 模擬切割式雜訊隔離電源平面測試結構的 S21 ﹒﹒﹒﹒﹒﹒﹒﹒ 13 圖 2-8 嵌入式電磁能隙結構示意圖﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 15 圖 2-9 嵌入式電磁能隙結構側視圖及其單位結構之等效電路圖 ﹒﹒﹒ 15 圖 2-10 不同嵌入式電磁能隙結構的單位結構﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 15 圖 2-11 含高介電薄層之高阻抗平面結構﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 16 圖 2-12 串疊式高阻抗平面結構﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 16 圖 2-13 雙堆疊電磁能隙結構側視圖﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 17 圖 2-14 共平面式電磁能隙結構示意圖﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 19 圖 2-15 不同共平面式電磁能隙結構的單位結構﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 19 圖 3-1 光子晶體結構示意圖﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 21 圖 3-2 週期柱狀排列之二維光子晶體結構﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 21 圖 3-3 三種一維光子晶體結構及其一維色散圖﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 23
圖 3-4 截止頻帶上下邊界兩模態之電場、能量分佈圖及 HFSS 模擬之場 型﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 24 圖 3-5 正方晶格排列之二維光子晶體結構及其布里淵區和色散圖﹒﹒﹒ 26 圖 3-6 三角晶格排列之二維光子晶體結構及其布里淵區和色散圖﹒﹒﹒ 27 圖 3-7 使用 HFSS 模擬時所繪製之光子晶體單位結構﹒﹒﹒﹒﹒﹒﹒﹒ 28 圖 3-8 HFSS 模擬之三角晶格單位結構﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 28 圖 3-9 HFSS 與 MPB 所模擬色散圖之比較﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 30 圖 3-10 光子晶體電源層示意圖﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 31 圖 3-11 光子晶體電源層測試板示意圖﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 33 圖 3-12 MPB 模擬實際測試板結構所得的色散圖 ﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 34 圖 3-13 光子晶體電源層板與參考板的 S21量測及模擬結果﹒﹒﹒﹒﹒﹒ 35 圖 3-14 正規化頻率對應 r/a 之能隙分佈圖 ﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 36 圖 3-15 不同高介電材質對能隙分佈的影響﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 37 圖 3-16 固定 r 大小後對應真實頻率之能隙分佈圖 ﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 38 圖 3-17 r=1.45mm 和 r=2mm 之能隙分佈圖 ﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 39 圖 3-18 混合型光子晶體電源層之測試板 ﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 40 圖 3-19 混合型光子晶體電源層板與參考板的 S21量測及模擬結果﹒﹒﹒ 41 圖 4-1 應用於多層有機基板的嵌入式電容之製作過程 ﹒﹒﹒﹒﹒﹒﹒ 43 圖 4-2 分離嵌入式電容﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 44 圖 4-3 高介電連通柱束光子晶體結構示意圖﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 46 表 4-1 中心層高介電連通柱束光子晶體規格參數表﹒﹒﹒﹒﹒﹒﹒﹒﹒ 47 圖 4-4 壓合層高介電連通柱束光子晶體 ﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 47 圖 4-5 高介電連通柱束光子晶體與原先光子晶體頻帶結構對照圖 ﹒﹒ 49 圖 4-6 貫孔式光子晶體電源層之單位結構示意圖﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 50 圖 4-7 貫孔式光子晶體電源層單位結構之製作流程﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 51
圖 4-8 貫孔式光子晶體電源層之模擬結構﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 53 圖 4-9 貫孔式光子晶體電源層之模擬色散圖﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 53 圖 4-10 貫孔式光子晶體電源層測試板 ﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 54 圖 4-11 貫孔式光子晶體電源層測試板與參考板的 S21量測及模擬結果﹒ 55 圖 4-12 共模擬所使用之壓控振盪器電路 ﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 57 圖 4-13 光子晶體電源層與射頻電路之共模擬示意圖 ﹒﹒﹒﹒﹒﹒﹒﹒﹒ 57 圖 4-14 共模擬所得壓控振盪器之輸出訊號頻譜﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 58 圖 4-15 量測所使用之混合型貫孔式光子晶體電源層測試板﹒﹒﹒﹒﹒﹒ 59 圖 4-16 光子晶體電源層測試板與參考板之 S21量測結果﹒﹒﹒﹒﹒﹒﹒﹒ 60 圖 4-17 壓控振盪器受電源雜訊干擾之量測設置圖﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 60 圖 4-18 量測所得壓控振盪器之輸出訊號頻譜﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒﹒ 62
第一章 簡介
1.1 研究動機
在這個科技爆炸發展的進步時代，數位電子產品早已是生活中重要的必需 品，如手機、電腦、液晶或電漿螢幕等等，而這些產品的高速化、節省能源和輕 薄短小的外型之需求早已是未來生活的發展趨勢。因此為了電路的龐大化和總體 積的縮小化，半導體元件的製成尺寸是越來越小，數位電路的工作頻率也是越來 越高；而為了能夠節省電源功率的消耗，電源接地電壓準位也是越來越低。根據 美 國 半 導 體 科 技 展 望 協 會 (ITRS, International Technology Roadmap for Semiconductors) 於 2007 年的預測[1]，如表 1.1 所示，積體電路晶片的工作頻率 將朝向10GHz 邁進，電壓準位也很快的將低於 1 Voltage，如此發展使得在印刷 電路板(Printed Circuit Board, PCB) 、封裝(Package) 和晶片(chip) 中的電磁效應 愈來愈不容忽視。而如何在此高速低準位的電路中，保持其能有穩定的信號完整 度 (Signal integrity, SI) 和電源完整度 (Power integrity, PI) 將愈來愈重要。
Year Feature Vdd Chip Freq. Power 2007 68nm 1.1V 4.70GHz 189W 2010 45nm 1.0V 5.88GHz 198W 2013 32nm 0.9V 7.34GHz 198W 2016 22nm 0.8V 9.18GHz 198W 2019 16nm 0.7V 11.48GHz 198W
表1.1 2007 年美國半導體科技展望協會積體電路預測趨勢圖
就現今高密度的系統封裝(System in Package, SiP) 來說，其中含有數位積體 電路(Digital IC) 和類比積體電路(Analog IC) 以及其他的被動元件，而這些電路
和元件都需要透過訊號線、連通柱(Via)、鎊線(Bonding wire)、錫球(Solder Ball) 等等來與電源層(Power Plane) 和接地層(Ground Plane) 做連接。當整個系統在愈 高工作頻率狀態運作時，這些連接路徑所提供的寄生電容和電感效應將愈明顯，
因此當訊號電流流經這些電容電感時，將會產生量值可觀的高頻雜訊，這些雜訊 稱 為 同 步 切 換 雜 訊(Simultaneous Switching Noise, SSN) 或 接 地 彈 跳 雜 訊 (Ground Bounce Noise)[2-3]。而由於電源層和接地層為平行金屬平板結構，可視 為一平行板波導 (Parallel-Plate Waveguide)，故這些雜訊會藉由此波導結構在電 源接地層間傳播，使的整個電源層和接地層的電壓準位不穩定，嚴重的話會導致 數位電路的邏輯誤判和類比電路的訊號失真；同時當這些雜訊傳至平行波導板邊 時，容易往空間中輻射造成電磁干擾 (EMI) 的問題[4-5]。
而由於工作頻率上升導致同步切換雜訊的問題越來越嚴重，在設計整個電 源傳送網路系統(Power Distribution Network, PDN) 時，必須考量如何抑制這些高 頻的同步切換雜訊，提升電源完整度和訊號完整度，使得整個系統處於正常的工 作狀態。
1.2 同步切換雜訊現象與成因
同步切換雜訊的產生主要來自於高速數位電路的邏輯閘在快速切換時，邏 輯準位從高位切換至低位(或低位切換至低位)，會由電源層汲取暫態電流對邏輯 閘充電(或向接地層傳送暫態電流來對邏輯閘放電)，而此暫態電流在經過訊號線 至電源接地層時，因為訊號線和電源層及接地層間的寄生電感效應，會在電源層 和接地層間產生暫態電壓擾動，致使電源層和接地層處於不穩定的狀態，此種現 象又稱接地彈跳雜訊。圖1.1 為以 CMOS 邏輯閘電路作為同步切換雜訊VSSN的說 明範例；基本上此現象可使用式1-1 來表示：
SSN eq
V NL dI
= dt (1-1)
其中N 表示同時切換信號邏輯的邏輯閘數目，L 表示電流流經訊號線及電源接eq 地層的迴流路徑之等效電感值，I 表示流經單一邏輯閘的暫態電流。
圖1.1 同步切換雜訊VSSN的說明範例
而在現今高速數位系統的封裝和印刷電路板，使用的均為典型的多層板堆 疊架構，而在設計其中的電源傳送網路時，通常會使用其中的兩層到四層作為提 供不同電壓值的電源層，以及作為參考零電位的接地層。圖1.2 即為一傳統四層 板封裝結構，其中第二層為電源層，第三層為接地層，第一層和第四層為可作為 訊號線的佈局的訊號層。如圖中所示，電源層和接地層為兩平行印刷金屬板的結 構，而此種結構可視為一平行金屬板波導，故封裝中的數位系統所產生的同步切 換雜訊可藉由此平行板波導傳播，使的整個電源層和接地層處於電位不穩的狀 態，影響整個封裝系統的電源完整度。若是這些同步切換雜訊的頻率落在平行板 波導的共振頻率的話，便會使得整個電源接地層如同一個天線般向板邊輻射出雜
訊，若是影響到周圍的電子系統運作即會造成電磁干擾(EMI) 的問題。目前雖然 已有不少解決方法可用來改善此問題，但使用這些方法都必須在消耗成本和改善 效果間作取捨；因此，同步切換雜訊的抑制對於整個系統的運作表現是一重要因 素。
圖1.2 在封裝結構中同步切換雜訊的產生及影響
1.3 章節概要
本論文共分為五章，第一章為研究動機與背景簡介，其餘各章節的內容概 要敘述如下：
第二章，對目前所使用於抑制同步切換雜訊的方法作介紹，包含擺放表面 佈置去耦合電容[6,7]與內嵌嵌入式去耦合電容[8-11]，在電源層與接地層製作切 割式雜訊隔離電源平面(Split Power Plane)[12] 、嵌入式電磁能隙結構(Embedded Electromagnetic Bandgap, Embedded EBG)[13-19] 與 共 平 面 電 磁 能 隙 結 構 (Coplanar Electromagnetic Bandgap, Coplanar EBG)[20,21] 以抑制電源層雜訊的 傳播。
第三章，對光子晶體電源層(Photonic Crystal Power Layer, PCPL)[22] 的概念 作介紹，包含光子晶體結構(Photonic Crystal Structure) 及光子能隙(Photonic
Bandgap, PBG )，如何分析和設計光子晶體結構的截止頻帶，如何應用光子晶體 於抑制電源接地層雜訊的傳播。同時將說明如何有效設計截止頻帶頻寬與頻帶位 置，以及混合型光子晶體電源層 (Hybrid Photonic Crystal Power Layer, H-PCPL ) [23] 的寬頻雜訊抑制效果。
第四章，說明目前實際製作光子晶體電源層所遇到的困難，並提出高介電 連通柱束光子晶體結構(HDK-via bundle PCPL)作為光子晶體電源層的新式設 計，以及提出一種新式低成本且可實際製作的貫孔式光子晶體電源層結構，並且 說明其製作流程，模擬與量測驗證其效能表現。最後將把光子晶體電源層與射頻 電路作共模擬與量測，分析射頻電路受干擾情形與雜訊抑制效果。
第五章，對於此篇論文作一總結。
第二章 同步切換雜訊之抑制方法與比較
在本章節中將對目前發展出來，對於同步切換雜訊的抑制方法作深入的介 紹，包含有在封裝或印刷電路板上擺放表面佈置去耦合電容(SMT Decoupling Capacitor)，在電源層和接地層之間製作嵌入式去耦合電容(Embedded Decoupling Capacitor)，利用在電源層上切割狹縫來達到雜訊隔離效果的切割式雜訊隔離電 源平面(Split Power Plane) ，在電源層和接地層間製作嵌入式電磁能隙結構 (Embedded Electromagnetic Bandgap, Embedded EBG) ，在電源層做切割來製作共 平面電磁能隙結構(Coplanar Electromagnetic Bandgap, Coplanar EBG)。
2.1 表面佈置去耦合電容
如章節1.1 所描述，當數位電路邏輯閘做切換時，將由電源層抽取充電電流 或對接地層排送暫態放電電流 Itran，會在電源接地層上產生同步切換雜訊 VSSN，而基本上此暫態電壓雜訊正比於電流乘上電源層和接地層間的輸入阻抗 (Input Impedance) Z 。如式 2-1 所示： in
SSN tran in
V ∝ I ⋅Z (2-1) 因此若是能夠降低本性阻抗Z ，便能在相同的充放電流in Itran下，抑制同步切換雜 訊VSSN的產生；由這個概念出發，國際上在電源傳送網路的設計上對於本性阻抗 訂出了參考數值，稱為目標阻抗 ZTarget (Target Impedance)：
Target
0.05 0.5 VCORE
Z I
= ×
× (2-2) 其中VCORE為主動元件的核心電壓 (Core Voltage)，即電源層與接地層的直流壓 差；Ｉ 為主動元件所抽取之電流。在此目標阻抗ZTarget 下設定允許5%的雜訊干 擾，而切換電流Ｉ 的 50%是因假設電流在時序邊界(clock edge)的上升時間和下
降時間時傳送。
表面佈置電容的手法即為利用表面焊貼技術(Surface Mount Technology, SMT)，將電容黏貼在封裝或印刷電路板表層，擺放在靠近雜訊源的位置，再經 由連通柱連接到電源層和接地層；利用並聯電容降低輸入阻抗Zin ，提供雜訊新 的接地路徑，如圖2-1 所示。而不同的電容大小，擺放位置、電容數目對於雜訊 抑制均有不同的效果。圖2-2 為不同擺放位置的表面佈置電容對於雜訊抑制效果 改善的測試結構，採用的封裝基板面積大小為40mm × 40mm，厚度為 0.8mm，
介電板材選擇為FR4，其介電常數(Dielectric Constant, DK, εr)為 4.4；所使用的 電容之電容值為830pF，等效串接電感值(ESL) 為 0.45nH，等效串接電阻值(ESR) 為0.08Ω；若以電路板左下角為 x-y 座標(0,0)位置，電容擺放位置選擇分別為測 試 結 構 一(20mm, 20mm) 、 測 試 結 構 二 (35mm, 20mm) 、 測 試 結 構 三 (35mm, 35mm)，觀測埠的位置選擇為(15mm, 20mm)。圖 2-3 為由觀測埠所得之阻抗參數
Z (Impedance parameter) 模 擬 結 果 ， 若 目 標 阻 抗11 ZTarget 為 1 Ω ， 與 參 考 板 (Reference Board)作比較可得知在頻率小於 200MHz 時，測試板之Z 較參考板為11 低且小於目標阻抗ZTarget，雜訊抑制效果較好。
圖 2-1 表面佈置去耦合電容
但此種表面佈置電容的最大缺點在於，實際電容會有一寄生的等效串聯電 感，由於此電感電容串聯結構，使的其在電感電容共振頻率(Resonance Frequency)
圖2-2 表面佈置電容在不同擺放位置的測試封裝結構
0.01 0.1 1 10
0.01 0.1 1 10 100 1000
reference board DeCap_only case1 case2 case3
Frequency [GHz]
Z11 [Ohm]
圖2-3 模擬表面佈置電容在不同擺放位置的Z 11
附近才能有較好的雜訊抑制能力，高過此頻段範圍即會呈現電感性而失去其效 能。如圖2-3 所示，在電容置於封裝板後，由於電源接地層的電流路徑即會貢獻 一電感值，造成 Z11 的共振頻率較原電容元件(DeCap_only)的共振頻率為低，
而當電容距離觀測埠愈遠時，電流路徑所貢獻電感愈大，使得共振頻率往低頻移 動。是故由於此寄生電感效應的存在，通常其改善同步切換雜訊的頻率範圍約在 200MHz 以內。除此之外，雖愈多的表面佈置電容才可達到較好的雜訊抑制效 果，但同時也會造成佔去過多走線面積、價格成本較高等缺點。
2.2 嵌入式去耦合電容
圖 2-4 嵌入式去耦合電容
嵌入式去耦合電容對同步切換雜訊的抑制概念與表面佈置去耦合電容相 同，一樣是在電源層和接地層間加入電容來降低 Z11 以達到降低雜訊產生的效 果，而與表面佈置電容不同的地方在於，嵌入式電容為在電源層和接電層間插入 一高介電材質薄層(High-DK dielectric thin-film)，利用此薄層的平行板電容當作 去耦合電容，如圖2-4 所示。此種薄板電容本身的等效串接電感值很小，且因其 嵌入式結構可直接放置在雜訊源之下，能縮減電流路徑而減少受到寄生電感的效 應，故能提升共振頻率使其在高頻時能夠有更好的雜訊抑制效果。以圖2-2 為一
嵌入式電容對於雜訊抑制效果改善的測試結構，但將介電板材換為如同圖2-4 中 的高介電材質薄層，其介電常數為 19，厚度為 0.3mm，整個平行板的電容值與 章節2.1 所採用的表面佈置電容相等。模擬所得的 Z 結果如圖 2-5 所示。與擺11 放表面佈置電容的結果(DeCap_case1)相比，由於嵌入式電容的等效串接電感值 較小使得共振頻率在較高頻段產生，在高頻段的雜訊抑制效果較好，且由於其嵌 入式的結構不會佔去佈線面積，使得訊號線佈局能夠有更高的自由度，所以由於 現今表面佈置電容的效果不敷使用的狀況，最近幾年來嵌入式電容在學術界常被 提出作討論，對於高介電材質的研發也蓬勃發展。
然而，目前嵌入式電容的製作及使用依然受限於高介電材質製程的尚未成 熟，和高介電材質的不易獲取與較昂貴的製造成本，在現今封裝和印刷電路板的 應用上還不符合經濟效益。而對於目前高介電材質製作於堆疊壓合板的製程，以 及高介電材質的種類會在章節4.1 中再做詳細說明。
0.01 0.1 1 10
0.01 0.1 1 10 100 1000
reference board DeCap_case1 Embedded C
Frequency [GHz]
Z11 [Ohm]
圖2-5 模擬嵌入式電容在不同擺放位置的 Z 11
2.3 切割式雜訊隔離電源平面
表面佈置電容和嵌入式電容均是利用降低電源層與接地層間的阻抗參數 Z ，來達到抑制同步切換雜訊的效果；有別於此方法，由於同步切換雜訊是在11
電源層與接地層間傳播，為避免封裝中容易產生雜訊之電路影響到其他電路的工 作 情 況 ， 利 用 降 低 電 源 接 地 層 上 兩 不 同 位 置 的 傳 遞 參 數 S21 (Scattering Parameter)，減少由此位置傳送至彼位置的雜訊量，避免此電路的雜訊受到其他 電路接收到，達到雜訊隔離的效果。
切割式雜訊隔離電源平面即為基於上述的概念，利用在容易產生雜訊之電路 周圍電源層切割狹縫，可將雜訊束縛在狹縫內部以避免雜訊傳出干擾至外部電路 的工作[12]。圖 2-6(a)為一測試參考版，上下層為完整的金屬電源層和接地層，
面積尺寸大小為100mm × 100mm，厚度為 0.8mm，介電板材選擇為 FR4，其介 電常數為 4.4；圖 2-6(b)則是基於測試參考板的規格，在電源層切割狹縫的完全 隔離式切割電源平面結構，而此結構的接地層依然是保持完整無損，其中的隔離 島(Isolation Island)面積尺寸為 40mm × 40mm，狹縫寬度為 1mm；觀測埠 1 設置 在狹縫內的(55mm, 40mm)，觀測埠 2 設置在狹縫外的(20mm, 60mm)。
模擬所得的兩觀測埠間傳遞參數 S 如圖 2-7 中所示。很明顯的，完全隔離21 式切割電源平面整個頻段的S 大致上較參考板為低，在參考板的共振頻率上有21 超過10dB 的雜訊隔離效果；而必需注意的是，隔離島本身也會產生平行板共振，
在其共振頻率時能耦合較多的訊號至外部。然而，完全隔離式的切割狹縫雖然可 以得到很好的雜訊隔離效果，但訊號線以電源層為參考面時，若是有訊號線為了 連接隔離島內部與外部的電路時，勢必要跨過切割狹縫，如此由於參考面的電流 迴路不連續，容易造成訊號完整度或電磁干擾的問題。
若是隔離島之直流電壓必須和外部相同時，可使用一小段跨橋的方式連接 隔離島與外部電源層，如圖2-6(c)中所示，跨橋的寬度為 6mm。而當使用此種窄 小跨橋連接電源層，由於此段跨橋同時構成雜訊耦合的路徑，使得雜訊隔離的效
(a)
(b)
(c)
圖2-6 切割式雜訊隔離電源平面測試結構 (a)測試參考板 (b)完全隔離式切割電源平面 (c)跨橋連接式切割電源平面
果下降。如圖2-7 中所示，在 1.3GHz 以下的頻段跨橋連接式切割平面的S 較測21 試參考板為大，若雜訊在這些頻段中的共振頻率激發的話將會引起很大的問題。
切割式雜訊隔離電源平面雖然有其效果，但除非是提供不同直流電壓的電 源層區塊，整個電源平面的直流偏壓必須相同，故勢必需要利用跨橋來連接，使 得雜訊隔離的效果有限，且當訊號線跨過切割狹縫時會造成訊號完整度和電磁干 擾的問題，使得此方法的應用性大受限制。
0 0.5 1 1.5 2 2.5 3
-80 -60 -40 -20 0
reference board split board w/o bridge split board with bridge
Frequency [GHz]
S21 [dB]
圖2-7 模擬切割式雜訊隔離電源平面測試結構的S 21
2.4 嵌入式電磁能隙結構
嵌入式電磁能隙結構是在電源層和接地層中嵌入一塊金屬片(Patch)，再利 用連通柱(Via)連接金屬片至接地層，而後將結構週期性的排列所構成的；以嵌入 式電磁能隙結構中的高阻抗平面結構(High Impedance Surface, HIS)[13] 為例，其
結構如圖2-8 中所示。藉由此種週期性排列的結構，使得其在某一特定頻帶能產 生全方向性(Omnidirectional) 的截止頻帶(stop band)，可有效的抑制電源層與接 地層間雜訊的傳播行為。
嵌入式電磁能隙結構的原理可利用圖 2-9 中的單位結構(Unit Cell) 之等效 電路來說明，其架構由中間層金屬片和上方電源層間之等效電容C1 與和下方接 地層之等效電容C2 ，以及接地連通柱的等效電感 L 所構成。此等效電路的輸 入阻抗可以式2-3 來表示：
2
1 2
2
2 1 1 2
1 ( )
1 1
// (1 )
in
L C C
Z j L
j C j C j C LC
ω ω
ω ω ω ω
− +
= + =
− (2-3)
其中C 和1 C 可使用平行板電容公式來計算，如式 2-4 所示： 2
2 2
1 0 2 0
1 2
;
p p
r r
S S
C C
h h
ε ε ε ε
= = (2-4)
式2-4 中的Sp代表正方形金屬片的長度。因此，此結構可在某特定頻率時造成類 似電感電容共振的效應，使其阻抗Z 如同接地短路來達到雜訊抑制的效果。而in 由式2-3 可推得當Z 趨近於 0 時，其頻率如式 2-5： in
res
1 2
= 1
2 ( ) f
L C C
π + (2-5) 而此振盪頻率同時也是截止頻帶之中心頻率。
由式2-5 可得知，若要將截止頻帶往低頻段移動，則必須增加電容C 、1 C2 和 電感 L 之值。而就增加電感 L 值而言，國際上提出如迴旋連通柱高阻抗結構 (Inductance-Enhanced HIS) [14]和螺旋形電磁能隙結構(Spiral EBG)[15,16]等想 法。迴旋連通柱高阻抗結構如圖 2-10(c)中所示，是為藉由將原本金屬片接地的 連通柱，改為多繞一段走線路徑的方式，以此較長的電流路徑來貢獻較高的電感 值，藉此達到降低 f 的效果。而螺旋形電磁能隙結構是為在原本金屬片上做螺 res
圖2-8 嵌入式電磁能隙結構示意圖
圖2-9 嵌入式電磁能隙結構側視圖及其單位結構之等效電路圖
(a) (b) (c) 圖2-10 不同嵌入式電磁能隙結構的單位結構 (a)高阻抗平面結構
(b)螺旋形電磁能隙結構 (c)迴旋連通柱高阻抗結構
旋狀的槽孔切割，如圖 2-10(b)，利用此方法增加金屬片上電流流動所造成的電 感效應，藉此貢獻一電感值至圖 2-9 中的 L ；而此方法也可利用於高阻抗平面 結構的縮小化，即使用較小的螺旋形電磁能隙結構便能達到較大的高阻抗平面結 構之功能。
圖2-11 含高介電薄層之高阻抗平面結構
若是想要增加電容C 和1 C2 之值，可縮小板間距離h 和1 h ，以及在板間嵌2 入高介電材質提高εr，國際上便提出含高介電薄層之高阻抗平面結構[17]，如圖 2-11 所示，將嵌入式電容的高介電材質薄層埋在中間金屬層與電源層間，提升電 容C 之值來達到拉低截止頻帶與增加頻寬的效果。 1
(a)
(b)
圖2-12 串疊式高阻抗平面結構 (a)內層結構示意圖 (b)側視圖
由於不同尺寸大小的嵌入式電磁能隙結構具有不同頻段的截止頻帶，因此 可以利用串疊(Cascade) 不同尺寸的嵌入式電磁能隙結構，來增加抑制雜訊的頻 寬，如圖 2-12 中所示[18]。較大的金屬片提供較低頻段的截止頻帶，而較小的 金屬片的截止頻帶在較高的頻段。藉由設計串疊的兩不同大小金屬片之尺寸，可 將兩截止頻帶在頻域上疊合，形成一包含兩頻段的寬頻截止頻帶，提升對雜訊的 抑制效果。此種想法與串疊多級的濾波器達到寬頻效果的方法相似。
圖2-13 雙堆疊電磁能隙結構側視圖
雖然利用串疊的方式可以得到較寬頻的截止頻帶，但同時也會佔去較多的 面積，且不同尺寸的兩結構必須擺放在雜訊輻射源和接收端之間，讓雜訊穿過兩 結構才能有其寬頻雜訊抑制效果，失去了全方向性雜訊抑制的特性。基於此兩缺 點，可以利用雙堆疊電磁能隙結構(Double-Stacked EBG) 來解決[19]。如圖 2-13 所示，雙堆疊電磁能隙結構乃是將原本的高阻抗平面結構分別製作在電源層和接 地層，而電源層和接地層的高阻抗平面結構分別對應兩種尺寸，即是對應兩不同 頻段的截止頻帶；而此兩種高阻抗平面結構是使用交叉扣合的方式來製作，其單 位結構中同時有兩種高阻抗平面結構，因此雜訊在其中傳播時，會同時受到兩種 高阻抗平面結構的特性影響，因此具有全方向性且頻段疊合的寬頻雜訊抑制能 力。
在以上所討論的嵌入式電磁能隙結構，均有一相同的缺點，即是由於其嵌 入式的結構必須使用電源層和接地層中的一到兩層來製作，故在製程時必須額外 在電源層和接地層中多製作訊號層，或是犧牲其中訊號層的佈線面積來製作嵌入
式電磁能隙結構，因此就經濟成本的考量上侷限了其應用性。
2.5 共平面式電磁能隙結構
共平面電磁能隙結構是電源層上做特定週期性的形狀切割，形成具有相同 單位形狀金屬片的週期排列連接而成；以共平面式電磁能隙結構中的低週期型共 平面電磁能隙結構(Low-period Coplanar EBG, LPC-EBG)[20]為例，其結構如圖 2-14 所示。利用此種對電源層做週期性形狀變化的結構，同樣可在某個頻段造成 全方向性的截止頻帶來抑制雜訊的傳播。與嵌入式電磁能隙結構不同，由於共平 面式電磁能隙結構是直接蝕刻在電源層上來製作，不需要使用在電源層和接地層 中的訊號層，製作時耗費的成本大幅降低。
圖2-14(a) 為低週期型共平面式電磁能隙結構的單位結構，單位結構和周圍 單位結構是利用狹窄的連接跨橋來連接，此連接橋除了提供直流電壓路徑外，還 會提供一等效電感L ，而兩單位結構之間狹縫的耦合也會貢獻一等效電容b C ，g
此電感L 和電容b C 在結構上是為平行並聯，造成了如同帶拒濾波器的效果，使g 的某段頻帶的雜訊無法通過，而此段截止頻帶的中心頻率約略可使用電感L 和b 電容C 的共振頻率來估測： g
0
= 1
2 b g
f π L C (2-6)
而其頻寬與 Lb/C 成正比。因此若欲降低截止頻帶的中心頻率和增加頻寬，可g 利用增加兩單位結構間連接電感的值L 來達到，而此想法可利用 L 跨橋型共平b 面電磁能隙結構(L-bridge EBG)[21]來實現，其單位結構如圖 2-14(b)所示。利用 Ｌ形狀的連接橋可拉長電流路徑，提升相鄰基本結構的電感值，同時此種結構也 會縮減兩基本結構間狹縫的距離，提升電容的耦合。
圖2-14 共平面式電磁能隙結構示意圖
(a) (b) 圖2-15 不同共平面式電磁能隙結構的單位結構
(a)低週期型共平面電磁能隙結構 (b)L 跨橋型共平面電磁能隙結構
共平面式電磁能隙結構雖然在製作上較為容易且耗費的成本較少，但由於 其結構乃是對電源層做切割，故當訊號線以電源層為參考平面時，由於迴流路徑 不連續將造成訊號完整度的問題；同時，由於結構中貢獻電感的連接橋通常很狹 窄，對於直流而言將產生電阻效應，造成直流電壓值的損失。
第三章 光子晶體電源層
在本章節中將對光子晶體電源層(Photonic Crystal Power Layer, PCPL) 的概 念做詳盡的介紹，包含何謂光子晶體結構(Photonic Crystal Structure) 及光子能隙 (Photonic Bandgap, PBG )，如何分析和設計光子晶體結構的截止頻帶，而光子晶 體結構又如何應用於抑制電源接地層雜訊的傳播。此外，對於如何利用能隙分佈 圖來有效設計截止頻帶頻寬與頻帶位置，以及如何設計混合型光子晶體電源層 (Hybrid Photonic Crystal Power Layer, H-PCPL ) 來達到寬頻雜訊抑制效果，也將 在此一一介紹。
3.1 光子晶體能隙結構
在空間中不同介電常數的物質作週期性排列分佈所形成的結構，即為光子 晶體結構。由於空間中可對x 軸、y 軸、z 軸三方向作週期排列，故光子晶體又 分為一維(1-D)光子晶體、二維(2-D)光子晶體和三維(3-D)光子晶體，而本論文重 點在於一維和二維光子晶體的分析及應用，三維光子晶體在此不做探討。
圖 3-1(a) 為一維光子晶體結構，其材質在 x 方向和 y 方向為均勻不變的 (uniform)，僅在 z 方向作一維週期變化，形成如圖中的層狀週期結構。圖 3-1(b) 為二維光子晶體結構，其材質在z 方向為均勻不變，而在 x 方向和 y 方向的二維 平面作週期變化，而除了圖中的結構外，二維光子晶體可利用週期排列的柱子，
或在塊狀物上鑿出二維週期排列的孔洞來製作，如圖 3-2 中所示。
光子晶體的基本特性是為光子能隙，也就是某些頻段的電磁波在以光子晶 體的週期方向行進時，將無法穿過光子晶體結構，而這些無法穿透的電磁波將會 被光子晶體結構反射。
(a) (b)
圖3-1 光子晶體結構示意圖 (a)一維光子晶體 (b)二維光子晶體。
圖3-2 週期柱狀排列之二維光子晶體結構
3.2 色散圖與頻帶分析
當 電 磁 波 在 同 質 均 勻 的(homogeneous) 介 質 中 傳 播 時 ， 其 傳 播 常 數 k (propagation constant)與角度頻率ω 有一關係式：
( )
r
k ck
ω = ε (3-1)
其中波速c/ εr 與反射係數 εr 成反比，同樣角度頻率ω 與反射係數 εr 成反 比。而將角度頻率ω 對傳播常數 k 的變化作圖即為色散圖(dispersion diagram)。
但在光子晶體結構中，其介質為週期性的重複排列變化，電磁波在其中傳 播時不再是看到同質均勻的材質，其邊界條件(boundary condition) 也是週期的重 複，而一維光子晶體之傳播模態(propagation mode) 可以式 3-2 [28]表示：
//
// //
, , ( ) z , , ( )
z z
ik ik z
n k k n k k
H r =e ⋅ρe u r (3-2)
其中n 為傳播模態的數目係數，u(r)為一週期函數且 u(r)＝u(r+a)，表示介質是在 z 方向以週期尺寸 a 作變化，此週期尺寸 a 又稱為晶格常數(lattice constant)；k 代//
表無週期變化方向上的波向量(wave vecter)，k 則為有週期變化方向(即 z 方向)z 上的波向量。由於光子晶體結構不再是原本的同質均勻材質，其色散圖也不是簡 單的一直線，我們可利用全波模擬軟體HFSS 中的求解特徵模態功能(eigenmode solver) 來求出介質中不同傳播常數的傳播模態，並且以此繪製色散圖。
在圖3-3 中，分別對 3 種不同多層薄板之一維光子晶體結構繪製其週期方向 之一維色散圖，此三結構每層厚度均為一半週期(0.5a) ，及兩種介質之厚度相 等。圖3-3(a)對應的結構其介質的 DK 值均為 15，是為同質均勻的介質，但同樣 可定義其週期長度為a 並以此繪製色散圖；如前所述，其色散圖為如式 3-1 所描 述的簡單直線，此直線又稱為光直線(light-line) 。由於週期結構的特性，在波向 量ｋ到達一週期之邊緣時將會重覆前一週期的行為，故下一週期色散圖的曲線也 如同前一週期，呈現摺疊重複的情形，故僅需分析單一週期之情形即可代表整體 結構，此單一週期的區域又稱為布里淵區(Brillouin zone)。
圖 3-3(b) 對應的是一近似於同質均勻的結構，兩種介質的介電常數分別為 DK1 = 15、DK2 = 13 ，差異極小，故其色散圖曲線相似於光直線，但有一重要 的不同處在於：在上下兩條模態曲線間有一截止頻帶，而無論任何波向量ｋ都無 法在此截止頻帶內激發出在光子晶體中傳播之模態，而此截止頻帶稱為光子能隙
(a)
(b)
(c)
圖3-3 三種一維光子晶體結構及其一維色散圖
(Photonic Bandgap)。而圖 3-3(c)對應的則是兩介電常數差距較大的光子晶體結 構，分別為DK1 = 15、DK2 = 2.2。明顯的當兩介質之介電常數差距越大，光子 能隙的頻寬也越寬。
欲了解為何會產生此光子能隙的截止頻帶，可參考在此截止頻帶上下邊界 模態之電場場形來說明。我們以圖3-3(c)色散圖的頻帶結構來作說明，截止頻帶 的上下界分別在頻帶曲線I (band I) 的最高點和頻帶曲線 II (band II) 的最低點，
而此兩點均在布里淵區的邊界處(k =π/ )a ，而在此點激發之模態均為駐波 (standing wave)，此駐波波長為兩倍的晶格常數 a。
(a)
(b)
圖3-4 截止頻帶上下邊界兩模態之電場、能量分佈圖及 HFSS 模擬之場型 (a)頻帶曲線 I 最高點之模態 (b)頻帶曲線 II 最低點之模態。
圖3-4(a) 為截止頻帶下邊界模態之電場、能量分佈圖及 HFSS 模擬之場型，
其對應的模態為頻帶曲線I 最高點之模態；圖 3-4(b) 為截止頻帶上邊界模態之電 場、能量分佈圖及HFSS 模擬之場型，其對應的模態為頻帶曲線 II 最低點之模態。
由圖 3-4(a)(b) 我們可以發現，下邊界的模態其駐波的節點位於低介電介質 (DK2) ，駐波的能量集中於高介電介質(DK1) ；而上邊界的模態其駐波的節點 位於高介電介質(DK1) ，駐波的能量集中於低介電介質(DK2)。因此，下邊界的 模態由於其能量較集中於高介電介質(DK1 = 15) ，造成其模態在較低的頻率產 生；上邊界的模態由於其能量較集中於低介電介質(DK2 = 2.2) ，造成其模態在 較高的頻率產生。如此將會拉開兩條頻帶曲線，使的中間有一段頻率無模態產 生，形成截止頻帶。而由圖 3-3(a)(b)(c)也可發現，隨著低介電介質之介電常數 DK2 愈小，頻帶曲線 II 的頻率愈往高頻移動變化，而頻帶曲線 I 往高頻移動程 度極小，與上述結果相符。
在上述的色散圖中，採用正規化頻率(Normalized Frequency)作度量，其單位 為ωa/2πc；而使用此作度量是為了不考慮晶格常數 a 的實際尺寸，其正規化頻率 除以晶格常數a 的實際大小再乘上光速 c 後即為實際的頻率 f。使用正規化頻率 的好處在於能對應到所有不同大小尺寸的晶格常數a，代入真實尺寸的晶格常數 a 就可得到真正的實際頻帶。
而在二維光子晶體中，也可定義出其布里淵區進而繪製其色散圖。圖 3-5 為一正方晶格(Square Lattice) 排列之二維光子晶體結構及其布里淵區和色散 圖，其結構是在低介電材質(DK2 = 4.4) 的基底中，以正方晶格週期排列放置柱 狀高介電材質(DK1 = 100)，其結構與圖 3-2 所示相似，而圓柱半徑 r 與晶格常數 a 的比例 r/a = 0.16。二維光子晶體之色散圖與一維光子晶體不同，其橫軸代表二 維平面上不同方向大小的 k 向量(propagation vector) ，只要了解布里淵區內各個 方向大小 k 向量所激發之模態就可代表整個結構激發模態的效應。而由於布里淵 區 圖 形 的 旋 轉 與 鏡 射 的 對 稱 性 ， 僅 需 分 析 圖 中 三 角 區 域 的 約 化 布 里 淵 區 (Irreducible Brillouin Zone) 即可代表整個布里淵區的情形，故只需畫出 k 向量繞
著約化布里淵區邊界路徑走一圈的色散圖，如此已足以顯示頻帶結構的主要特 徵，且對於截止頻帶的情況也不至於有所缺漏。而色散圖上所繪製的頻帶結構均 為TM 模態，事實上 TE 和 TM 模態都可藉由模擬得到，但由於此結構僅有 TM 模態具有光子能隙的特性，故繪製TM 模態的頻帶結構曲線；而本論文也較著重 於TM 模態光子能隙的效應，故對於 TE 模態的頻帶結構和會產生 TE 模態光子 能隙的光子晶體結構，在本論文中均不予以討論。
圖3-5 正方晶格排列之二維光子晶體結構及其布里淵區和色散圖
在此我們使用 MPB (MIT photonic-band)軟體[29] 來計算色散圖的頻帶結 構，MPB 軟體為一專門分析週期結構的特徵模態(eigenmodes) 的軟體。其使用 方式為指定特定的邊界條件、介質參數(DK)、結構尺寸比例 ( / )r a ，並且定義不 同的 k 向量來計算其對應的模態，藉此繪製出圖 3-5 的色散圖。由圖中可輕易觀 察得到兩頻帶曲線間截止頻帶的位置與寬度，或由計算出的模態曲線頻率數據來 估算之；而截止頻帶的寬度與位置由兩介質的介電常數和光子晶體的形狀尺寸所 決定，兩介質的介電常數大小差距越大則截止頻帶越寬。
二 維 週 期 排 列 除 了 正 方 晶 格 排 列 外 ， 還 有 三 角 晶 格 排 列(Triangular Lattice)，圖 3-6 即為一三角晶格排列之二維光子晶體結構及其布里淵區和色散 圖，其結構為使用三角晶格作柱狀排列，低介電材質介電常數DK2 = 4.4 ，高介 電材質介電常數DK1 = 100，而圓柱半徑 r 與晶格常數 a 的比例r a/ = 0.2，同樣 的色散圖所繪製的頻帶結構均為TM 模態。
圖3-6 三角晶格排列之二維光子晶體結構及其布里淵區和色散圖
而除了使用MPB 軟體外，另外也可利用全波模擬軟體 HFSS 來模擬光子晶 體色散圖的頻帶結構，其與MPB 軟體最大差異在於必須繪製出實際結構尺寸，
確定如a、r 等尺寸參數，而非 MPB 軟體中只需輸入 r/a 比例。也由於此，計算 頻帶結構時，HFSS 是以單位為 GHz 的實際頻率為縱軸作圖，因其 a、r 均已確 定，不過經由簡單的單位換算也可將實際頻率轉換成單位為 ωa/2πc 的正規化頻 率。
圖3-7 為使用 HFSS 所繪製出的實際模擬結構，圖 3-7(a)為高介電值圓柱依
(a) (b)
圖3-7 使用 HFSS 模擬時所繪製之光子晶體單位結構 (a)正方晶格 (b)三角晶格
(a) (b) 圖3-8 HFSS 模擬之三角晶格單位結構
(a)週期排列後之整體結構 (b)單位結構及其布里淵區示意圖
正方晶格排列所形成光子晶體之單位結構(等同於其布里淵區)；圖 3-7(b)為高介 電值圓柱依三角晶格排列所形成光子晶體之單位結構(與其布里淵區不同)。兩結 構均為如圖下方所示之平行金屬板內埋結構，上下兩面都設定為完美電導體 (PEC)的金屬平面，厚度 t = 0.8mm，極薄可視為僅有 TM 模態訊號在其中傳遞。
而圖3-7(b)的單位結構與其三角晶格的布里淵區有所不同，是因 HFSS 本身在二 維週期設定必須只取兩週期方向，故使用平行四邊形的結構作為HFSS 模擬時之 單位結構，而如圖3-8(a)所示，此平行四邊形結構週期排列後的整體結構與圖 3-6 的三角晶格之整體結構是相同的，而由於布里淵區是利用相鄰單位結構中心點連 線之中垂線分割而成，故兩種結構之布里淵區是完全相同的，如圖3-8(b)所示。
圖3-9 為利用 HFSS 所計算出 TM 模態的光子晶體頻帶結構和 MPB 軟體計 算出的光子晶體頻帶結構比較圖。圖3-9(a)為高介電值圓柱依正方晶格排列所形 成光子晶體之頻帶結構，高低介電質介電常數分別為 DK1=100、DK2=4.4 與圖 3-5 相同，圓柱半徑 r = 2mm，晶格常數 a = 12.5mm，r a/ = 0.16 與圖 3-5 相同。
圖 3-9(b) 為高介電值圓柱依三角晶格排列所形成光子晶體之頻帶結構，高低介 電質介電常數分別為DK1 = 100、DK2 = 4.4 與圖 3-6 相同，圓柱半徑 r = 2mm，
晶格常數 a = 10mm，r a/ = 0.2 與圖 3-6 相同。將圖 3-5 和圖 3-6 的色散圖代入實 際大小的晶格常數a 換算成實際頻率後與 HFSS 模擬之結果作比較，可明顯看出 兩軟體的計算結果十分吻合。
使用 MPB 軟體在計算頻帶結構時速度極快，只需數秒的時間即可計算完 畢，但由於只需輸入特定材質結構參數的限制，只能計算出理想z 方向無窮延伸 的結構(如圖 3-2)，較適合應用在設計光子能隙頻帶位置；而 HFSS 在計算頻帶 結構時速度較慢，需花數十分鐘至數小時，但因其模擬方式為繪制出實際的尺寸 架構，故可模擬出非理想的光子晶體結構，如在光子晶體電源層中加上連通柱或 在電源層金屬平面上開槽等，較適合應用在實際結構的模擬
(a)
(b)
圖3-9 HFSS 與 MPB 所模擬色散圖之比較 (a)正方晶格 (b)三角晶格
3.3 光子晶體電源層結構
在第二章我們列出了許多抑制同步切換雜訊和其造成的電磁輻射干擾的方 法，如利用去耦合電容降低雜訊的產生，切割電源層達到雜訊隔離的效果，以及 利用電磁能隙結構來抑制同步切換雜訊的傳播；如我們之前所探討的，在這些方 法中依然存在著一些缺點。而為了保持電源接地層為完整平面來提昇訊號完整 度，同時節省電路佈局的面積，因此在先前我們提出了光子晶體電源層(Photonic Crystal Power/Ground Layer, PCPL)[22] 來達到寬頻雜訊抑制的效果，並且保持電 源層的完整。
圖3-10 光子晶體電源層示意圖
由於光子晶體具有能讓某些頻段的電磁波無法穿過的特性，故我們可利用 光子晶體結構去抑制電源層雜訊的傳播。圖3-10 為一內含光子晶體電源層結構 的四層板封裝結構模型。第一層(最上層)及第四層(最下層)作為訊號層及放置被 動元件，內部兩層為電源層(第二層)與接地層(第三層)，其結構與圖 1-2 相似。
在一般封裝結構中，層與層之間的厚度極薄，可視為只有TM 模態的雜訊可在電 源層與接地層之間傳遞。而光子晶體電源層結構的想法為內埋週期性排列的高介 電常數圓柱或圓盤於電源層與接地層間的介質層，將此介質層改造為具有TM 模
態截止頻帶的光子晶體結構，利用此截止頻帶來抑制電源層雜訊的傳播。
就信號完整度與電磁干擾的角度來看，為了提供高速訊號一個很好的電流 迴流路徑，保持電源層和接地層為完整連續金屬平面是非常重要的。而與此高速 電路封裝的佈線法則一致，光子晶體電源層的設計不需在電源層和接地層上蝕刻 開槽或作狹縫分割，維持電源層與接地層的完整性，故在信號完整度和電磁干擾 的考量上有較好的表現。
3.4 光子晶體電源層之電源完整度效能表現
為了驗證光子晶體電源層的雜訊抑制能力，以兩種不同晶格排列的光子晶 體電源層板為例，如圖3-11 所示。圖 3-11(a)是為一正方晶格的光子晶體電源層 及其單位結構，有40(8x 5) 個高介電圓盤埋在其兩層板中的基底介質。圖 3-11(b) 是為一三角晶格的光子晶體電源層及其單位結構，有39 個高介電圓盤埋在其兩 層板中的基底介質。兩測試板的尺寸大小分別為正方晶格的 62.5mm × 100mm 和三角晶格的60mm × 60mm，厚度都是 0.8mm。正方晶格測試板與三角晶格測 試板的r/a 依序為 0.16 與 0.2，晶格常數 a 依序為 12.5mm 和 10mm，高介電圓盤 的半徑r 均為 2mm。在此使用的高介電材質是利用陶瓷(Ceramic) 製程混合碳酸 鋇 (BaCO3) 和二氧化鈦(TiO2) 製作而成，其介電常數(DK1) 約為 102；基板選 用的型號是為Rogers RT/Duroid 5880，其介電常數(DK2)約為 2.2。
將高介電圓盤埋入基板是採用鑽孔埋入的方式，先利用半徑相符的鑽頭貫穿基 板上下層金屬面和中央介質層，在設計擺放高介電圓盤的位置作出半徑 r = 2mm 的 孔洞，再將高介電材質埋入貫孔中並在孔洞上下焊上金屬片，使的上下層依然為完 整的平行板金屬面結構；兩觀測埠分別設置在測試板上作為訊號源與接收端，並以 SMA 接頭與網路分析儀(Vector Network Analyzer) 連接來作量測。
利用MPB 軟體可估算出兩結構的截止頻帶位置，代入正方晶格與三角晶格 的r/a 依序為 0.16 和 0.2，較低的基底介電常數 DK2 = 2.2，高介電圓盤的介電常
數DK2 為 102 後，可計算兩結構的色散圖，如圖 3-12 所示。由於模擬結構的晶 格常數a 均已固定，故色散圖的頻率以實際頻率的 GHz 作為度量單位；由圖 3-12 中可得知正方晶格的截止頻帶為2.8 ~ 5.2GHz 和 5.9 ~ 6.7GHz，三角晶格的截止 頻帶為3 ~ 5.3GHz 和 6.1 ~ 8.3GHz。色散圖中只計算出 4 條頻帶曲線，也許會 有其他的截止頻帶在更高頻段產生，但由於不在列入考慮的頻段範圍(低於 10GHz)故不加以計算估測。
(a)
(b)
圖3-11 光子晶體電源層測試板示意圖 (a)正方晶格 (b) 三角晶格
(a) (b) 圖3-12 MPB 模擬實際測試板結構所得的色散圖
(a)正方晶格測試板 (b)三角晶格測試板
圖3-13 為使用網路分析儀量測和利用 HFSS 模擬兩測試板和其參考板所得 傳遞參數S21的結果，由圖中可發現模擬與量測的結果非常接近，在5GHz 後才 有較不一致的情況發生，原因可能是由於鑽孔位置的精確度與模擬設定有所誤 差，或是介電材質在高頻時介電常數有所變化導致。若以 -30dB 的衰減量作為 截止頻帶的邊界，正分晶格的截止頻帶約為2.6 ~ 5.2GHz 和 5.8 ~ 7GHz，三角 晶格的截止頻帶為2.8 ~ 5.3GHz 和 6 ~ 7.6GHz，與色散圖所預測的截止頻帶非 常接近。
比較在截止頻帶內測試板和參考板的差異，在第一截止頻帶時正方晶格和 三角晶格兩者平均有約60dB 的雜訊抑制能力，而在第二截止頻帶時正方晶格和 三角晶格依序平均有約 25dB 和 35dB 的雜訊抑制能力。由此可知，當雜訊在截 止頻帶的頻率產生時，將無法傳播出去，達到雜訊隔離抑制的效果。
(a)
(b)
圖3-13 光子晶體電源層板與參考板的 S21量測及模擬結果 (a)正方晶格 (b)三角晶格
3.5 能隙分佈圖與有效頻寬設計
(a)
(b)
圖3-14 正規化頻率對應 r/a 之能隙分佈圖 (a)正方晶格 (b)三角晶格
在設計截止頻帶的頻段時，可利用能隙分佈圖(Gap Map) 來估測某兩高低 介電材質在不同尺寸規格下的截止頻帶位置。圖 3-14 為利用 HFSS 模擬正方晶 格和三角晶格的能隙分佈圖，所使用的兩介電材質的介電常數分別為DK1 = 100
和DK2 = 2.2；圖中對應不同的尺寸比例r a/ 繪製其前兩段截止頻帶區間，使用 正規化頻率ωa/2πc 作為度量單位。如圖 3-14 所示，兩晶格結構的第一截止頻帶 約在r a/ = 0.03 時即會張開一窄小頻寬，在此之後隨著 r a/ 增加頻寬迅速擴大 而其中心頻率將往低頻移動。當 r a/ 等於0.08 ~ 0.1 時，正方晶格和三角晶格的 第 一 截 止 頻 寬 將 達 到 最 大 值 ， 其 正 規 化 頻 寬 依 序 為 Δωa/ 2πc = 0.13 和
/ 2
a c
ω π
Δ = 0.15。在r a/ 大於 0.1 後，隨著 r/a 增加頻寬會漸漸變窄而中心頻率 將往低頻移動；約在r a/ = 0.45 時此截止頻帶將會消失，而此時整個光子晶體電 源層也幾乎被高介電材質佔據；類似的頻帶變化情況同樣發生在第二截止頻帶。
由於希望應用在抑制電源層雜訊的頻段約在 10GHz 以下，設計在此頻段範圍能 有寬頻的截止頻帶，故由上述可知，必須在頻寬大小和中心頻率位置兩者間作取 捨，如前述選擇正方晶格和三角晶格的r a/ 分別依序為0.16 和 0.2，在此r a/ 雖 然沒有達到最大截止頻寬，但其中心頻率較低，截止頻帶位於較適用的頻段。
圖3-15 不同高介電材質對能隙分佈的影響
圖3-15 顯示為不同高介電材質對能隙分佈的影響，圖中所繪製的是正方晶 格結構，三種高介電材質之介電常數為DK1 = 50,100,150，基板低介電材質的介
電常數DK2 = 2.2。在圖中對應不同大小的高介電材質介電常數，僅繪製第一截 止頻帶以方便比較。由圖中可發現，高介電材質的介電常數越高則其截止頻帶能 在越小的r/a 出現，並且會在幾乎相同的 r/a 值消失。同時也可發現，雖然三種 高介電材質其介電常數大小不同，但能產生的最大截止頻帶頻寬幾乎相同，但其 對應到的中心頻率不同，高介電材質的介電常數越大則中心頻率越低，由此可 知，在同樣的尺寸大小下，兩介電材質的介電常數差距越大，越能在更低頻段產 生截止頻帶。
圖3-16 固定 r 大小後對應真實頻率之能隙分佈圖
由於光子晶體電源層是採用鑽孔埋高介電圓盤的方式製作，因此不論是高 介電圓盤或是鑽孔的鑽頭的尺寸大小，在製作時可改變的自由度不高，因此高介 電圓盤半徑r 在設計時能使用的大小值不多；而晶格常數 a 改變的只是鑽孔的距 離，能改變的選擇非常自由。由上述製作觀點，可繪製對應固定高介電圓盤半徑 r，繪製其對應真實頻率的能隙分佈圖，如圖 3-16 所示。圖 3-16 為正方晶格的能
隙分佈圖，選定高介電圓盤半徑r=2mm，所使用的兩介電材質的介電常數分別 為DK1 = 100 和 DK2 = 2.2。由圖中可發現，固定高介電圓盤 r 的大小後，無論 選定任何的晶格常數a 值(任何大小r a/ )，截止頻帶始終無法涵蓋 5.3~5.9GH 的 頻段，如同在固定 r = 2mm 時之通帶。因此若是要抑制此通帶，必須選定不同大 小的高介電圓盤半徑r 或是介電常數不同的高介電材質。
3.6 混合型光子晶體電源層結構
由於光子晶體電源層為嵌入式的結構，故可利用具有兩個或更多不同週期 的混合型光子晶體電源層[23]，藉由同時具備各週期之光子晶體的截止頻帶，可 達到寬頻雜訊抑制的效果。
圖3-17 r = 1.45mm 和 r = 2mm 之能隙分佈圖
在設計混合型光子晶體電源層時，可利用能隙分佈圖預測不同週期光子晶 體之截止頻帶，進而設計兩種週期其截止頻帶在疊合後可達到一連續且寬頻的截 止頻帶。而由圖 3-16 可知，兩光子晶體所使用的高介電圓盤半徑 r 若是相同，
無論設計兩光子晶體之晶格常數a1 和 a2 如何設計，在某頻段始終無法達到雜訊 抑制的效果，故兩光子晶體必須選用不同半徑之高介電圓盤，所設計出之混合型 光子晶體電源層才可達到更寬頻的雜訊抑制效果。圖 3-17 為對應兩不同大小高 介電圓盤半徑r 的能隙分佈圖，分別為 r = 1.45mm 和 r = 2mm，而高介電材質之 介電常數為 100，基底材質之介電常數為 2.2。由圖中可見，若使用此兩種不同 半徑的高介電圓盤作設計，得到的兩截止頻帶可疊合出一連續且寬頻的截止頻 帶。選定兩種光子晶體之晶格常數a 和高介電圓盤半徑 r 分別第一種的 (a, r) = (9mm, 2mm) 和第二種的 (a, r) = (9mm, 1.45mm)，第一種光子晶體的截止頻帶位 於3.2 ~ 5.4GHz 和 6.3 ~ 8.6GHz，第二種光子晶體的截止頻帶位於 4 ~ 7.5GHz 和8.5 ~ 9.6GHz，故所設計的混合型光子晶體電源層之目標為 3.2 ~ 9.6GHz 的寬 頻截止頻帶。
圖3-18 混合型光子晶體電源層之測試板
基於以上截止頻帶設計之兩光子晶體尺寸參數，設計製作一混和型光子晶 體電源層之測試板以作驗證。圖3-18 為所設計之測試板，基底介質選用 Rogers/RT Duroid 5880，其介電常數 DK2 等於 2.2，厚度為 0.8mm，高介電材質之介電常數 DK1 約為 100，整個測試板尺寸為 100mm × 36mm，觀測埠的分別在測試板兩 端以 SMA 接頭量測其傳遞參數 S21。圖 3-19 使用網路分析儀量測和利用 HFSS 模擬兩測試板和其參考板所得傳遞參數S21的結果，由圖中可發現模擬與量測的 結果非常接近。在3 ~ 9.6 的頻段範圍混合型光子晶體電源層均有超過 20dB 的雜 訊抑制效果，與所設計之截止頻帶範圍非常相符。在5.5 ~ 6.5 的頻段範圍 S21有 升起的現象，此頻段範圍為第一種光子晶體的通帶，但由於位於第二種光子晶體 的第一截止頻帶，故整個截止頻帶由第一種光子晶體的第一截止頻帶連續至其第 二截止頻帶；第二種光子晶體之第二截止頻帶8.5 ~ 9.6GHz 也有出現在圖中，但 其截止效果與前述的截止頻帶相比較差，此乃由於高階的截止頻帶需要更多的週 期數才能有較好的效果。
圖3-19 混合型光子晶體電源層板與參考板的 S21量測及模擬結果
第四章 新式低成本光子晶體電源層
在本章節中將對目前實際製作光子晶體電源層於封裝或印刷電路板時所會 遇到的困難作說明，包括目前應用於嵌入式電容的高介電材質種類，以及高介電 材質與印刷電路板和封裝製程的相容問題；而由於這些製作上的困難，我們發展 出兩種新式低成本的光子晶體電源層結構，一為高介電連通柱束光子晶體電源層 (HDK-via bundle PCPL)，另一為貫孔式光子晶體電源層結構(Through hole PCPL, TH-PCPL)，並且將分析貫孔式光子晶體電源層在電源完整性之表現。最後光子 晶體電源層結構與數位電路和射頻電路作共同模擬，觀察電源層雜訊對射頻電路 的影響，以及加入光子晶體電源層後的改善情形。
4.1 高介電材質與嵌入式電容
如第二章所述，由於表面佈置式電容的去耦合效能表現在 200MHz 的頻段 之後就漸漸失去效用，故目前對於嵌入式電容的研究和應用也越來越受重視，而 對於嵌入式電容的效能表現而言，最重要的因素在於其所使用的高介電材質，因 此國際間對於高介電材質的研發和製程也蓬勃發展。以下將簡單介紹國際期刊上 所發表的兩種嵌入式電容結構及其製程和所採用的高介電材質。
第一種是應用於多層有機基板(Multilayered Organic Substrate)的嵌入式電容 [10]，其製作過程如圖 4-1 所示。在此簡單說明其製作過程，首先在裸板(bare board) 底層銅面蝕刻出電容底部電極銅泊面，之後將含有陶瓷物質及聚合物質(polymer) 之極微小複合材料(nanocomposite) 利用紡蓋(spin coat)的方式製作在其上作為介 質；此複合材料乃是將以鈦酸鋇(Barium Titanate)為基底的聚合體脂膏物徹底混 合硬化和薄型化而成，具有較高的介電常數，此介質層厚度約為 20um。接著，
將銅泊壓合在此高介電介質之上，在銅泊上再壓上一層光致抗蝕劑(photoresist)，
![圖 4-1 應用於多層有機基板的嵌入式電容之製作過程[10] 接著利用紫外光曝曬製作所設計的上層電極形狀，最後移除暴露在光致抗蝕劑之 外的銅層與高介電介質即可得到所設計的嵌入式電容。此嵌入式電容之單位面積 電容值約等於 1.5 nF/cm ，利用平行版電容公式2 C = ε A d/ 換算其高介電材質之等 效介電常數，可求得其介電常數約等於 33，此介電常數值較小，若應用於光子 晶體電源層則必須增加晶格常數 a 才能在較低的頻段產生截止頻帶，且由於高低 介電質之介電常數差異較小，所能產生的截止頻帶頻寬較](https://thumb-ap.123doks.com/thumbv2/9libinfo/9607463.633180/57.892.205.701.111.352/應用於多層有機基板的嵌入式電容之製作過程容公式ε於光子.webp)
