摘要 隨著晶片製程和材料技術的進步，從微米的技術(Micro Meter,

摘要

隨著晶片製程和材料技術的進步，從微米的技術(Micro Meter, μm)發展至現 今的深次微米(Deep Sub Micro, DSM)、奈米(Nano Meter, nm)的時代，這樣的發 展趨勢使得金屬導線上的線寬日漸縮小，線段上所形成的電阻值也隨之增大，因 此電源傳遞的過程中所損耗的在線段上電壓值也隨之增加，加上現今晶片設計為 低功率的導向，為了滿足此導向必須使用更低的工作電壓，這導致了雜訊邊界 (Noise Margin)日漸狹隘，根據這種種因素，整個設計會很容易產生電源雜訊、

訊號完整性等問題，所以在現今的晶片設計中，必須能提供一個高品質的電源系 統，一個具有高品質的電源系統，必須能防止產生電源雜訊的問題並且能增加其 訊號線繞線的可繞性。

本論文在實體設計的電源/接地繞線中提出一個階層式四分格電源系統 (Hierarchical Quad-Grid Power System)，其整個系統可分為三個部份，第一部份 為階層式四分格電源拓墣規劃(Hierarchical Quad-Grid Power Topology Planner, HQPT)，此拓墣規劃其有效率的使用電源線線段資源，增加訊號線的可繞性，第 二 部 份 為 階 層 式 四 分 格 電 源 電 路 分 析(Hierarchical Quad-Grid Power Circuit Analysis, HQPCA)，此電路分析能快速且正確的分析出電源電路上的每個節點的 電壓值即每條分支電源線段上的電流值，第三部份為電源線資源配置，此部份是 為了能有效率的使用電源線資源，來解決電源雜訊的問題，由實驗結果可得知，

針對數個不同的測試檔都利用本論文所提出的方法完成其電源繞線後，所消耗的 電源線面積是有效率的且能解決電源雜訊等訊號完整性的問題。

Abstract

As the chip manufacture procedure and the material technology advances from micrometer (μm) to nanometer, the wire width in a power network has been decreasing and the resistance of the wires becomes greater. The voltage loss caused by delivering current on these wires also increases. On the other hand, the concept of low power design is the main stream of developing new chips and low voltage design has been applied to fulfill this trend. However, it makes the noise margin of a defined voltage to become narrower and narrower so that the whole design easily generates the signal integrity problem. To design a correct chip, a high quality power source must be provided to have the ability of preventing the generation of power noise and increasing routability of the signal routing nets.

This thesis addresses a hierarchical quad-grid power system, HQGP for the physical design of a power/ground routing net. The HQGP system includes three main parts. The first part is a hierarchical quad-grid power topology planner, HQPT. This planner can efficiently use the wire resource of power net to supply sufficient current for current blocks. The second part is a hierarchical quad-grid power circuit analysis, HQPCA. It can accurately and quickly analyzes the voltage of every node and the current of every branch in the power network. The third part is to assign the size of all the power lines to guarantee to release IR-drop noise. The experimental results show that our thesis can obtain 23% ~ 68% improvement on total wiring area than power grids by wire sizing method for the tested examples.

誌 謝

此篇論文能夠順利完成，要特別感謝指導教授顏金泰博士辛勤的指導，無論 在學業上或是生活上都給我非常大的幫助，使得我在學識的增長以及研究方法的 精進上有很大的進步，此外還要特別感謝陳永源博士在兩年研究過程中的協助與 指導，使我受益良多。

感謝求學過程中陪我一起走過兩年的同學-鎧平、姿雅、育政、勝茂、昆龍、

世軒、雲斌、堯弘、衍毅、士棻；學長姐-順華、昭宏、祥智、彥翔、佳芳、逢 銘、正中、政曄、昆鋒以及學弟-岳峰、柏毅、昆鳴、明欽、立文、昭松、尚宇，

他們不論在課業上或是生活上都給予我莫大的協助與鼓勵。

最後要感謝家人吳爸爸、吳媽媽、雅真一家人、嘉銘夫婦和另外特別感謝玉 萍無悔的陪我渡過這壓力最大最忙碌的時刻，也因為有妳的支持與鼓勵才能讓我 熬過此些日子，讓我在求學過程中無後顧之憂，能夠專心的完成碩士學位。

謹將此篇論文獻給家人、師長、同學及朋友們，共同分享這得來不易的榮耀。

吳嘉偉 謹致 中華民國九十四年八月於新竹

目 錄

中文摘要 ...Ⅰ 英文摘要...Ⅱ 致謝...Ⅲ 目錄...Ⅳ 圖表目錄...Ⅵ 表格目錄...Ⅷ

第一章 簡介 ...1

第二章 近代電源系統...6

2.1 樹狀型態的電源拓墣...6

2.2 帶狀型態的電源拓墣...7

2.3 環狀型態的電源拓墣...9

2.4 網格型態的電源拓墣...11

第三章 研究動機與問題定義 ...14

3.1 相關研究 ...15

3.2 研究動機 ...18

3.3 問題定義 ...19

第四章 階層式四分格電源系統 ...24

4.1 四分格電源拓墣規劃...26

4.2 四分格電源系統的電路分析...30

4.2.1 分支電源線段的電流方向及電流名稱...32

4.2.2 四分格電源電路的電流方程式...35

4.3 電源線資源配置...42

第五章 實驗數據 ...51

第六章 結論與未來展望 ...53 參考文獻 ...54

圖 形 目 錄

圖1.1 前段設計流程圖(Front-End Flow)……..………..2

圖1.2 後段設計流程圖(Back-End Flow)………3

圖1.3 ITRS 提出未來工作電壓源、製程上閘極長度、晶片頻率和最大消耗功率 4 圖 1.4 Vt 和 Vcc 的演進………..4

圖 2.1 樹狀型態的電源拓墣………..………7

圖 2.2.1 列高為基礎的晶片設計……….8

圖 2.2.2 帶狀型態的電源拓墣………8

圖 2.3.1 電路區塊為基礎的設計(Cell-Base Design)……….10

圖 2.3.2 環狀型態的電源拓墣………..10

圖 2.4.1 網格型態的電源拓墣………11

圖 2.4.2 網格型態的電路電路圖………11

圖 2.4.3 樹狀型態的電源拓墣………12

圖 2.4.4 樹狀型態的電阻電路圖………12

圖 2.4.5 (a) 為單一線段……….12

圖 2.4.5 (b) 將單一線段利用樹狀型態組成………12

圖 2.4.5 (c) 將單一線段利用網格型態組成………12

圖 3.1.1 兩種不同線段寬度所代表的電阻值……….….15

圗 3.1.2 (a) 有三個電源接腳接小於 3 伏特，電壓衰退的程度高達 30%...16

圗 3.1.2(b) 所有電源接腳皆大於 3 伏特，電壓衰退的程度只有 4.5%...16

圖 3.1.3 階層式分析電源拓墣……….………..…16

圗 3.1.4 區域性的電源網格及參數………...17

圗 3.1.5 電源最佳化流程圖………...17

圗 3.2.1 完成一致性大小的電源拓墣……….……….18

圖 3.3.1 輸入電路的檔案圖形………..20

圖 3.3.2 雜訊邊界……….21

圖 3.3.3 分支線段不同寬度時產生的角落現象……….22

圖 3.3.4 輸出電路的檔案圖形………..23

圖 4 階層式四方格電源系統……….………24

圖 4.1.1 一致性大小的網狀電源拓墣………….………26

圖4.1.2 四方格電源拓墣程式流程圖…………..………27

圖 4.1.3 四方格的電源拓墣………28

圖 4.1.4 四方格電源拓樸樹………28

圖 4.2.1 電阻計算公式………30

圖 4.2.2 四方格電源系統電路分析流程圖………31

圖 4.2.3 決定電流方向………32

圖 4.2.4 給予特定電流名稱變數………33

圖 4.2.5 克西荷夫電流定律………34

圖 4.2.6 完成四方格電源電路上的分支電流方向及電流名稱………34

圖 4.2.7 四方格電源拓墣電路上需求電流源………36

圖 4.2.8 環狀電流數學方程式………37

圖 4.2.9 定義電流方向的起始端和結束端………38

圖 4.2.10 電源格電流數學方程式之建立步驟………39

圖 4.2.11 電源格電流數學方程式………39

圖 4.2.12 四方格電源拓墣電路分析之演算法………40

圖 4.3.1 提升電壓/降低電流演算法之輸入檔案圖形………43

圖 4.3.2 電源線資源配置流程圖………..44

圖 4.3.3 等比例的提升節點電壓圖………45

圖 4.3.4 降低及提升電流密度的關係圖………46

圖 4.3.5 電源線資源配置圖………50

表 格 目 錄

表 1. 連接線的參數………31

表 5.1 測試檔列表………..51

表 5.2 測試檔參數………..51

表5.3 實驗數據………52

第一章 簡介

近年來，隨著晶片製程和材料技術的進步，從微米的技術(Micro Meter,μm) 發展到現今的深次微米(Deep Sub Micro, DSM)、奈米(Nano Meter, nm)的時代，

這樣的發展趨勢將使得晶片設計(IC Design、Chip Design)的電路複雜度愈來愈複 雜，就單一晶片而言，其電路複雜度已高達數萬顆邏輯閘(Million Gate Counts)、

數十萬個電晶體的大小，也因此單位晶片內所能包含的電路將會愈來愈複雜,功 能相對的也會愈來愈強大。以鑑於此,勢必將使得晶片設計邁向所謂的系統晶片 設計(System on Chip, SoC) 。整個系統的所有功能可望規劃在同一顆晶片內來實 現，但相對的，系統晶片的複雜度已經遠遠的超過人工可以設計及規劃，再加上 有產品上市時間的壓力(Time To Market) 。所以必須經由計算機輔助設計的軟體 也稱之為電子設計自動化(Computer Aided Design, CAD or Electronics Design Automation, EDA)達到降低晶片設計流程上時間壓力和解決電路日益複雜的問 題。

電 子 設 計 自 動 化 的 流 程 可 分 為 前 段 設 計(Front-End Design)及後段設計 (Back-End Design)也稱之為實體設計(Physical Design)，前段設計著重於系統架構 的訂定、暫存器轉移/邏輯層次(Register Transfer Level, RTL)、邏輯合成(Logic Synthesis) 及功能性的驗證等等…，如圖 1.1 為前段設計流程圖。而後段設計則 包 含 有 版 面 規 劃(Floorplan) 、電路區塊擺置(Placement)、 電 路 接 腳 配 置(Pin Assignment)、電源/接地繞線(Power/Ground Routing)及自動化繞線(Routing)等等 步驟，如圖1.2 為後段設計流程圖。在晶片設計中只要隨著前段設計流程和後段 設計流程能夠讓晶片設計者有個規則可以依循,更快速的完成整個設計，並且加 快整個設計產品上市時間。

Behavior Level 訂定系統架構

Register Transfer Level 硬體描述語言

Gate Level 邏輯電路合成

使用Verilog ,VHDL

邏輯合成(Logic Synthesis) 技術映對(Technology Mapping)

圖1.1 前段設計流程圖(Front-End Flow)

在實體設計流程中，每個步驟都有其主要考慮的重點。在板面規劃階段,主 要是考慮到如何去規劃單位晶片內每個電路區塊的擺放位置以獲得最小的晶片 面積；而在電路區塊的擺置，則是將版面規劃中的每個電路區塊如實的擺入真實 的邏輯電路並且決定了接腳的分配、接腳的位置並且必須考慮到訊號線繞線的可 繞性(Routability)及時間的限制(Timing Constraint)，而訊號線繞線階段則需考慮 接腳(pin)之間的連接,一般來說,使其連接線段是最短的，讓內部連接傳遞延遲

（Interconnection Delay）變小，藉以提昇晶片效能，並且要能讓訊號線繞線完成 可繞性的要求。

在早期的實體設計中，電源/接地 繞線是不被重視的，因為早期的電路設 計都是著重於晶片面積的大小，面積往往決定了整個晶片設計的價格、設計成 本 ， 在 要 求 成 本 壓 低(Cost Down) 的 年 代 並 不 注 重 電 源 功 率 的 消 耗 (Energy Dissipation)，所以都是使用較大的電源準位，但是，隨著可攜式的電子產品的興 盛，低功率的晶片設計(Low Power Driven Design)已漸漸成為現今最主要的議 題。為了達到低功率的要求，其晶片內的工作電壓源(Power Supply)當然也必須 跟著下降，如圖1.3。這會使得訊號的雜訊邊界(Noise Margin)變的越來越近、越 來越小。如圖1.4，顯示出工作電壓源和電晶體轉換電壓(Threshold Voltage)之間

都逐漸的變窄，這會使得整個電路上所需要的工作電壓逐漸下降，整個設計就會 達到低電源導向的設計，也因為如此，金屬導線上的電阻值和金屬導線的寬度成 反比，也因為金屬線段上的電阻值的變大(Resistance Value)，使得電壓上的傳遞 電壓差( V△ )和雜訊邊界的變小,如下式(1-1) 。而整個電壓的提供上就越容易產

Floorplan 版面規劃

Placement/Pin Assignment 電路區塊擺置/接腳分配

Power/Ground Routing 電源/接地 繞線

Signal Routing 訊號線繞線 Floorplan

版面規劃

Placement/Pin Assignment 電路區塊擺置/接腳分配

Power/Ground Routing 電源/接地 繞線

Signal Routing 訊號線繞線

圖1.2 後段設計流程圖(Back-End Flow)

生所謂的電源雜訊(Power Noise)，電源雜訊會衍生出訊號完整性、效能、和功能 上的不正確性等 …問題。因此在現今的晶片設計中，能夠提供一個好的電源品 質是扮演著非常重要的角色。

現今的電源拓墣規劃(Power Topology Planner)著重於網格型態的電源拓墣 (Fully-Mesh Type Power Topology)，利用ㄧ致大小的電源格(Power Grid)，而這個 方 法 可 以 解 決 電 源 雜 訊 下 的 電 壓 衰 減(Voltage Drop) 並 且 考 慮 到 電 子 漂 移 (Electronmigration)所產生可靠度的問題。但是，因為使用完全網格型態的電源拓 墣或稱之為電源格(Power Grid)的方式會過度的浪費繞線的面積並且會降低晶片 可繞性，所以本篇論文提出階層式四分格電源拓璞(Hierarchical Quad Grids Power Topology)，使用不一致性的網狀格子，四分格網狀電源拓墣(Quad-Grids)方法作

其電壓衰減和電子漂移的問題。這裡我們使用自己發展出來的電路分析工具

圖1.3: ITRS 提出未來工作電壓源、製程上閘極長度、晶片頻率 和最大消耗功率

(Circuit Analysis Tool)，這個電路分析工具只符合本篇論文所提出的特殊拓樸的 電路，如果使用階層式四分格網狀電源拓璞方法，可以大大的降低繞線的面積、

提高整個晶片的可繞性。

圖1.4: Vt 和 Vcc 的演進。

Δ V = I * R ; Θ R ↓ , ∴ Δ V ↓

本篇論文所提出的階層式四分格網狀電源拓璞，可以有效率的利用電源繞線 資源並且增加晶片可繞性。電源線寬最佳化(Power Wire Sizing Optimization)，可 以解決掉電壓衰減的問題，能確保電路上功能的正確性。在可靠度方面，可以解 決電子漂移的現象，增加可靠度，所以就更能確保整個電源供應上的品質和產品 的可靠度。加上前面所提及的電路分析工具，可以快速的分析出本論文所提出的 四分格電源拓墣電路。實驗結果顯示,這將會遠比使用一般的電路模擬工具來的 快速，節省設計時間及產品上市時間的壓力。

本篇論文的架構在接下來的章節中，第二章將介紹現行的電源系統(Modern Power System)，第三章說明提出本論文方法的動機及問題描述(Motivation and Problem Formulation)，第四章是介紹本論文的方法，第五章將實驗數據，第六章 是結論與未來展望。

第二章 近代電源系統

因為可攜性電子產品的興盛，對於電源功率上的要求都是走向低功率的電 路設計(Low Power Design)，降低工作電壓源會使得設計者更加容易的達到低功 率的設計，但也因為如此，使得訊號雜訊邊界越來越窄。在加上製程技術上的進 步，使得單位線段代表的電阻值也成比例的增大，這些種種的因素，產生了訊號 完整性、效能變差、功能上的非正確性等 …問題，這讓實體設計中的電源佈局 系統更為重要,也顯得更加困難。在這個章節中將探討近代的電源佈局系統型態 及電源拓墣上的演進。

2.1 樹狀型態的電源拓墣 (Tree-Type Power Topology)

早期的晶片設計其電路複雜度不是很高，加上當時的製程技術無法提供多層 的金屬導線(Metal Layers)，只有單層的金屬導線提供訊號線繞線(Signal Net Routing)、時脈繞線(Clock Net Routing)及電源繞線(Power Net Routing)，而當時 的晶片設計以減小晶片面積為導向，以降低設計的成本為第一優先，所以對於電 源功率上的消耗並無太大的重視，以至於設計電路中使用的工作電壓源屬於較高 的電壓準位，所以雜訊邊界相當的寬大，並不容易產生訊號干擾的現象，訊號完 整性、功能上的非正確性等等…問題。

在不注重電源功率消耗、訊號雜訊邊界寬廣並在沒有多餘金屬導線層提供 電源繞線，且不容易產生訊號干擾的現象，所以當時的電源拓墣使用樹狀型態的 方式來完成整個設計的電源系統[1]，如圖 2.1。

以現今晶片設計的電路複雜度、電源功率上的要求、訊號邊界變窄等等需求 並且製程技術上已能提供多層的金屬導線來完成所有種類的繞線，樹狀型態的電 源拓墣不足以符合現今的晶片設計，因為樹狀型態的電源拓墣，其連線關係猶如

圖2.1 樹狀型態的電源拓墣

電路上的電阻串連效應，這只會使得線段上所代表的電阻值愈大，如公式(1-1)，

當電阻值上升，會使得電流在傳遞中衰減，而產生了所謂的電壓衰退的現象，這 會使得電路衍生出訊號完整性和功能上的非正確性等等電源雜訊的問題，因此，

樹狀型態的電源拓墣不符合時宜的有下面幾點:

z 電路複雜度過高且因應低功率的需求，導致訊號雜訊邊界變窄，使用樹 狀型態會使得電路容易的產生電壓衰退的現象產生。

z 製程技術的進步，已能提供多層金屬導線，就電源/接地 繞線皆可以獨 自使用單一層的金屬導線。

2.2 帶狀型態的電源拓墣(Strip-Type Power Topology)

在2.1 節中，介紹了樹狀型態的電源拓墣，已不符合當今晶片設計的需求，

隨著製程技術的進步和電路複雜度日益增高已不是單一設計團隊所能負荷，導致 在設計觀念上有了重覆使用想法(Design Reuse)，進而發展標準細胞元件庫 (Standard Cell Library)，而所謂的標準細胞元件庫，就是每個細胞就是一個基本 的電路，但其電路的高度必須是一致的，形成了以列高為基礎的晶片設計

(Row-Base Design)，如圖 2.2.1。由圖 2.2.1 可以看出每個細胞都是相同高度的，

這也稱之為以列高為基礎的晶片設計，這種以標準細胞元件庫的設計方式，其電 源拓墣是利用帶狀電源拓墣的方式來完成整個電源繞線，如圖2.2.2，圖 2.2.2 中 紅色線段則是電源繞線，藍色線段即是接地繞線，是利用以此標準細胞元件庫電 路都是相同高度的設計，在每個細胞電路的區塊中，只需要向上或是向下就可以 容易的連接到電源/接地的線段，是相當清楚且容易的電源拓墣設計方式。

以現今晶片設計邁向系統晶片等電路複雜度如此的龐大，使用標準函式庫的 設 計 方 法 是 不 足 以 負 荷 當 今 的 晶 片 設 計 ， 加 上 有 了 矽 智 財 的 發 展(Silicon Intellectual Property, SIP)，要求每個矽智財的高度幾乎要相等的可能性似乎不大，

D C B A

G C F A

D C B E

D H I A

D C B

A B C D

A

G C F

A F C G

A

D C B

E B C D

E

D H I

A I H D

A

D C B A

G C F A

D C B E

D H I A

D C B

A B C D

A

G C F

A F C G

A

D C B

E B C D

E

D H I

A I H D

A

圖 2.2.1 列高為基礎的晶片設計 圖 2.2.2 帶狀型態的電源拓墣

所謂的矽智財，就是利用基本的電路邏輯閘設計出一個特殊目的或是基本運算電 路 ， 如 專 門 處 理 數 位 訊 號 運 算(DSP) 、 數 位 轉 類 比 或 是 類 比 轉 數 位 電 路 (Analog/Digital or Digital/Analog)、傳輸介面(RS-232)…等等，而矽智財也就是電 路 區 塊(Cell Block) ， 矽 智 財 有 其 兩 種 設 計 方 式 ， 一 為 全 製 程 方 式 設 計 (Fully-Custom Design)出電路佈局(Layout)或是利用硬體描述語言設計出其電路 區塊功能，在經過實體設計流程，而有了電路佈局，所以其功率消耗、效能以及 面積都已經確定，不能做任何改變，所以稱之為硬矽智財(Hard SiP)，二為半製

程 方 式 設 計(Semi-Custom Design) 出 硬 體 描 述 語 言 (Hardware Description Languages, HDLs)，尚未經過實体設計流程，只用硬體描述語言，描述其行為，

所以對於電路區塊的外觀和區塊內的電路都還未經確定。使用者可以根據設計需 求(Design Specification)更改軟矽智財硬體描述語言的內容,去達到設計的需求,所 以稱之為軟矽智財(Soft SiP)，兩種不同形式的矽智財，也發展出所謂的電路區塊 為基礎的設計方法(Cell-Base Design)，簡單來說，利用標準細胞元件庫來設計日 趨複雜且龐大的電路，是不合時宜的，但是現今仍有許多矽智財的電路是使用標 準細胞元件庫來完成的，所以在很多矽智財裡面的電源繞線還是使用其帶狀型態 的電源拓墣。

2.3 環狀型態的電源拓墣(Ring-Type Power Topology)

在前兩個小節分別以介紹了樹狀及帶狀的電源拓墣，也能清楚的了解到樹狀 型態的電源拓墣不足以負荷當今系統晶片設計的需求而標準細胞元件庫只能用 於發展矽智財的設計。當有了矽智財的設計概念，進而發展出以電路區塊為基礎 的設計方法(Cell-Base Design)，這使得晶片設計能在單一晶片中包含更龐大的電 路、功能更加強大，能更快速的邁入系統晶片的願景。

所謂電路區塊就是矽智財的電路，而電路區塊為基礎的設計就是利用各各不 同功能、特性的電路區塊作整合、設計等等動作來完成想要的功能，如圖2.3.1。

就是一個利用矽智財的電路區塊來完成的設計，裡面用到了所謂的數位訊號處理 器、記憶體、傳輸介面及類比轉數位等電路區塊。

要完成電路區塊為基礎設計的電源佈局，使用的是環狀型態的電源拓墣，而 這個環狀型態電源拓墣必須要結合樹狀型態電源拓墣來完成整個電源佈局，如圖 2.3.2。由圖 2.3.2 可知再每個電路區塊外圍都有一個電源環(Power Ring)，再利用 樹狀型態的電源繞線將每的電路區塊作連接，在這個設計中，加入了電源環是有 其原因。其一因為每個電路區塊內部也可能需要與電源端作連線的動作，所以在

每個電路區塊的外圍加入電源環，可以減少電源連線的距離，以防止產生電源衰 退的問題產生，其二為每個電路區塊的特性都不盡相同，利如有類比特性的區塊 較受訊號的干擾、雜訊干擾等等問題，在此區塊外圍加入電源環，可以有效的阻 止雜訊干擾等問題的發生。

Mem RS-232

DSP A/D

Mem RS-232

DSP A/D

圖2.3.1 電路區塊為基礎的設計(Cell-Base Design)

但是，在現今的製程技術上，線段的寬度已經變得愈來愈窄，導致線段所代 表的電阻值會成比例的增大，以及雜訊邊界也會相對變得更狹隘，這樣會使得環 狀型態的電源拓墣很容易的產生所謂電壓衰退的問題。

Mem RS-232

ARM A/D

Mem RS-232

ARM A/D

圖2.3.2 環狀型態的電源拓墣

2.4 網格型態的電源拓墣(Fully Mesh-Type Power Topology)

由於製程技術的進步，使得線段寬度日益縮減，這使得代表線段上的電阻值 也成比例的一直增加，加上以低功率為導向的設計，使得工作電壓源成指數的比 例在下降，才能達成所謂低功率的設計。但這也使得雜訊邊界變的狹小，讓電路 容易產生電壓衰退的問題。在前三小節分別都介紹了樹狀型態、帶狀型態以及環 狀型態的電源拓墣，都無法有效解決電壓衰退的問題。

在[2-6]中提出，電源佈局上由最早期的樹狀型態演進到至今網格型態的電源 拓墣，如圖2.4.1，使用其一致性大小的電源格(Uniform Power Grid)，除了製程 技術上的進步以外，其最大的目的都是為了解決掉電壓衰退的問題。因為網格型 態作為電源拓墣，猶如每個線段上所代表的電阻值會是並聯的效應，如圖2.4.2，

這使得在傳輸路徑上的總電阻值愈小，消耗在線段上的電流也隨之愈小，也就不 容易產生有電壓衰退的問題。

A B

C

D

E F

A B

C

D

E F

R R R R

R

R R R

R R

R R R R R

R R

R R R

R R R

R R

R R R

R R R

R R

R R

R

R R

R

R

R R R R

R

R R R

R R

R R R R R

R R

R R R

R R R

R R

R R R

R R R

R R

R R

R

R R

R

R

+

-

-

+

-

-

+

-

-

+

-

-

圖2.4.1 網格型態的電源拓墣 圖 2.4.2 網格型態的電路電路圖

在[3]中使用樹狀型態的電源拓墣，如圖 2.4.3，所形成的樹狀型態的電阻電 路圖，如圖 2.4.4，樹狀型態的電源拓墣其電源線猶如電阻串聯的形式產生，這

只會讓此電源連線線段的電阻值增大，更加容易引發電壓衰退的問題，如下式 2-1 及 2-2，假設其每個線段所代表的電阻值，如圖 2.4.3 中皆為單一個 R 值，B 端點的電阻值會比 A 端點的電阻值高出 3 倍的電阻值，根據歐姆定律，當電阻 值上升，電壓值也會隨之上升，由此可以發現B 端點所接受到的電壓會比 A 端 點的電壓低了許多，這會使得B 端點會有電壓衰退的問題產生。

PAD

A

B

PAD

A

B

圖2.4.3 樹狀型態的電源拓墣 圖 2.4.4 樹狀型態的電阻電路圖

線段所代表的電阻值 線段的電流

之間的電位差 到

A : R , A

: I ;

A Pad : V ;

A A

2

Pad2A 2

A A A Pad

A Pad A Pad

R I V

V V V

•

= Δ

Δ

−

=

Δ (2-1)

線段的電流

線段所代表的電阻值 之間的電位差 到

B : I ;

B : R

; 3

B Pad : V ;

B 2

B Pad2B 2

B B B Pad B

B Pad B

Pad

R I V

R R R R R

V V

V

•

= Δ

= + +

=

Δ

−

= Δ

(2-2)

A

B A

B

R

R A

R B R

R

R R

R A

R B R

R

R A

B R

R A

B (a)

(b) (c)

圖2.4.5 (a)為單一線段 (b)將單一線段利用樹狀型態組成

由圖2.4.5 為例子，說明為何網格型態的電源拓墣能解決電壓衰退的問題，

而樹狀型態卻無法解決這個電源雜訊中最為重要的問題。圖 2.4.5 (a) 是由兩個 接腳A 和 B 做連線的動作，如果此連線是由圖 2.4.5 (b)樹狀型態的方式達成連線 的關係，猶如是串連電路的方式來模擬此連線關係，而圖2.4.5 (c)則是利用網格 的形式來完成連線。假設圖2.4.5 中每個電阻值都是相等的，那圖(b)(c)中總電阻 值分別為Rb 、Rc等數學名稱，其總電阻的計算方法如式子(2-3):

R 2 //

2 ) //(

) (

2

=

= + +

=

= +

=

R R R R R R R

R R R R

c

b (2-3)

由式子(2-3)可以看出其樹狀型態的總電阻值為 2R，網格型態的總電阻值為 R，樹狀型態的總電阻值為網格型態的兩倍，由此可以得知，網格型態的電阻值 是成並聯的效應，所以產生的總電阻值較小，因此在線路傳輸時所消耗的電流也 相對的較小，反之，樹狀型態的電阻是串連的效應，產生的總電阻值則會增加，

相對的也代表了在傳輸時會被線段所消耗掉較多的電流，使得電路容易的產生電 壓衰退的問題，所以現今的設計中，在雜訊邊界日漸狹隘中如果使用樹狀型態的 電源拓墣是很容易的產生電壓衰退的問題，這也是為何現今的設計都是使用網格 型態的方式當做電源拓墣的最大原因。

第三章 研究動機和問題定義

在第二章介紹了電源拓墣上演進，由最早期的樹狀型態演進到網狀型態的電 源拓墣，都是為了因應製程技術上的進步和雜訊邊界變窄的改變，所產生電源衰 退的問題，其實電源雜訊問題並不是單單只有電源衰退的問題，還有電子漂移的 問題，而電子漂移將會影響到設計的可靠度。總而言之，電源佈局系統在今日的 設計流程中佔了很重要的地位，而會產生的電源雜訊有下面兩種:

z 電壓衰退 (Voltage IR-Drop) z 電子漂移 (Electro-Migration)

電壓衰退的現象，是因為其線段寬度變窄，使得線段電阻值上升，導致電流 消耗在線段上的電壓降增加，再加上現今的設計所需的工作電壓源日漸縮小。這 些因素會讓訊號在傳遞時，陷入雜訊邊界的未知區，導致電路的非正確性。

電子漂移的現象，則是因為線段寬度變窄，而線段厚度不變，導致單位線段 上的電流密度過高(Current Density)，所產生的效應。電子漂流效應會使得電路在 長時間的使用上發生可靠度的問題。因為當線段上的電流密度過高，會使得金屬 材質的線段上產生金屬疲乏的問題，當線段產生金屬疲乏會容易的發生線段斷路 的問題，無法完成連線的動作，導致電路不能正常運作。

由於現今的電源拓墣都著重於網狀型態的電源拓墣，但是網狀型態都是使用 ㄧ致性大小的電源格來完成電源拓墣(Uniform Power Gird)的分佈，使其電路分析 相當複雜且龐大。而在網狀型態中要如何解決電壓衰退及電子漂移等問題，在 3.1 節中，來探討相關研究中如何在網狀型態的電源拓墣中解決了電源雜訊及如 何快速的分析、處理其網狀型態產生的大量且高複雜度資料。在探討相關研究 後，在3.2 節中，針對其相關研究中有何缺失且針對那些無效率的分析方法來加 以改進，以符合現今晶片設計的總總要求。在3.3 節中，將對本論文提出的方法 做問題的描述。

3.1 相關研究

在電源拓墣佈局中，除了可以利用電源拓墣的方式可以解決電壓衰退的問題 以外，在[2]中提出四種方式來解決電源雜訊等問題，其方法如下:

z 電源拓墣的選擇 (Topology Selection) z 電源線線寬的改變 (Wire Sizing)

z 去偶合電容的插入與擺置 (Adding Decouple Capacitor) z 最佳化的接腳及腳位的擺置 (Optimal pin/pad Assignment)

在電源拓墣的選擇方法中，如本論文第二章的所述，現今晶片設計幾乎是 網狀型態的電源拓墣，使用ㄧ致性大小的電源格來降低其線段上的電阻值，其觀 念猶如電阻並聯的效應所產生的總電阻值會遠小於電阻串聯的效應，以降低線段 上所消耗的電流，防止產生電源衰退的問題產生。電源線線寬的改變確切也能使 得線段上的電阻值下降或上升。如圖 3.1.1，根據歐姆定律，其線段長度為相同 時，當線段寬度上升時，會使得線段的電阻值呈比例的下降。

Width

Length Width

Length

Width Length Width Length

μ ρ ρ μ

ρ ω ρ

μ μ

5 . 4 2

10

10

, 4

=

•

=

•

=

•

=

=

=

m m Width Length R

m Length

m Width

λ

μ ρ ρ μ

ρ ω ρ

μ μ

5 2

10

10 ,

2

=

•

=

•

=

•

=

=

=

m m Width Length R

m Length

m Width

λ

Width Wire

: ; Length Wire

: ; Resistor -

Metal

: ω

ρ λ

圖3.1.1 兩種不同線段寬度所代表的電阻值

如圖3.1.1 可以看出當線段寬度縮小兩倍時，其電阻值的大小也會隨之成長 兩倍，所以也可以利用線段寬度上的改變來解決電壓衰退的問題。

在[8][10]，如圖 3.1.2 所示，在相同的版面規劃中，接腳和腳位上的重新擺 置後，的確會使得電源衰退的現象得到改善。如圖3.1.2 (a)的版面規劃和腳位擺

置中所得到的電壓衰退會高達百分之三十，但在圖3.1.2 (b)中的電源衰退的程度 只有百分之四點五。由此可得知利用接腳和腳位重新擺置，著實改良其電壓衰退 的問題。

SM1

SM2 HM1

HM2 HM3

3.3V

3.2V 3.2V 3.15V

(b)

SM1

SM2 HM1

HM2 HM3

3.3V

3.1V 3.2V

2.3V 2.89V

2.9V

(a)

SM1

SM2 HM1

HM2 HM3

3.3V

3.2V 3.2V 3.15V

(b)

SM1

SM2 HM1

HM2 HM3

3.3V SM1

SM2 HM1

HM2 HM3 SM1

SM2 HM1

HM2 HM3

3.3V

3.1V 3.2V3.2V

2.3V

2.3V 2.89V2.89V 2.9V

2.9V

(a)

圖3.1.2 電源腳位和接腳的擺置 (a) 有三個電源接腳接小於 3 伏特，電壓衰退 的程度高達30% (b) 所有電源接腳皆大於 3 伏特，電壓衰退的程度只有 4.5%。

再介紹上述的四種方法來解決電源雜訊的問題後，必須分析網狀型態的電 源拓墣中如何得知電壓、電流等等數據，在[9]這篇論文中，提出了巨集模組方 法(MacroModel Approach, MMA)的方法來快速的分析出在網狀型態的電源拓墣 中 電 壓 、 電 流 等 數 據 。 利 用 其 巨 集 模 組 的 觀 念 ， 形 成 階 層 式 的 分 析 分 法 (Hierarchical Analysis Methodology)，如圖 3.1.3。

(a) 階層式的分析分法

(b) 巨集模組方法 (MacroModel Approach) (a) 階層式的分析分法

(b) 巨集模組方法 (MacroModel Approach)

圖3.1.3 階層式分析電源拓墣

網狀型態的電源拓墣分析是相當困難，其電源拓墣是相當複雜且龐大的ㄧ個 電路佈局。如果直接分析，對於每個電源網格都必須去做分析，會浪費很多不必 要的時間，相對時間複雜度會提高許多，這樣不符合現今晶片設計上的產品上市 壓力。所以在[9]中提出了階層式的方法，將整個電源網格，也稱之為整體性的 電源網格(Global Power Grid)切割成數個較小且計算複雜度不高的電源網格的方 式，也稱之為區域性的電源網格(Local Grid)，如圖 3.1.3 (a)所示。再利用其修改 節 點 方 析 演 算 法(Modified Nodal Analysis, MNA)來建立、取得其參數矩陣 (Parameter Matrix) 。如圖 3.1.4，取得 A、S 等參數，最後再將數個區域性的電 源網格的參數整合在一起，形成整體性的電源網格。再做其電流、電壓的分析。

A

S I

V

流源向量 連接端點和節點上的電

格的電流 流經區域和整體電源網

端點電壓向量 端點電導距陣

: :

: :

S I V

A

S AV I

A

S I

V

A

S I

V

流源向量 連接端點和節點上的電

格的電流 流經區域和整體電源網

端點電壓向量 端點電導距陣

: :

: :

S I V

A

S AV I

圖3.1.4 區域性的電源網格及參數

當能分析此複雜且龐大的電源網格後，在[11]的論文中，提出了利用等效電 路的方式，來分析電源/接地 網路電路並且利用線寬的改變來解決電源雜訊的問 題。這篇論文所提出的在兩種不同象限、步驟中分別處理電壓衰退和電子漂移等 等的問題，如圖3.1.5 為此論文的演算法。此論文利用其等效電路的觀念來將且 複雜且龐大的電路做化簡、減少其電路複雜度，再利用循序線性規劃演算法 (Sequence Linear Programming, SLP)來完成兩個步驟。第一個步驟為 P-V，先將 電流源視為常數，針對節點上的電壓做處理;第二個步驟是將電壓視為常數，對 線段上的電流做計算。兩個步驟進入迴圈不斷調整計算直到符合了目的函數 (Cost Function) 。而此目的函數為其整個電源拓墣上所需要最少的電源線面積，

Compute the initial Solution for G.

Build the equivalent Network Ge.

Construct all the constraints for P-V problem assuming branch currents are constant.

Construct all the constraints for P-I problem assuming node voltage are constant.

Solve SLP problems P-V

Solve SLP problems P-I

Is the difference Between iterations Small enough?

No

Back solve the solution for original network G

Yes Compute the initial

Solution for G.

Build the equivalent Network Ge.

Construct all the constraints for P-V problem assuming branch currents are constant.

Construct all the constraints for P-I problem assuming node voltage are constant.

Solve SLP problems P-V

Solve SLP problems P-I

Is the difference Between iterations Small enough?

No No

Back solve the solution for original network G

Yes

圖3.1.5 電源最佳化流程圖 3.2 研究動機

在探討完相關研究後，不難發現，利用ㄧ致性大小的網狀電源拓墣，其困難 度、缺點如下:

z 使用ㄧ致性大小的網狀電源拓墣，電路複雜度高，分析相當困難，

即使使用巨集模組的演算法來簡化分析網狀型態的電源拓墣，會隨 著電路的複雜度增大，時間複雜度也成比例的增大。

z 因為使用ㄧ致性大小的網狀型態電源拓墣，為了能解決電源雜訊等 問題，會使得時間複雜度相當高。

z 使用其ㄧ致性大小的網狀電源拓墣，會浪費其電源線段的面積。

所以，可以發現使用ㄧ致性大小的網狀電源拓墣，會有分析困難。為了解決 電源雜訊問題，使得時間複雜度增加，最後又加上不能有效率的完成電源線繞 線，浪費電源繞線面積。如圖3.2.1，可以顯示，當電源接腳(Power Pins)集中在 左下角，但是在使用ㄧ致性大小的網狀電源拓墣後，可以發現其右半邊似乎不需 要那麼高密度的電源線，這樣是很沒有效率且又浪費此繞線資源。

A B C

D

E F

A B

C

D

E F

(a) 電源腳位密集於左下角 (b) ㄧ 致性大小的網狀電源拓墣

A B

C

D

E F

A B

C

D

E F

A B

C

D

E F

A B

C

D

E F

A B

C

D

E F

(a) 電源腳位密集於左下角 (b) ㄧ 致性大小的網狀電源拓墣

圖 3.2.1 完成一致性大小的電源拓墣

當使用ㄧ致性大小的網狀電源拓墣，如何決定出電源格的數目，確切是 一個難題，太過稀疏的電源格，所形成的電源拓墣，其電阻並聯效應並不明顯，

會容易產生有電壓衰退的問題，但是太過密集的電源格，的確會使得電阻並聯的 效應更明顯，且又有分析上所需要付出的時間複雜度。有鑑於此，在第四章會介 紹本論文所提出的電源拓墣上如何規劃一個不浪費繞線資源又可以快速的分析 整個電源拓墣。

3.3 問題定義

本論文的目標是完成一個不會浪費多餘的繞線資源、有效率的使用繞線資源 並且使得在分析整個電源拓墣時，是可以很快速且精準的。在之前的研究都是著 重於一致性大小的網狀型態的電源拓墣，並在此電源拓墣中使用電源線線寬的改 變來解決電源雜訊的問題，但猶如上一節所述，一致性大小的網狀拓墣是很無效 率的使用繞線資源又使得電路分析上會產生相當高的複雜度。

所以本論文提出一個有效率的使用繞線資源且時間複雜度不高的電源繞線 系 統(Power Routing System) ， 此 系 統 稱 之 為 階 層 式 四 分 格 網 狀 電 源 系 統 (Hierarchical Quad-Grid Power System) 。此系統可分為下面三個階段:

z 四分格電源拓墣佈局(Quad-Grid Topology Planner).

z 四分格電源系統的電源分析 (Circuit Analysis for Quad-Grid Power System).

z 電源線資源配置(Power Wiring Resource Assignment).

當本論文要完成此電源系統時，必須讀入一已知的版面規劃(Floorplan)、電源腳 位的位置及工作電壓源(Power Pad Location and Voltage)、電源接腳的位置(Power Pin Location)以及每個電源接腳所需要的電流源[12] 。根據[12]的研究中提出，

每個細胞區塊中都可以利用ㄧ個電流源來模擬此區塊所需要的電流量，如圖 3.3.1 (a)，以下為符號定義:

G: 一個已知的版面規劃; G={N,B};

n: 電源腳位的數量;

N: 電源拓墣中電源線交點; N={1,…,5n+4};

B: 電源線交集後所產生的分支; B={1,…,8n+4};

Ii: 第 i 個分支上的電流，因為其分支有兩個節點，Ii1和Ii2; Vi: 第 i 個分支上的兩端節點電壓，Vi1和Vi2;

li: 第 i 個分支上的線段長度;

wi: 第 i 個分支上的線段寬度;

ρ: 電阻系數;

A B

C

D E

F G

A B

C

D E

F G

A B

C

D E

F G

圖3.3.1 輸入電路的檔案圖形

由上面的符號定義後，可以根據電阻的計算方式，可以得知每個分支線段上所代

表的電阻值為下式(3-1)所示:

i i

i

w

l Ii

Vi

R = Vi ¹ − ² =

•

而本論文是一個有效率的使用繞線資源，所以其目的函數(Object Function)為最 小面積的繞線資源，如式(3-2):

∑

∑

=

∈ 1 2

2

) , (

i i

i i B

i

i

i

V V

l w I

l I

V

f

(3-2)

但除了要符合這個目的函數以外，還有下面幾項在電源系統規劃上，必須要克服 的實體限制(Physical Constraints) :

z 電壓衰退限制 (Voltage IR-Drop Constraint) z 電子漂移限制 (Elector-Migration Constraint) z 最小線寬限制 (Minimum Width Constraint) z 相同寬度限制 (Equal-Width Constraint)

z 克西荷夫電流定律限制 (Kirchoff’s Current Law Constraint)

這幾項實體限制在電源系統上是一定要能符合的。也就是說，必須要能先能符合 這五項實體限制，在滿足這五項實體設計中求得最小的繞線面積，就是本論文的 目的函數，以下就分別說明這五項實體限制，為何在電源系統規劃上是必須要符 合的。

電壓衰退限制，為了確保整電路上功能的正確性及可靠的邏輯計算，所以必 須要有此限制，其計算電壓衰退是由電源腳位(Power Pad)上的工作電壓經由四分 格網狀的電源拓墣傳遞到電源拓墣中的每個電源接腳(Power Pin)，其中所衰退的 電壓差(Drop Volatage)，如式子(3-3)。

; on Voltage :

V V

Voltage

Pad Supply

V

V Drop

pad

−

= Δ

=

而Vi必須大於或是等於雜訊邊界的電壓最小值，如圖 3.3.2，其電壓衰退限制的 數學式子，如式子(3-4)。

NM

NM

V

V

0

Supply Voltage, V

NM

NM

V

V

0

Supply Voltage, V

圖3.3.2 雜訊邊界

Margin Noise

of Minimum Voltage

: V

V V

min min i ≥

(3-4)

電子漂移限制，為了電路、設計的可靠度，因為如果電路長時間的使用，電 路中的金屬導線線段上電流密度過高，容易產生金屬疲乏的現象。一但有此問 題，其金屬導線會有斷路的現象，造成設計的可靠度下降，所以必須要此限制，

其電子漂移限制的數學式子，如式(3-5)。

. thickness fixed

a layer with routing

a for constant physical

A :

: constraint density

Current

, thickness fixed

layer with routing

a

2 1

σ

σ ρ

σ = − ≤ • •

•

≤ _{i i i i}

i

w V V l

I For

(3-5)

最小線寬限制，其限制式為了製程上必須要符合的設計規則(Design Rule)，

是為了修正在製程上所產生的誤差，最小限寬限制的數學式子，如式(3-6)。

rules design in the

width minimum The

min :

min 2

1

w

V w V

l w I

i i

i i

i ≥

−

•

= ρ•

(3-6)

相同線寬限制，其限制是為了確保線段上不會產生有角落的情形(Corner)產 生。如圖 3.3.3，如果有產生此角落的現象，勢必會造成線段上角落的部分有過 高的電子聚集，會使得角落的地方產生過熱甚至會有斷路的現象發生，所以在電 源系統規劃中必須要避免此狀況產生，其相同線寬限制的數學式子如(3-7)。

Corner Corner

圖 3.3.3 分支線段不同寬度時產生的角落現象

ji j

j i

i i

j i

l I

V l

I V rewritten

w w Width

Equal

2 2 j1

i1 V

V

: constraint

= −

−

=

−

(3-7)

克西荷夫電流定律限制，是為了保持住電流恆等法則，其限制數學式子，如 式(3-8)。

} ,..., 1 { 0

) (

n j

node I

j B i

i

=

∑

∈ (3-8)

在介紹完電源系統上所必須符合的實體限制以及本論文的目的函數，其最終 的目標，是建立一個有效率的使用繞線資源的電源拓墣網路，並且能快速的分析 其電路特性，如圖3.3.4。

A B

C

D E

F G

A B

C

D E

F G

圖3.3.4 輸出電路的檔案圖形

第四章 階層式四分格電源系統

在介紹前兩章節中，不難發現，其電源拓墣上的規劃是很重要的，可以選擇 使用樹狀、帶狀甚至是現今的網狀型態的電源拓墣，但由於這幾種的電源拓墣，

都會有其問題，如樹狀型態不能解決掉電壓衰退的問題而網狀型態的電源拓墣雖 說可解決掉電壓衰退的問題，但卻需要其高的時間複雜度…等等問題，所以在這 個章節中，本論文提出了一個既有效率的使用繞線資源又能快速的分析其電路上 的電壓、電流參數。

本 論 文 所 提 出 階 層 式 四 分 格 電 源 系 統(Hierarchical Quad-Grid Power System)，此系統可分為下面三個階段:

z 四分格電源拓墣佈局(Quad-Grid Topology Planner).

z 四分格電源系統的電源分析 (Circuit Analysis for Quad-Grid Power System).

z 電源線資源配置(Power Wiring Resource Assignment).

來完成整個階層式四分格電源系統，如圖4，為階層式四分格電源系統的整體架 構流程圖，在4.1 節中，探討如何完成此四分格的電源拓墣，以及和資料結構的

LB-Compact Floorplan Initial Power Pad Assignment

Power Pin Location Power Pin Current Demand

Hierarchical Quad-Grid Power Topology Planner (HQPT)

Power Wiring Resource Assignment Hierarchical

Quad-Grid Power Circuit Analysis Tool

(HQPCA)

定義，4.2 節中，探討如何利用等電位的方法來完成這特殊四分格電源拓墣的電 路分析，而在最後一個章節4.3 節中，提出一個對於電源線資源配置的演算法，

來達到解決電源雜訊問題，並且符合其電源繞線上的實體限制。

4.1 四分格電源拓墣規劃 (Quad-Grid Topology Planner)

在這個階段中，是針對使用一致性大小的網狀電源拓墣做改進，如圖 4.1.1 可以看出，其電源接腳接集中於左下角，如果使用單一大小的電源格，使得右半 邊是似乎不需要那麼多的電源線，這樣是很浪費其電源線的繞線資源。

A B

C

D

E F

浪費其電源繞 線資源

A B

C

D

E F

A B

C

D

E F

浪費其電源繞 線資源

圖 4.1.1 一致性大小的網狀電源拓墣

因此提出四分格電源拓墣規劃，來解決其浪費電源線的繞線資源等缺失，其 方法步驟如下:

步驟一: 讀入一個向左向下壓的版面規劃(LB-Compact Floorplan)，G、電 源腳位及接腳的位置和每個電源接腳上所需求的電流源。

步驟二: 建立其最外圍、最大的電源環(Fringe Power Ring) 。

步驟三: 利用曼哈頓距離公式(Manhattan Distance Compute Formula)計算 其電源格中的中心點。

步驟四: 離中心點最為接近的電源接腳中，使用其符合最小線寬限制的電源 線，繞上其十字型的電源線(“+”-type Power Lines)，此步驟將 G 切 割成四個子電源格(Sub Power Grid)。

步驟五: 重複執行步驟三到步驟四，直到所有的電源接腳上都有十字型的電 源線。

步驟六: 當所有電源接腳上都有其十字型電源線，則完成了四分格的網狀電 源拓墣。

如圖4.1.2 為四分格電源拓墣的程式流程圖。

圖4.1.2 四分格電源拓墣程式流程圖

在建立四分格電源拓墣時，如圖4.1.3，將版面規劃平面 G 分割為四個電源 格，其電源格內的每個電源接腳上繞上十字型電源線符號為+1、 +2、+3、 +4 四 條電源線後，因為其+3的電源格內還有三個電源接腳未連接電源線，再進一步的 將+3此電源格分割成四個較小的電源格，則此四個電源格內只有兩個電源格內還 有電源接腳，在電源接腳上的十字型電源線的表示法為+32、+33，最後，還剩下 一個電源接腳，其電源接腳上的十字型電源線的表示法為+334，就完成此四分格 的電源拓墣上十字型電源線的表示法。

+2 +1

+3

+4 +32

+33

+334 +2 +1

+3

+4 +32

+33

+334

圖4.1.3 四分格的電源拓墣

在完成四分格電源拓墣上所有十字型電源線的表示法，可以使用四元樹的資 料結構來記錄其整個四分格電源拓墣上的所有電源線，如圖4.1.4。

1 3

32 33

334 2 4

1

1 3 3

32

32 33 33

334 334

4 2 4

2

圖4.1.4 四分格電源拓樸樹

這是一個動態的電源拓墣規劃和使用一致性大小的電源拓墣是有很大的不 同，一致性大小的電源拓墣是靜態的電源拓墣規劃，其規劃是不需要理會電源接 腳的位置，但是本論文提出的四分格電源拓墣是一個動態的拓墣規劃，是根據每 個電源接腳的位置，在其電源接腳上利用十字型的電源線連接到最外圍或是上一 層的電源環，借以完成整個四分格的電源拓墣。

在四分格電源拓墣中，假設有n 個電源接腳，最多會形成有 4n 個 T 形接點 (T-type Junction node)以及會有最外圍的電源環的四個角落的節點，所以在整個四

十字型的電源線，每個十字型電源線會有四個分支電源線，而每個分支電源線的 節點又會和其外圍電源環連接，形成8n 個的分支電源線，如上面所述，有 n 個 電源接腳，而其總分支電源線的數目最大可到8n+4 條分支電源線。

因此，在完成整個四分格電源拓墣只需要O(n)的時間複雜度，是相當的快 速的，且是一個有效率的使用電源線繞線資源的拓墣規劃。

4.2 四分格電源系統的電路分析

在4.1 節中介紹了，本論文提出的四分格電源拓墣，在這個章節中，會探討 如何計算出四分格的電源拓墣中的每個節點上的電壓和每個分支電源線上的電 流，以提供4.3 節中，做電源線資源配置的方法。

在開始介紹本章節之前，先來了解如何計算出每個電源線線段上的電阻值，

這裏使用的參數是來自[7]，下表，表.1 為連接線上的參數，再根據其電阻計算 公式，來計算出每個電源線段上的電阻值，如下圖4.2.1。

Technology(nm) 250 180 150 130 100 70 Metal resistivity ρ(μΩ-cm) 3.3 2.2 2.2 2.2 2.2 1.8

Dielectric constant 3.55 2.75 2.25 1.75 1.75 1.5 Min. wire width (nm) 250 180 150 130 100 70 Min. wire spacing (nm) 340 240 210 170 140 100

Metal aspect ratio 1.8:1 1.8:1 2.0:1 2.1:1 2.4:1 2.7:1 Via aspect ratio 2.2:1 2.2:1 2.4:1 2.5:1 2.7:1 2.9:1

表1. 連接線的參數

Width

Length

Width;

Wire

Length;

Wire Thickness :

T

Area;

: A

; y Resistivit -

Metal :

thickness same

the is layer routing

;

: Formula Compute

Value Resistor Accroding

w:

l:

R

w T A A

R l

ρ ρ ω ρ

λ Θ

•

=

∴

•

=

•

=

Width

Length Width

Length

Width;

Wire

Length;

Wire Thickness :

T

Area;

: A

; y Resistivit -

Metal :

thickness same

the is layer routing

;

: Formula Compute

Value Resistor Accroding

w:

l:

R

w T A A

R l

ρ ρ ω ρ

λ Θ

•

=

∴

•

=

•

=

圖4.2.1 電阻計算公式

在計算完整個四分格電源拓墣中每個分支電源線上所代表的電阻值後，必須 給於每個分支電源線上電流方向及電流名稱，當給定電流方向及名稱後，利用等 電位的觀念，建立其電流方程式並且將方程式轉換成電阻-電流的數學矩陣，最 後再利用高斯消去法來求出電流值，如圖 4.2.2，為整個四分格電源拓墣的電路 分析流程圖。

Deciding the Current Direction/Name In the Quad-Grid Circuit

Building the Current Equation of the Quad-Grid Circuit

Gauss-Jordan Methodology Solves The Resistor-Current Matrix Deciding the Current Direction/Name

In the Quad-Grid Circuit

Building the Current Equation of the Quad-Grid Circuit

Gauss-Jordan Methodology Solves The Resistor-Current Matrix

圖4.2.2 四分格電源系統電路分析流程圖

利用此等電位的觀念可以建立電流方程式，其電流方程式的種類，如下:

z 毎個電源接腳上所需求的電流源.(Current Driving Value on Every Power Pin)

z 最外圍的電源環上的等電位關係.(Current Equation on the Fringe Power Ring)

z 毎個電源格內的等電位關係.(Current Equation on the Every Power Grid)

此三種型態的電流方程式，就能完全的表現出四分格電源拓墣的電源電路上的特 性，再根據這數個電流方程式可轉換成電阻-電流關係矩陣，再藉由高斯消去法

的方法來求出每個分支電源線段上的電流值，最後再經由歐姆定律的計算，就能 完全的得知整個四分格電源拓墣上的任何一個節點上的電壓值和任何一個分支 電源線段上的電流值。

在這個章節中，可細分成兩個小章節，4.2.1 節中說明如何決定分支電源線 上的電流方向及電流名稱，因為電流名稱變數的數目會決定該列出幾個等電位的 電流方程式的數學多項式，決定了整個電路分析上的時間複雜度，而在4.2.2 節 中，會探討上述的三種型態的電流方程式是如何被建立的，並將此這些電流數學 方程式轉換成電阻-電流關係矩陣，最後利用高斯喬登矩陣消去法的方式求得每 個分支電源線段上的電流值，及此四分格電源電路的分析演算法。

4.2.1 分支電源線段的電流方向及電流名稱

在這個小節當中，本論文必須先介紹該如何在每個分支電源線上給於電流方 向及電流名稱，在電流方向的給定上是根據其電流的特性，其電流的特性都是由 高電位流向低電位的方式，形成電荷上的傳遞。在四分格電源拓墣電路中，假設 離中心點最近的電壓接腳上的電位是最低點，也就是說，在整個四分格電源拓墣 中，中心點的電位是最低電位，其他拓墣上的節點電壓值都高於此中心點，此時，

就可明顯的標示出每個分支電源線上的電流方向，如圖4.2.3。

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V

V

V

V

V

V

V

V

V

V

V

圖4.2.3 決定電流方向