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中中中中 華華華華 大大大大 學學學學

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(1)

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中 華華 大 華 大 大 學 大 學

碩 碩 碩

碩 士士 論 士 論 論 文 論 文

利用 利用 利用

利用 CMOS CMOS CMOS 交叉偶合對 CMOS 交叉偶合對 交叉偶合對 交叉偶合對設計 設計 設計 設計平衡式表面聲波 平衡式表面聲波 平衡式表面聲波 平衡式表面聲波 振盪器

振盪器 振盪器 振盪器

Design of Balanced SAW Oscillators By CMOS Cross-couple pairs

系 系 系

系 所 所 所 所 別 別 別: 別 : : :電機工程學系碩士班 電機工程學系碩士班 電機工程學系碩士班 電機工程學系碩士班 學號姓名

學號姓名 學號姓名

學號姓名: : : :M09701005 吳易熾 吳易熾 吳易熾 吳易熾 指導教授

指導教授 指導教授

指導教授: : : : 高 高 高 高 曜 曜 曜 曜 煌 煌 煌 煌 博士 博士 博士 博士

中華民國 中華民國 中華民國

中華民國 一百 一百 一百 一百 年 年 年 年 三 三 三 三 月 月 月 月

(2)

摘要

本 論 文 主 要 是 研 究 表 面 聲 波 壓 控 振 盪 器 (Voltage Controlled Saw Oscillator-VCSO),內容分為兩大部分,第一部分是離散式電路,第二部份是 CMOS 電路。為了對 VCSO 有全盤瞭解,先製作離散式單端及雙端壓控振盪器,

作為日後之比較用。採用工業界常見的考畢子電路,首先利用 ADS 軟體來模擬 所設計的電路,並且對表面聲波元件作萃取 Model,將表面聲波元件中的 Model 等效出來,再實現電路並量測其相位雜訊。離散式考畢子單端的最佳指數(Figure of merit-FOM)較雙端來的好,原因是使用一顆主動元件,但它沒有平衡輸出。

接著利用 CMOS 製程實現平衡式 VCSO 雙端輸出電路,採用交叉偶合 對(Cross-couple)架構,使用獨立電流鏡克服拴鎖問題,IC 利用台積電 TSMC 0.18um CMOS 製程實現,工作頻率於 425MHz,輸出功率為-9.06dBm,核心消 耗功率為 4.88mW,頻率在 1MHz 時,可得相位雜訊-154 dBc/Hz,可調範寬為 35ppm, FOM 為 200。研究指出利用交叉偶合對平衡式 CMOS 的起振時間優於 平衡式的考畢子電路。

(3)

ABSTRACT

In this thesis, voltage-controlled surface acoustic wave oscillator (VCSO) is studied. The content is divided into two parts. The first is focused on discrete single-ended and balanced VCSO. The performances are used for further comparison with respect to integrate versions. The configuration of Colpitts circuit is employed.

The function is designed by ADS software. The circuit is successfully implemented on pc board. The phase noise and tuning range are measured. It is concluded that single-ended is better than that of the balanced one on discrete case. The reason lies in only single active component.

The second part is the study of integrated VCSO by CMOS process. The VCSO with balanced output is achieved by Cross-couple Structure. The latch problem is overcome by using two independent current mirror sources. The VCSO is fabricated by using TSMC 0.18um CMOS process. The working frequency is at 425MHz with output power -9.06 dBm. The power consumption of core circuit is 4.88 mW. The phase noise at frequency offset 1MHz is -154 dBc/Hz. The frequency tuning is 35 ppm and the figure of merit is 200. The Balanced CMOS with cross-coupled configuration has shorter turn-on time than that in the discrete one with Colpitts configuration.

Keywords: Surface Acoustic Wave、Voltage Controlled Saw Oscillator、Cross couple、Colpitts、VCSO

(4)

致謝

首先感謝指導教授高曜煌博士的耐心教導,在老師細心的指導下,讓我學習 到很多通訊領域與高頻電路設計相關的知識,跟著老師學習與討論,從中吸收許 多寶貴的知識。從老師多年來的教學經驗與分析問題解決的能力,也讓我培養出 學習做事的態度與解決問題的能力,很感謝老師耐心指導我學習,並且讓我從中 學習到許多做人處事的道理。

於研究所的求學過程中,感謝交大學長威宇對於相關知識的教導與解決問題 的方向,讓我從中獲益匪淺。接著感謝實驗室 盧志良、堯哥、阿佑、果凍、忠 哥、阿延、Q 毛、周嘉龍、古一僑、三隻魚、色胚、Ball Lan、阿杰,等同學與 學弟讓平凡無奇且煩躁的研究所生活多了那麼一點樂趣。尤其是陳威宇、盧志 良、Q 毛學長大力幫忙讓我的實作能夠順利完成。

最後,感謝默默付出的父母與妹妹給予我最大的支持與實質上的鼓勵讓我順 利完成碩士學歷。

易熾 謹識

(5)

目錄

摘要 ... i

ABSTRACT ... ii

致謝 ... iii

圖目錄 ... vi

表目錄 ... ix

第一章 第一章 第一章 第一章 序論序論序論序論... 1

1-1 研究動機... 1

1-2 研究方法... 2

1-3 論文架構... 3

第二章 第二章 第二章 第二章 離散式表面聲波壓控振盪器設計離散式表面聲波壓控振盪器設計離散式表面聲波壓控振盪器設計離散式表面聲波壓控振盪器設計 ... 4

2-1 表面聲波振盪電路之設計原理 ... 4

2-1-1 表面聲波元件模組建構 ... 5

2-1-2 壓控振盪電路原理 ... 7

2-2 單端考畢子架構介紹 ... 8

2-2-1 模擬一般單端考畢子架構 ... 8

2-2-2 量測單端考畢子電路 ... 10

2-3 雙端考畢子電路架構 ...11

2-3-1 設計雙端考畢子電路原理 ...11

2-3-2 雙端考畢子電路模擬 ... 12

2-3-3 雙端 Colpitts 量測結果... 13

2-3-4 模擬與量測的比較 ... 14

第三章 第三章 第三章 第三章 CMOS 平衡差動輸出振盪器之製作平衡差動輸出振盪器之製作平衡差動輸出振盪器之製作平衡差動輸出振盪器之製作... 15

3-1 電路設計原理... 16

3-1-1 小信號分析 ... 18

3-1-2 可調頻寬的預測... 22

(6)

3-1-3 可調頻寬預估... 24

3-2-1 佈局平面設計... 28

3-2-2 壓控振盪器設計流程 ... 29

3-3 實際量測結果... 30

3-3-1 相位雜訊/振幅/功率/起振時間 ... 30

3-3-2 模擬與量測比較... 34

第四章第四章 第四章第四章 利用利用利用利用交叉偶合對改善考畢子平衡式振盪器的起振時間交叉偶合對改善考畢子平衡式振盪器的起振時間交叉偶合對改善考畢子平衡式振盪器的起振時間交叉偶合對改善考畢子平衡式振盪器的起振時間... 35

4-1 一般單端與雙端考畢子架構簡介 ... 35

4-2 具有 cross couple Colpitts 的 Balances 電路架構 ... 36

第五章 第五章 第五章 第五章 結論結論結論結論... 42

參考文獻... 43

附 附 附 附錄錄錄錄 ... 46

(7)

圖目錄

圖 1 CDR 示意圖... 2

圖 2 表面聲波元件等效電路... 5

圖 3 BVD 模型 ... 6

圖 4 封裝後 BVD 模型... 6

圖 5 負電組說明... 7

圖 6 單端考畢子電路 ... 8

圖 7 output power... 9

圖 8 Phase noise ... 9

圖 9 output power... 10

圖 10 Phase Noise ... 10

圖 11 表面聲波等效 ...11

圖 12 雙端考畢子電路 ...11

圖 13 output power... 12

圖 14 phase noise ... 12

圖 15 output 振幅... 12

圖 16 示波器量測... 13

圖 17 output power 量測 ... 13

圖 18 phase noise 量測... 13

圖 19 VCSO 電路架構... 16

圖 20 Buffer 電路架構... 17

圖 21 無電容效應之小信號分析... 18

圖 22 電晶體之電容效應之小信號分析[17]... 19

圖 23 負電阻實部變化 ... 21

圖 24 負電阻虛部變化 ... 21

(8)

圖 25 整體電路產生的電容... 22

圖 26 Co 對可調頻率變化量 ... 24

圖 27 頻率可調範圍 ... 25

圖 28 phase noise(Pre-Sim) ... 26

圖 29 負電阻模擬... 26

圖 30 output power... 26

圖 31 起振時間... 26

圖 32 溫度與頻率變化量 ... 26

圖 33 電壓與溫動變化量 ... 26

圖 34 Layout 佈局平面圖 ... 28

圖 35 設計流程圖... 29

圖 36 匹配量測頻譜 ... 30

圖 37 匹配量測相位雜訊 ... 30

圖 38 儀器量測... 30

圖 39 量測示意圖... 31

圖 40 打線配置圖... 31

圖 41 Chip 裸晶圖 ... 31

圖 42 示波器輸出波形 ... 32

圖 43 可調頻率範圍 ... 32

圖 44 初始起振時間 ... 32

圖 45 起振至穩定時間 ... 32

圖 46 量測頻譜分析 ... 33

圖 47 Phase Noise 量測與模擬比較 ... 33

圖 48 單端 Colpitts 架構(a) ... 35

(9)

圖 51 output power... 38

圖 52 output 振幅... 38

圖 53 output power(dBm)... 38

圖 54 負電阻模擬... 38

圖 55 溫度與頻率變化量 ... 39

圖 56 電壓與頻率變化量 ... 39

圖 57 具有 cross couple Colpitts 的 Balances VCSO Layout 圖... 40

圖 58 Output power ... 41

圖 59 Phase noise ... 41

圖 60 Output power ... 41

圖 61 Phase noise ... 41

圖 62 Output power ... 41

圖 63 Phase noise ... 41

(10)

表目錄

表格 1(樣品 1 622MHz)... 6

表格 2(樣品 2 622MHz)... 6

表格 3(樣品 3 425MHz)... 6

表格 4(模擬與量測的比較)... 14

表格 5(規格列表) ... 27

表格 6(模擬與量測比較)... 34

表格 7(頻率顯示表) ... 38

表格 8(規格列表) ... 40

(11)

第一章 第一章 第一章

第一章 序論 序論 序論 序論

1-1 研究動機

表面聲波元件(Surface Acoustic Wave Device)在電子工業上扮演相當重要 的角色,選用壓電材料被應用於振盪器及濾波器,後來則被使用於資料的儲 存與訊號的延遲。表面聲波元件在早期主要應用於國防及軍事系統,隨著 1990 年代全球通訊業之發展趨勢,便開始應用於無線通訊傳輸產業的領域中,進 入商業化的用途當中,其中以應用於行動電話手機之表面聲波元件需求量最 大。由於無線通訊產業是未來全球經濟發展的主流,在行動電話手機、PDA 等為最關鍵的主導項目,因此表面聲波元件在未來的發展也受各界所矚目。

目前台灣手機的普及率非常高,因此相關技術、零件的發展更趨受到重視。

一般來說,表面聲波元件包含表面聲波濾波器(SAW filter)、 表面聲波共振器 (SAW resonator)、表面聲波雙工器(SAW duplexer),由於透過表面聲波與電場 的交互作用,其高頻性能優異、尺寸較小而且價格合理,因此在講求輕薄短 小的通訊產品中已經大量的使用。

表面聲波元件屬於被動元件,不需另外設計電源,且其耗功率少,所以 可靠性相當高,可避免高諧波(harmonic)的干擾,且其傳播過程當中是依靠聲波 而非電磁波的傳輸,所以傳播過程不受電磁波所干擾。現今表面聲波元件已廣泛 使用於無線通訊器材、資訊產品、消費性電子產品 產品上,其中以應用於行動 電話之表面聲波濾波器需求最大,未來在光電通訊產業、雷達系統、全球衛星定 位系統、車用電器上面,表面聲波元件都將扮演極重要的角色。

現今由於表面波元件具有高性能、尺寸小、低成本及高重複製造性等優點,

所以在電子工業或通訊系統上均佔有很重要的地位,在國內晶圓代工業主要善長 於CMOS製程,CMOS製程可實現面積小、低價位、省電的晶片,又能整合類比 (Analog)與數位(Digital)的晶片組(Chipset),達成SoC(System on Chip)的目標,因 此在合乎要求的前題下,研發以CMOS為主要的方向。

(12)

表面聲波元件具有相當高的品質因數(Quality Factor)和頻率穩定度,同 時亦具有體積小、重量輕、與IC製程相容等優點,因此被廣泛應用於無線通訊中 的濾波器。目前主流的表面聲波元件主要涵蓋範圍在10MHz到3GHz之間,因此 可應用於中高頻訊號處理與射頻訊號的發射接收,乃至於電視視訊、衛星通訊與 雷達系統等等,作為提供穩定訊號之訊號源,為了確保資料傳輸的正確性,光通 訊系統需要準確的參考訊號源來進行時脈與資料回復;表面聲波元件具有上述等 特性,常被使用於實現振盪電路,作為光通訊系統中此穩定訊號的來源。

目前同步光通訊均用 VCSO 電路做表面聲波時脈回復電路(如下圖 1 所示),

已知此電路均為單端輸出,在做下一級相位檢測前需先做單端轉差動,但目前尚 未看到直接產生差動輸出,因此,此設計將 IC 內部直接差動輸出,便可省略轉 換的步驟。除了表面聲波元件需外接之外,其餘元件如電阻、電容、可變電容器 及主動電路部分均以 CMOS 製程實現。在 SoC 的目標下,將振盪電路併入 IC 設 計中,故如何設計低功率消耗、高頻率穩定及頻率高精確度是本論文的研究重點。

圖 1 CDR 示意圖

1-2 研究方法

我們參考最近幾年發表於 IEEE 有關壓控振盪器的文章[4][9][11][14],並且 在電路上設計與改良,實現節省成本、低消耗高效能的目標。本論文之研究目標 分成兩大部分,第一部分利用 PCB(Printed Circuit Board)方式實現,使用 ADS 軟 體來設計與模擬將電路構想實現在 PCB 當中,設計出頻率高精準、品質因素佳

(13)

第二部分利用 TSMC 0.18um 製程,使用 ADS 軟體設計與模擬將電路實現 在 IC 中,並且適用於高頻電路並應用在高頻的除頻器或 Mixer 當中,所設計之 電路規格具備頻率高精準確度,低功率消耗及低相位雜訊。

1-3 論文架構

本論文總共分為四個章節,第一章為緒論,說明本論文之研究動機與方法並 且運用在 CDR 電路中。第二章為使用 PCB 製作壓控振盪電路,在 PCB(Printed Circuit Board)當中設計壓控振盪電路,並利用 ADS 軟體模擬及其量測結果。第 三章介紹 CMOS 振盪器的原理與所設計的壓控振盪器架構,利用 TSMC 0.18um 製程設計新型電路架構,並且將下線電路報告內容總整與比較。第四章為 CMOS 交叉偶合對改善平衡式振盪器的相位雜訊,利用 ADS 軟體針對相位雜訊來做模 擬與比較。第五章為結論,針對本篇論文所做的內容做總結,並把內容之缺失與 所需改進的地方整理出來,以供日後能夠有更好的設計理念。

(14)

第二章 第二章 第二章

第二章 離散式 離散式 離散式 離散式表面聲波壓控振盪器設計 表面聲波壓控振盪器設計 表面聲波壓控振盪器設計 表面聲波壓控振盪器設計

在第二章節中介紹表面聲波壓控振盪電路製作於 PCB(Printed Circuit Board) 當中,設計具有創新性且有良好之相位雜訊,可運用在高頻的除頻器(Divider)或 是混波器(Mixer)中。

高頻的除頻器與混波器中於壓控振盪電路中佔有相當重要的成分,壓控振盪 電路只需要直流電壓的供應就能輸出週期性的弦波訊號,故可將振盪電路視為負 回授系統。

為了全盤瞭解表面聲波壓控振盪器的原理與設計方法,因此優先製作離散式 表面聲波振盪電路,之後再利用此構想運用於 CMOS 製程中。

2-1 表面聲波振盪電路之設計原理

1887 年由

Lord Rayleigh

所發現的表面聲波為是一種在玻璃或金屬表面進行 淺層傳播的機械能量波屬於超聲波的一種是藉由壓電材質將電能轉換成機械能 [3]。

目前傳統的 VCSO 電路設計中,大部分都是單端輸出,再藉由差動電路轉 換器轉換至下一級,由於,多了此項步驟,因此本論文將電路設計為差動電路 (Differential)的型態,對於共模雜訊有很好的抑制能力,而此 IC 亦做差動電路,

優點是差動輸出電路干擾很小,但缺點在於頻率可變範圍較小,容易受製程及溫 度變化影響,造成輸出頻率範圍的偏移,所以在設計上必須增加了 Switch 來做“拉 頻”的動作,以求高精準確度的頻率。

電路架構使用工業界常用的考畢子電路(Colpitts)配合表面聲波元件作振盪 電路,在設計過程中,必須先設計單端輸出的電路,之後再設計雙端(Differential) 輸出電路。

(15)

2-1-1 表面聲波元件模組建構

傳統的 VCO 高頻電路中,大部分都是利用電感起振,電感在 cross-couple 電路中可以避免 Latch,造成自我共振…[1]。而此電路構想是利用 cross-couple 電路再外接表面聲波元件,必須要考慮到 Latch 問題及其他寄生振盪,因此模擬 之前必須將表面聲波元件的等效電路(如下圖 2 所示)模擬完成,再代入電路來做 模擬。電路設計時需要考慮到寄生效應的問題,所以必須把 Lp1、Lp2、Cp1、

Cp2 所產生的寄生效應考慮進去,以方便在之後外掛 Surface Acoustic Wave 的時 候可將誤差量降到最低[1]。

V+ Ls Cs Rs V-

Co

50 50

Lp1 Lp2

Cp1 Cp1

圖 2 表面聲波元件等效電路

與電感比較起來,表面聲波元件的優點是面積小、高精準度頻率,頻率的可靠度 可藉由開關電容(Switch-capacitor)與可調電容器(Varactor)來做微調。本研究採用 並聯電容的方式,兩部分所組成負載電容來拉動振盪頻率,以達到高精準的頻率。

目前為了設計上的方便通常均採用 Butterworth Van Dyke [2] (BVD)模型如下 圖 3 所示,此為架構為對稱型故接腳 V+與接腳 V-可以互換。但表面聲波共振腔 BVD 模型因忽略了封裝產生的寄生的電容將使共振腔的相位有錯誤的情形發 生,若直接採用其相位差將會有約 20 度以上的不匹配,造成電路設計的錯誤。

故在設計之初必須要等效出正確合理的模型才能使電路正確的起振。

Lp1 及 Lp2 是在封裝的時候打線到 PAD 所產生的電感效應,為了要將封裝的效 應考慮進去,因此將 Lp1 及 Lp2 的電感值以 0.6nH 表示,此其此電感即為物理

(16)

的實體效應。設計者將電感值效應預估至 3nH 內都可以準確的振盪,以確保此 電路能夠正常工作。

Cp1 及 Cp2 為封裝的時候 PAD 所產生的寄生電容效應及其為物理的實體效應,

為了要將此效應考慮進去,因此將 Cp1 及 Cp2 的寄生電容值以 1.3pF 來表示,

並且將寄生電容效應預估至 3pF 內都可以準確振盪。(在原先的 BVD 模型中加入 寄生電容與電感如下圖 4 所示,其各元件參數如下表 1、表 2、表 3)

圖 3 BVD 模型

圖 4 封裝後 BVD 模型 表格 1(樣品 1 622MHz)

Co Rs Ls Cs Cp1 Cp2 Lp1 Lp2

2.746pF 10.93Ω 27.43uH 2.383fF 0.641pF 0.641pF 0.614nH 0.614nH

表格 2(樣品 2 622MHz)

Co Rs Ls Cs Cp1 Cp2 Lp1 Lp2

2.54pF 24.35Ω 59.83uH 1.09fF 0.641pF 0.641pF 0.614nH 0.614nH

表格 3(樣品 3 425MHz)

Co Rs Ls Cs Cp1 Cp2 Lp1 Lp2

3.8pF 10.53Ω 46.265uH 3.03fF 1.3pF 1.3pF 0.6nH 0.6nH

(17)

2-1-2 壓控振盪電路原理

在只有一個直流電源的提供下,必須符合振盪原理電路才能振盪,而為了 使電路穩定振盪故必須滿足巴克豪森法則(Barkhausen criterion),根據此理論必須 同時滿足兩個振盪條件[1]:

1. 電路的開迴路增益

H j

(

ω

o) 必須大於等於 1 2. 迴路的總相位移∠

H j

(

ω

o)=360o×n,n=0,1,2⋅ ⋅ ⋅

另外採用負電阻方法作為起振條件,當-R 大於+R 時,會有負電阻存在並且在電 感與電容共振的地方(如下圖所示)。

R jwc

1 +

圖 5 負電組說明

(18)

2-2 單端考畢子架構介紹

2-2-1 模擬一般單端考畢子架構

在工業界最常用的考畢子電路(如圖 6 所示)主要是利用電感 L1 與 C1、C2 使其振盪,本論文將電感 L1 替換成表面聲波元件,利用表面聲波元件使其振盪。

在設計時必須考慮到直流 DC 問題與 Cc1、Cc2 的比例,因為 Cc1 與 Cc2 會影響 輸出 power 強弱,當輸出 power 越強時,所產生的 Phase Noise 越好,相對的 power 越弱時,Phase Noise 就越差,因此在設計上最重要的在於 Cc1 與 Cc2 的搭配,

當電壓為 3.3V,電流消耗為 6.2mA 的情況下,Cc1 為 12pF,Cc2 為 4pF。

圖 6 單端考畢子電路

(19)

單端 Colpitts 電路模擬與量測如下圖所示:

模擬結果之輸出 power 為-5.02dBm 如圖 7 所示, Phase noise 為-165.6 dBc 如下 圖 8 所示。

圖 7 output power

圖 8 Phase noise

(20)

2-2-2 量測單端考畢子電路

量測結果之輸出 power 為-5.74 dBm 圖 9 所示, Phase noise 為-158.5 dBc 如 下圖 10 所示,結果與模擬吻合,詳細數據規納於表 4。

A

Ref 0 dBm Att 25 dB *

Center 1.5 GHz 300 MHz/ Span 3 GHz

1 PK MAXH

*

*

3DB RBW 100 kHz

VBW 300 kHz SWT 420 ms

*

-100 -90 -80 -70 -60 -50 -40 -30 -20 -10

0 1 Marker 1 [T1 ]

-5.74 dBm 620.192307692 MHz

2

Marker 2 [T1 ] -28.07 dBm 1.245192308 GHz

3

Marker 3 [T1 ] -40.02 dBm 1.870192308 GHz

4 Marker 4 [T1 ] -43.07 dBm 2.490384615 GHz

Date: 16.DEC.2010 21:01:31

圖 9 output power

(21)

2-3 雙端考畢子電路架構

2-3-1 設計雙端考畢子電路原理

在設計平衡式(Balances)電路時,影響振盪頻率主要是 Cc1、Cc2 與 Cc3、

Cc4 這兩組電容,其優點是擁有差動輸出的效果,缺點是平衡式(Balances)電路 的消耗電流比單端電路來得大。為何消耗電流比單端考畢子來得大,主要是在雙 端考畢子電路架構中,將單一表面聲波元件等效成對稱的兩組使用於雙端考畢子 電路中如下圖 11 所示,故必須將表面聲波元件分成兩部份。

圖 11 表面聲波等效

VDD

Cc1

Cc2 GND

R1 R2

R3 R4

Cc3

Cc4 R5

R6

SAW

GND GND

圖 12 雙端考畢子電路

(22)

2-3-2 雙端考畢子電路模擬

利用 ADS 軟體模擬出 output power(如下圖 13 所示)、phase noise(如下圖 14 所示)、output 振幅(如下圖 15 所示)。

0.5 1.0 1.5 2.0 2.5

0.0 3.0

-40 -20 0

-60 20

harmindex

dBm(var("1")) m1

m1

harmindex=

dBm(var("1"))=-10.347 1

圖 13 output power

1E3 1E4 1E5 1E6

1E2 1E7

-140 -120

-160 -100

noisefreq, Hz

pnmx, dBc

m2 m2

noisefreq=

pnmx=-157.463 1.000MHz

圖 14 phase noise

0.5 1.0 1.5 2.0 2.5 3.0

0.0 3.5

2.50 2.55 2.60 2.65

2.45 2.70

time, nsec

ts(var("1")), Vts(var("2")), V

圖 15 output 振幅

(23)

2-3-3 雙端 Colpitts 量測結果

使用示波器所量測的結果如圖 16 所示,可看出有差動輸出。頻譜分析如 下圖 17 所示,輸出 output 為-16dBm 及 phsec noise 如下圖 18 所示。

圖 16 示波器量測

A

1 PK CLRWR

*

Att 25 dB * Ref 0 dBm

300 MHz/

Start0 Hz Stop 3 GHz

*

*

3DB RBW 500 kHz

VBW 10 MHz SWT 60 ms

*

-100 -90 -80 -70 -60 -50 -40 -30 -20 -10 0

1

Marker 1 [T1 ] -16.33 dBm 620.192307692 MHz

2

Marker 2 [T1 ] -34.45 dBm 1.245192308 GHz

3

Marker 3 [T1 ] -36.98 dBm 1.865384615 GHz

4 Marker 4 [T1 ] -43.16 dBm 2.490384615 GHz

D a t e : 2 . D E C . 2 0 1 0 2 2 : 1 0 : 0 1

圖 17 output power 量測 圖 18 phase noise 量測

由圖 11 看出 Co 的增加,使得雙端考畢子電路必須要增加 power 才能使其振盪,

可從公式(2-18)推導得知,因 Co 增加而使得負電阻減少,因此要增強 power 才 使雙端考畢子電路振盪。

(24)

2-3-4 模擬與量測的比較

表格 4(模擬與量測的比較)

比較 單端模擬 單端量測 雙端模擬 雙端量測

Power Supply(V) 3.3(V) 3.3(V) 3.3(V) 3.3(V) Total Current(mA) 6.2(mA) 7(mA) 15(mA) 17(mA) Power Dissipation (mW) 20.4(mW) 23.1(mW) 49.5(mW) 56.1(mW) Oscillator Frequency(MHz) 622MHz 622MHz 622MHz 622MHz Phase Noise(dBC/Hz@1MHz) -165.6(dBc) -158.5(dBc) -157(dBc) -147(dBc) Output Power(dBm) -5.02(dBm) -5.74(dBm) -10.3(dBm) -16.3(dBm)

FOM 207.7 200 201 190

FOM 公式公式公式:FOM=公式

( )



⋅ ∆



 

⋅ ∆

P w L w

w

1

log 10

2

0 (1-1)[9]

w 為

o Oscillator frequency,

w為 offset frequency,

L ∆ ( w )

w的 phase noise 及 p 為 Power Consumption。

(25)

第三章 第三章 第三章

第三章 CMOS 平衡差動輸出振盪器之製作 平衡差動輸出振盪器之製作 平衡差動輸出振盪器之製作 平衡差動輸出振盪器之製作

在第三章中使用 TSMC 0.18um 製程來設計平衡式差動輸出表面聲波 (Surface Acoustic Wave)振盪器,目前傳統的 VCSO 電路設計中,大部分都是單 端輸出,必須再藉由差動電路轉換器才能得到差動輸出,因此本電路將設計為差 動電路(Differential)的型態,此設計對於共模雜訊有很好的抑制能力,而此 IC 亦 可做差動電路(Differential),其優點在於差動輸出電路干擾很小,但缺點在於頻 率可變範圍較小,容易受製程及溫度變化影響,造成輸出頻率範圍的偏移,所以 在設計上也增加了 Switch、Varactor 來做“拉頻”的動作,以求高精準確度的頻率 及較寬可調範圍。

本論文所設計的振盪電路利用表面聲波元件在 VCSO 電路中起振(如下圖 19 所示),且要求頻率為高精準、高效能及良好的相位雜訊,由於目前 SAW 的樣本 受限於 425MHz,因此,本設計頻率為 425MHz,以後也可利用於更高頻率上。

雖然電路使用 LC 在 Balances Oscillator,採用 cross couple 方式已經不是創新的 架構了,但使用 SAW 諧振器是首次,而此設計的創新點在於使用表面聲波元件 於 Balances Oscillator 以 cross couple 的方式實現。目前尚未看到 SAW、Crystal 在 Balances Oscillator 電路中利用 cross-couple 的電路架構,所以設計者利用 IC 製程 方式來實現此構想。

(26)

3-1 電路設計原理

整個 VCSO 電路架構如下圖 19 所示:

(A)振盪器電路主體架構:包含 M1、M2、M3、M4、M5、M6、M7,其中 M1、

M2、M3 為主體架構當作負載用,M4、M7 當作偏壓之用,M5 及 M6 當作訊號 回授放大用。

(B)電容: C1、C2 作用在於解決栓鎖器問題(Latch)。

(C) 開關電容(Switch-capacitor):包含 M8、M9、M10、M11,以 0 與 1 訊號來做 調整頻率之用。

(D)可調電容器(Varactor):包含台積電製程中的可調電容(MOS Varactor RF)

圖 19 VCSO 電路架構

(27)

將振盪器設計完之後,並不能直接使用於系統電路上,主要原因為振盪器在高頻 的情況下,易受到負載的影響使得輸出之振盪頻率隨之改變,在此情形下,必須 將振盪器與負載之間加上緩衝器,如下圖 20 所示,有助於改善此現象。在量測 時,由於此振盪器架構為低功率消耗,對於量測儀器內部阻抗 50 ohm 無法提供 有效輸出功率,故此緩衝器可作為量測儀器內部阻抗之主動元件,將輸出功率有 效送達儀器端。

圖 20 Buffer 電路架構

(28)

3-1-1 小信號分析

為了瞭解 Cross-couple 架構確實提供足夠的負電阻,先利用 CMOS 簡化 模型求其負電阻,推導公式及示意圖 21 如下所示[16]:

圖 21 無電容效應之小信號分析

由圖 21 可知

Vs=Vgs1-Vgs2 (2-1) I=gm˙Vgs2=-gmVgs1 (2-2) 所以

Vgs2=-Vgs1 (2-3) 因此

Vs/I=Zin (2-4) Vs/I=-2/gm (2-5)[17]

由以上推導可得知此電路架構在無寄身電容效應之下確實有負電阻的存在,由於 模型中未加入寄身電容,因此電抗並未呈現,為了更近一步瞭解,將電容再加入 考慮。

(29)

前者考慮的是在理想的情況下並未加入寄身電容,今加入電晶體中電容效應之小 信號分析,如下圖 22 及公式推導。

圖 22 電晶體之電容效應之小信號分析[17]

圖中

Cgd=Cgd3//Cgd4 (2-6) Cx=Cgs3//Cds4 (2-7) Cz=Cds3//Cgs4 (2-8) Vx=V3-V4 (2-9) Ix=VxsCgd+gm4V4+V3sCx=VxsCgd-(V4sCz+gm3V3) (2-10) 將 V4=V3-Vx 帶入式(2-10)可得(2-11)

Ix=VxsCgd+gm4(V3-Vx)+V3sCx (2-11) 整理(2-11)可得(2-12)

(30)

Ix-VxsCgd+gm4Vx=V3(gm4+sCx) (2-12) V3=

x m

m gd x x

sC g

g sC V I

+

4

4)

( (2-13)

由同樣方式,可得(2-14) V4=

z m

m gd x x

sC g

g sC V I

+

3

3)) (

( (2-14)

將(2-12)、(2-13)代入(2-9),可得(2-15) Vx=

z m

m gd x x x

m

m gd x x

sC g

g sC V I sC

g

g sC V I

+

− + −

+

3

3

4

4) ( ( ))

(

=Ix(

x m z

m

sC g sC

g

+ +

+ 4

3

1

1 )-Vx(

x m

m gd z

m m gd

sC g

g sC sC g

g sC

+ + − +

4 4

3

3 ) (2-15) 將(2-15)整理可得(2-16)

x m

m gd z

m m gd

x m z m x

x

sC g

g sC sC

g g sC

sC g

sC g

I V

+ + − + + −

+ +

= +

4 4

3 3

4 3

1

1 1

(2-16)

令 gm3=gm4=gm,sCx=sCz=sCt,則(2-16)變為(2-17)

m t gd t

m

m t gd

t m

t m

m gd

t m x

x

g sC sC

sC g

g sC sC

sC g

sC g

g sC

sC g I

V

= + +

− +

= +

+ + −

= +

2

2 2

2

2 1 2

2

(2-17)

將(2-17)整理可得(2-18)

2 2 2

2

( ( 2 ))

) 2

( 2 ))

2 ( (

2

t gd m

t gd t

gd m x

x

C C w g

C C j w

C C w gm

g I

V

+ +

− + +

+

= −

(2-18)

由公式(2-18)的實部可得知負電阻的存在,而且負電阻會隨著頻率的增加及寄生 電容的因素而造成負電阻減少[17],若將(wC)忽略時,可得到公式(2-5)相同結果。

(31)

利用公式所推導,可得到負電阻的變化,(核心電流為 3.05mA 情況下)如下圖 22、

23 所示: 理想實部 Real 擁有足夠負電阻的存在,若考慮了寄身效應下去,負電 阻將會減少,再經由軟體 ADS 解析得知,負電阻比理想還來得小許多,最後經 由網路分析儀將實際 IC 中所實測得到的負電阻萃取出來後,求得實際電路本身 的負電阻值,由模擬與量測結果得知 ADS 與實測兩者相當吻合。

負電阻Real

-250 -200 -150 -100 -50 0 50 100 150 200 250 300 350 400 450 500 550

0.00E+00 1.00E+08 2.00E+08 3.00E+08 4.00E+08 5.00E+08 6.00E+08 7.00E+08 8.00E+08

頻率(MHz) 負電阻值

理想-2/gm(Real) ADS解析(Real) 量測Real

圖 23 負電阻實部變化

圖 24 負電阻虛部變化

(32)

3-1-2 可調頻寬的預測

本論文探討可調頻率的大小,因此將整體電路都考慮進去並且等效出整體 電路所產生的寄生電容效應。

V+及 V-為振盪器兩端,此電路為並聯電容方式去調整,必須考慮 SAW 兩 端所產生的電容,因此 Cpara 為 SAW 兩端所產生的寄身電容效應、Cx 為 CMOS 所 產 生的 寄生 電 容, Sw1、Sw2 為開關電容(Switch-capacitor) 及可調電容器 Cv(Varactor)等電容值如下圖 25 所示。其振盪可視為 Co,Cx,Csw,Cv 並聯後 再與 Ls、Cs 串聯,為方便起見令:

CT=Co+Cx+(CSw+CV+Cpara)/2 CTMax=Co+Cx+(0.2+0.45+0.65)pF CTmin=Co+Cx+(0.2+1.25+0.65)pF 起振頻率

osc LsC

f

2

π

= 1

其中

T T

C Cs C CsC

= +

(33)

由下公式(2-28)得知,可求得

Freq

Max

Freq

min,因此可推算出頻率可調量。

T T

C Cs

C C Cs

= + (2-19)

osc LsC

f

2

π

= 1 (2-20)

=

T T

C Cs Ls CsC π

+ 2

1 (2-21)

=

Cs C

C LsCs

T

T

+ 2 1

1

π

(2-22)

=

T T

C C Cs

f s +

(2-23)

=

2 1

1 



 +

C

T

s Cs

f

(2-24)

=



 

 +

CT

s

Cs

f 2

1 1

(2-25)

其中

LsCs

fs π

2

=

1 可求得:

 

 

 +

= 2 min

1 1

*

T

Max C

fs Cs

Freq (2-26)

 

 

 +

=

C Max

fs Cs Freq

2

T

1 1

min

*

(2-27) 當由

Freq

Max

Freq

min兩公式相減後除上中心頻率時,可求得頻率可調的範圍



 

 −

=



 

− 



 

− =

TMax T

TMax Max T

C Cs C

Cs fs

C fs Cs C

fs Cs

fs Freq Freq

min min min

2 1 2

1 2

1

(2-28)

由圖 25 得知 CT為 Co+Cx+(CSw+Cv+Cpara)/2,將 Co 為 3.8pF、Cx 為 0.048pF、

CSW為 0.4pF、CVMax為 2.5pF、CVmin為 0.9pF、Cpara 為 1.3pF,

代入 2-28 式中可預測可調頻率為 39ppm。(模型資訊由 TSMC 得知)

(34)

3-1-3 可調頻寬預估

利用公式 2-28,可得到可調頻寬與表面聲波元件中的 Co 變化量於下圖 26 所示,當預測值 Co 為 3.8pF 時,ppm 所推算結果為 39ppm。由於一般在應用時 要達到 ± 100ppm,因此由下圖 26 得知,若此電路要達到 100ppm 時,必需將 Co 降低,隨著 Co 的增加而造成可調頻率減少,因此在設計時,必須要特別注意 Co 所造成可調頻率的影響,必要時可用並聯電感抵消以增加可調量。

圖 26 Co 對可調頻率變化量

Co變化量

3.8pF,39ppm 3.5pF,43ppm 3pF,54ppm

2.5pF,67ppm 2pF,87ppm

1.5pF,117ppm

0 20 40 60 80 100 120 140

1.E-12 2.E-12 2.E-12 3.E-12 3.E-12 4.E-12 4.E-12 Co值 ppm

Co變化量

(35)

3-2 設計模擬結果

表面聲波元件與電感比較起來,表面聲波元件的優點是面積小、高精準度頻 率,頻率的可靠度藉由開關電容(Switch-capacitor)與可調電容器(Varactor)來做微 調。本研究採用並聯電容的方式,兩部分所組成負載電容來拉動振盪頻率,以達 到高精準的頻率,而頻率的可調範圍約 ± 40ppm(如下圖 27)。

425MHz模擬可調範圍

425.06 425.06 425.07 425.07 425.08

0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 VT

freq

VT1=0 VT2=0 VT1=1 VT2=0 VT1=0 VT2=1 VT1=1 VT2=1

0.02MHz

圖 27 頻率可調範圍

此電路的 phase noise 在 1MHz 為-154.9dBc(如下圖 28 所示),負電阻的模擬如下 圖 29 所示,藍色為虛部、紅色為實部,實部在 425.05MHz~425.15MHz 的範圍 內都是有負電阻的存在,因此可以得知此電路在這個範圍下,皆能起振。整個電 路的 Output Power 為-9.072(dBm)(如下圖 30 所示) Leeson’s 相位雜訊的方程式如 下(2-21)所示,由於表面聲波元件的 QL直很高,因此有不錯的 Phase Noise。起 振時間模擬如下圖 31 所示。

模擬溫度與頻率的變化量,得知溫度升高時,頻率飄移量並不大(如圖 32 所示)。

在電壓與溫度變化模擬中,得知當電壓升高時,溫度變化量飄移量並不大(如圖 33 所示)

L

{ }













∆ +∆

⋅





 + ∆

=

ω

ω ω

ω ω

1 3

2 /

2 1 2 1

log

10

f

Q o Ps

FkT

L

(2-21) [15][23]

(36)

160dBc

圖 28 phase noise(Pre-Sim)

(a)

(b)

(c)

(d)

圖 29 負電阻模擬

1 2 3 4

0 5

-80 -60 -40 -20

-100 0

harmindex

dBm(Vout)

m3

m3

harmindex=

dBm(Vout)=-9.072 1

圖 30 output power

180mV

圖 31 起振時間

圖 32 溫度與頻率變化量 圖 33 電壓與溫動變化量

(37)

表格 5(規格列表)

specification TT pre-sim TT post-sim

Supply voltage 1.6V

Tuning range 425.06MHz~425.08MHz (

±

38ppm)

Total power dissipation 25.6mW Chip Area with Pad 0.545*0.510 mm

2

Oscillator Freq 425MHz 425.2MHz Phase noise -153.2 dBc/Hz -152.59 dBc/Hz

FOM 公式公式公式:FOM=公式

( )



⋅ ∆



 

⋅ ∆

P L

o

ω ω

ω

1

log 10

2

(2-22)[9]

ω

o為 Oscillator frequency, ω

為 offset frequency,

L (

ω )

為 ω

的 phase noise 及 p 為 Power Consumption,此電路設計的 FOM 值為 201

(38)

3-2-1 佈局平面設計

在佈局時,要考慮到減少打線時所產生的寄生電感效應,因此在佈局的時

候,要將外掛的表面聲波元件放在 chip 最下方,連接 PAD 的 V+及 V-兩接點,

因此可以減少許多不必要的寄生電感效應。

VDD GND VT

BUF

GND

VT2

V- BUF

GND

VT1

V+

VDD GND VT

BUF

GND

VT2

V- BUF

GND

VT1

V+

圖 34 Layout 佈局平面圖

(39)

3-2-2 壓控振盪器設計流程

壓控振盪器(Voltage Control Oscillator)是利用電壓控制頻率的調頻器,輸出 頻率會隨著所輸入的控制電壓而改變。在設計電路考量,以低功率消耗及低相位 雜訊為主要考量,在許多設計的參數當中如 CMOS、C1、C2 及 Varactor 的大小(如 圖 19)皆會影響電路設計,使得表現有所不同,因此在設計時需要作取捨才能達 到目標。第一在設計上若增加 CMOS 大小,增益變大,起振加快,信號振幅變 大,相位雜訊改善,但缺點消耗功率增加,因此本設計的折衷點在最小起振電流 再加 5%以確保會振。第二在 C1、C2 會影響負電阻大小,電容大負電阻強,但 增大到 1pF 以上就飽和沒有太大效果,而又耗面積,所以本論文 C1、C2 採 0.9pF。

第三 Varactor 與 SAW 並聯,電容越大可調性越好,但負電阻變差,若太大會導 致無法起振而且面積也會太大,所以本論文取 0.9pF~2.5pF 之間。本論文的設計 流程,如下圖 35 所示。

圖 35 設計流程圖

(40)

3-3 實際量測結果

3-3-1 相位雜訊/振幅/功率/起振時間

在量測儀器輸入阻抗都是 50 歐姆的阻抗如圖 36 與 37 所示,為了要匹配電 路,因此在另一端接上 50 歐姆,去量測頻譜分析儀與 Phase Noise。

圖 36 匹配量測頻譜

Phase Noise

50Ω

Chip

50Ω 50Ω

圖 37 匹配量測相位雜訊 量測波形與起振方法如下圖 38 所示:

由於 Power supply 在提供電源時,需要一段時間才能達到穩定狀態,因此加入開 關(SW),當 Power supply 打開之後,利用開關方式直接將 DC 送至待測物上,可 避免等待 Power supply 達到穩定狀態的時間。

(41)

量測時 PCB 情況如下圖 39 而內部打線及裸晶圖如圖 40、41 所示:

為了 SAW 所產生的寄生電感值能夠降到最低,因此在佈局時,將 V+及 V-設計 在 Chip 下方,又能與 IC 對稱(如圖 39、40 所示)。

圖 39 量測示意圖

VDD GND

VT

Vout1 Vout2

GND

VT1 V+ V- VT2

GND

圖 40 打線配置圖

圖 41 Chip 裸晶圖

(42)

使用 425MHz 的表面聲波元件,輸出如下圖所示:

由圖 42 中,可從示波器看出,證明了電路有差動輸出。圖 43 為量測可調頻率從 電壓 0V 至 1.8V 的可調量。在圖 44 為初始起振時間,而圖 45 為起振後至穩定 的時間。

圖 42 示波器輸出波形

425MHz量測可調範圍

425.19 425.20 425.20 425.20 425.21

0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8

VT freq

VT1=0 VT2=0 VT1=1 VT2=0 VT1=0 VT2=1 VT1=1 VT2=1

0.02MHz

圖 43 可調頻率範圍

30ms

圖 44 初始起振時間

209mV

圖 45 起振至穩定時間

(43)

使用頻譜分析儀量測(如下圖 46 所示):中心頻率為 425MHz,所測得 output power 為-9.06dBm

A

Ref 0 dBm Att 25 dB *

85 MHz /

Ce nter 425 MHz Sp an 8 50 M Hz

C LRW R 1 AP

3D B RBW 3 MHz

SWT 78 0 ms VBW 10 MHz

*

- 100 - 90 - 80 - 70 - 60 - 50 - 40 - 30 - 20 - 10 0

1

Ma rker 1 [ T1 ] -9. 06 dB m 425 .000 0000 00 MH z

Dat e: 2 6.DE C.20 10 1 5:18 :17

圖 46 量測頻譜分析

在量測與模擬的 Phase Noise 比較情況下(如下圖 47 所示),可看出兩者結果相近,

量測值 Phase noise(dBc/Hz@1MHz) 為-154 dBc/Hz

Phase Noise比較

-180 -160 -140 -120 -100 -80 -60 -40 -20 0

Offset Frequency dBc/Hz

量測 模擬

1 E1 1 E2 1 E3 1E4 1E5 1 E6

1

圖 47 Phase Noise 量測與模擬比較

(44)

3-3-2 模擬與量測比較

表格 6(模擬與量測比較)

比較 模擬 量測

Power Supply(V) 1.6(V) 1.6(V)

Total Current(mA)

16(mA) Core(3.05mA)

16(mA) Core(3.05mA)

Power Dissipation (mW)

25.6(mW) Core(4.88mW)

25.6(mW) Core(4.88mW) Oscillator Frequency(MHz) 425MHz 425MHz Phase Noise(dBC/Hz@1MHz) -153.2 (dBc) -154(dBc)

Output Power(dBm) -9.07(dBm) -9.06(dBm)

FOM 202 200

FOM 公式公式公式:FOM=公式

( )

⋅ ∆



 

⋅ ∆

P w L w

w

1

log 10

2

0 (2-23)[9]

w 為

o Oscillator frequency,

w為 offset frequency,

L ∆ ( w )

w的 phase noise 及 p 為 Power Consumption。

(45)

第 第 第

第四章 四章 四章 利用 四章 利用 利用 利用交叉偶合對改善 交叉偶合對改善 交叉偶合對改善 交叉偶合對改善考畢子 考畢子 考畢子 考畢子平衡式振盪器的 平衡式振盪器的 平衡式振盪器的 平衡式振盪器的 起振時間

起振時間 起振時間 起振時間

本論文使用 VCSO 電路創新性在於 cross couple 的差動(Differential)輸出,其 消耗電流較小,啟動慢造成 output power 較差,phase noise 表現普通,而本論文 研究提出改進的方法,利用工業界常用的考畢子電路,並且以差動(Differential) 方式輸出為其優點所在,結合 cross couple 的方式,改善先前 cross-couple 電路的 性能,phase noise 比之前好 10 dBc/Hz 左右,output power 增強約 9dBm,雖然消 耗電流比先前的 cross-couple 電路來的大 1.4mA,但整體的 FOM 比先前來的好。

架構簡介 架構簡介 架構簡介 架構簡介

4-1 一般單端與雙端考畢子架構簡介

圖 48 單端 Colpitts 架構(a)

(46)

雙端考畢子電路架構如下圖所示:

M1 M2

圖 49 雙端 Colpitts 架構(b)

4-2 具有 cross couple Colpitts 的 Balances 電路架構

(a) 一般的 Colpitts(考畢子電路,如圖 48 所示),大部分都是利用電感起振,而 此設計利用 SAW 當作電感,並且為了 Balances 輸出,必須要將電感分成一半來 看。在設計 Balances SAW cross couple Oscillator 之前,必須先設計單端的 SAW Oscillator(如圖 48 所示),之後再設計 Balances SAW Oscillator(如圖 49 所示),最 後再加入 cross couple 去完成此振盪電路(如圖 50 所示)。

(b) 振盪器電路主體架構: C1、C2、SAW 及 C3、C4、SAW 各看為一半的 Colpitts 電路,並且利用 M1、M2 及 M3、M4 將訊號放大,增強了 output 訊號。(M3 與 M4 的偏壓由 Buffer 的 M14 提供)

(c) 電容: C1、C2、C3、C4 作用在增加負電阻。

(d)開關電容(Switch-capacitor):包含 M7、M8、M9、M10、CA1、CA2、CA3、CA4,

以 0 與 1 訊號來做調整頻率之用。

(47)

(f) SW 是整個 cross couple 電路的主要開關,為了要讓量測能夠獲得有加入 cross couple 電路與沒有加入 cross couple 的雙重差異,因此作了此動作,可以在量測 時,得到 Balances cross couple Colpitts 與 Balances Colpitts 的結果。

圖 50 具有 cross couple Colpitts 的 Balances VCSO 電路架構

(48)

4-3 具有 cross couple Balances Colpitts 之模擬結果

0.5 1.0 1.5 2.0 2.5

0.0 3.0

-20 -10 0

-30 10

harmindex

dBm(vout1)

m3 m3

harmindex=

dBm(vout1)=2.7091

圖 51 output power

0.5 1.0 1.5 2.0 2.5 3.0

0.0 3.5

0.2 0.4 0.6 0.8

0.0 1.0

time, nsec

ts(vout1), Vts(vout2), V

圖 52 output 振幅

0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8

0.0 2.0

-20 -10 0

-30 10

freq, GHz

dBm(vout1)

m4 m4

freq=

plot_vs(dBm(vout1), freq)=2.7092622.71MHz

圖 53 output power(dBm)

表格 7(頻率顯示表)

harmindex 0 1 2 3

freq

0.00000 Hz 622.71 MHz 1.2454 GHz 1.8681 GHz

負電阻的模擬如下圖 54 所示,藍色為虛部、紅色為實部,實部在 622.7MHz 的 附近都有負電阻的存在,因此可以得知此電路在這個頻率範圍下,皆能起振。

622.62 622.64 622.66 622.68 622.70 622.72 622.74 622.76 622.78

622.60 622.80

-4000 -2000 0 2000

-6000 4000

freq, MHz

real(Zin)imag(Zin)

(49)

溫度與頻率變化量如下圖 55 所示

溫度與頻率的變化量

622.703 622.704 622.704 622.705 622.705 622.706 622.706 622.707 622.707

-40 -20 0 20 40 60 80 100

溫度(C) 頻率(MHz)

圖 55 溫度與頻率變化量

電壓對頻率的變化並不大,電壓與頻率的變化量如下圖 56 所示,學

生將電壓以大約

±

10%做為呈現。

電壓與頻率變化量

622.701 622.702 622.703 622.704 622.705 622.706 622.707

1.4 1.6 1.8

電壓(V) 頻率(MHz)

圖 56 電壓與頻率變化量 FOM 公式公式公式:FOM=公式

( )



⋅ ∆



 

⋅ ∆

P w L w

w

1

log 10

2

0 ………….[9]

w 為

o Oscillator frequency,

w為 offset frequency,

L ∆ ( w )

w的 phase noise 及 p 為 Power Consumption,此電路設計的 FOM 為 211。

(50)

表格 8(規格列表)

specification TT pre-sim TT post-sim

Supply voltage 1.6V

Tuning range 622.718MHz~622.684MHz (

±

50ppm)

Total power dissipation 7.12 mW Chip Area with Pad 0.68*0.585 mm

2

Oscillator Freq 622.71 MHz 622.7 MHz Phase noise -164 dBc/Hz -163.8 dBc/Hz

佈局平面圖

佈局平面圖

佈局平面圖

佈局平面圖

(51)

4-4 探討與比較

本論文將 Balances cross-couple(a)與 Balances Colpitts(b)加入 Cross-couple 互

相比較下,Balances cross-couple(a)與 Balances Colpitts 加入 cross-couple(c)的 output power 與 phase noise 差異,因此利用 Balances Colpitts(b)去結合 cross couple(a),並且改進了 output power 與 phase noise 的效能,phase noise 是評估一 個振盪器輸出訊號的重要指標,一般是用來定義訊號源的穩定度(stability),因此 利用此創新性及改良來當作此研究成果。

Output power Phase noise

(a)Balances cross couple

1 2 3 4

0 5

-50 -40 -30 -20 -10

-60 0

harmindex

dBm(var("1"))

m1

m1 harmindex=

dBm(var("1"))=-4.440 1

圖 58 Output power

1E1 1E2 1E3 1E4 1E5 1E6

1 1E7

-150 -100 -50

-200 0

noisefreq, Hz

pnmx, dBc

m1 m1

noisefreq=

pnmx=-154.9 dBc1.000MHz

圖 59 Phase noise

(b)Balances Colpitts

1 2 3 4

0 5

-60 -40 -20 0

-80 20

harmindex

dBm(out1)

m2 m2

harmindex=

dBm(out1)=-2.655 1

圖 60 Output power

1E1 1E2 1E3 1E4 1E5 1E6

1 1E7

-150 -100 -50

-200 0

noisefreq, Hz

pnmx, dBc

m1 m1

noisefreq=

pnmx=-156.6 dBc1.000MHz

圖 61 Phase noise

(c)Balances cross couple Colpitts

1 2 3 4

0 5

-40 -30 -20 -10 0

-50 10

harmindex

dBm(vout1)

m3

m3 harmindex=

dBm(vout1)=4.477 1

圖 62 Output power

1E1 1E2 1E3 1E4 1E5 1E6

1 5E6

-150 -100 -50

-200 0

noisefreq, Hz

pnmx, dBc

m4 m4

noisefreq=

pnmx=-164.051 1.000MHz

圖 63 Phase noise

參考文獻

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