摘要

隨著製程的進步，單一晶片上擺放的電晶體個數增加以及線寬變小的雙重影 響之下，產生壓降雜訊的機率也愈來愈大。一般來說，要解決壓降雜訊的問題可 以由(1)電源規劃設計(2)線寬調整以及(3)加入即時電容三方面來解決。然而，

只利用電源規劃設計以及線寬調整兩個方法，可能沒辦法完全地解決壓降雜訊的 問題，因此最後必需加入即時電容。本篇論文即是以加入即時電容的方式來解決 壓降的問題。

整個即時電容配置的問題可以被分成兩個部分：(1)即時電容的概算(2)即時 電容的擺放。

第一個部分，在等效電路中，利用電容充、放電的過程是指數型函數的特性，

準確地評估出要解決壓降雜訊所要加入的即時電容大小。第二部分即是將第一部 分所概算出每一個區塊所需要加入的即時電容大小跟區塊整合在一起，使得最後 所獲得的版面規劃面積愈小愈好。

由實驗結果可知，我們所提出的評估方法，不管在電容大小的評估或是時間 上均有明顯的改善，在即時電容的擺放方面，利用一個二維擺放的過程可以有效 地減少在加入即時電容後所增加的面積。

中文摘要………Ⅰ 目錄………Ⅱ 圖形目錄………Ⅳ 表格目錄 ………Ⅵ

第一章 簡介……… 1

1.1 數位電路發展 ……… 1

1.2 實體設計自動化流程 ……… 4

1.2.1 邏輯分割 ……… 4

1.2.2 版面規劃 ……… 5

1.2.3 擺置 ……… 6

1.2.4 繞線 ……… 8

1.2.5 電源網路規劃設計……… 11

1.2.6 時序樹設計……… 12

1.3 先進製程面臨的問題……… 13

第二章 問題描述………16

2.1 相關研究……… 16

2.2 研究動機……… 20

2.3 問題定義……… 21

第三章 版面規劃之即時電容評估………23

3.1 電容 & 等效電路 ……… 23

3.1.1 電容……… 23

3.1.2 等效電路……… 25

3.3 電容放電方程式……… 27

3.4 電容大小評估……… 29

3.5 電容大小概算……… 32

第四章 即時電容配置………34

4.1 向左_向下緊密擺放的版面規劃 ……… 34

4.1.1 階層式階梯輪廓結構……… 35

4.1.2 針對不可分割版面規劃中區塊的擺放………38

4.1.3 以向左_向下擺放為基準的版面規劃………41

4.2 雙重界線串列表示法………42

4.3 即時電容與版面規劃的整合………45

4.4 模擬退火法………46

第五章 實驗結果………50

5.1 測試檔及實驗平台………50

5.2 實驗結果………51

第六章 結論與未來展望………53

6.1 結論………53

6.2 未來展望………53

圖 1_1 晶片設計流程……… 2

圖 1_2 實體設計流程……… 3

圖 1_3 版面規劃的面積……… 5

圖 1_4 版面規劃表示法和模擬退火法的關係……… 6

圖 1_5 整體繞線結果……… 8

圖 1_6 細部繞線結果……… 9

圖 1_7 完整的格狀……… 9

圖 1_8 較小的格狀繞線………10

圖 1_9 較大的格狀繞線………10

圖 2_1(a) 完整格狀的電源網路……… 16

圖 2_1(b) 最佳化完整格狀的電源網路……… 16

圖 2_2 調整電源網路的線寬………17

圖 3_1 平行板電容器………23

圖 3_2 電路接上電源………23

圖 3_3 電源斷路………24

圖 3_4(a) 電壓-時間關係圖………24

圖 3_4(b) 電流-時間關係圖………24

圖 3_5 電源接腳及等效電流模型………25

圖 3_6 等效電路圖………26

圖 3_7(a) 加入即時電容之等效電路……… 26

圖 3_7(b) 即時電容充電之等效電路……… 26

圖 3_8 電容放電之等效電路………27

圖 3_9 電容-電壓雜訊比較圖……… 31

圖 3_10 針對區塊 k，合法的電容供應視窗 ………32

圖 4_1(b) 非向左_向下靠版面規劃………34

圖 4_2 版面規劃的階梯………35

圖 4_3 L 型階梯版面規劃的輪廓………36

圖 4_4 L 型階梯的翻轉運作………37

圖 4_5 一個版面規劃階層式階梯的結構………38

圖 4_6 緊密的 L 型階梯的更新狀況………39

圖 4_7 非緊密的 L 型階梯的更新狀況………40

圖 4_8 向左_向下版面規劃及其階層式階梯輪廓……… 42

圖 4_9 簡化鄰近關係圖形………43

圖 4_10 一個緊密規劃的 DBL………44

圖 4_11 即時電容與區塊之整合………45

圖 4_12 重新調配區塊大小………46

圖 4_13 版面規劃分離………47

圖 4_14 攪亂的操作………48

表 5_1 測試檔區塊個數……… 50

表 5-2 相關參數值………50

表 5_3 電容大小的評估………51

表 5_4 即時電容的擺置………52

第一章 簡介

1.1 數位電路發展

隨著製程的進步，單一晶片上所能擺放的電晶體個數也不斷地成長，從早期 的每個晶片上只包含少數電晶體的小型積體電路(Small Scale Integrated Circuit, SSI)，一直到目前每個晶片上都包含百萬個電晶體數目的超大型積體電路(Very Large Scale Integrated Circuit, VLSI)。因為單一晶片所包含的電晶體個數愈來愈 多，因此數位電路的產品從電路板上的系統(System on Board)演變成目前的系統 單晶片(System On a Chip)。

在傳統的晶片製造過程中，由於單晶片所能擺放的電晶體數量不多，設計的 電路規模也不可能太大，因此可以完全利用人工的方式將整個晶片設計流程從規 格一直到晶片完成，如今，電晶體個數迅速的增加，所以整個設計流程已經無法 像從前一樣，利用人工的方式來完成，因此設計出一套好的電子設計自動化系統 (Electronic Design Automation，EDA )將是非常重要，好的電子設計自動化工具 不但能夠保證晶片的正確性，也能夠加速設計流程，所以電子設計自動化在設計 流程中扮演非常重要的角色。

隨著製程的進步，單一晶片上所能擺放的電晶體個數也愈來愈多，晶片在設 計過程中，也愈來愈複雜，因此我們可以將晶片設計分成多個階段，然後分別對 每個階段求出最佳化的結果，最後再藉由每一個階段的結果來完成一顆複雜的晶 片。整個晶片設計流程大致可分為規格制訂(Spec.)Æ高階語言(C，C++…)模擬 Æ硬體描述語言(VHDL，Verilog)模擬與驗証(Behavior Level)Æ邏輯設計(Logic Design)Æ實體設計(Physical Design)Æ下線(Tape Out)Æ晶片完成，如下圖 1_1 所示，每一階段的主要的目標在下面將會有簡單的說明：

規格制訂

高階語言模擬

硬體描述語言模擬與驗証

邏輯設計

實體設計

下線

晶片完成

圖 1_1 晶片設計流程

規格制訂

不管設計的複雜與否，在設計流程中，第一步就是就制訂所要設計的晶片規 格為何？假設要設計一台數位相機的晶片，我們可能會限制晶片的輸入與輸出腳 位，電源的消耗、影像壓縮的速度，相機的功能，晶片大小……，諸如此類的條 件必需在一開始就非常明確的條列出來，以作為設計過程中的依據。

高階語言模擬

當有了一些設計的基本條件之後，我們在硬體描述語言之前，必需要先用高 階語言來模擬整個設計是否符合一開始所訂的規格。

硬體描述語言模擬與驗証

接著我們就可以將我們的設計利用硬體描述語言(VHDL，Verilog…)將他實 作出來，此時硬體描述語言所描述之電路通常稱為行為描述(Behavioral Description)電路，在這個步驟，常常需要利用有經驗驗的工程師來完成，因為 這個步驟的結果將會直接影響到整個設計的成本及晶片的效能。

邏輯設計

在暫存器轉移層次(Register Transfer Level,RTL)之後，我們必須把硬體 語言轉成邏輯閘，在轉換的過程中，針對同一個設計來說往往會有兩種選擇，第 一種是以效能為考量，一般來說，對應出來的電路面積都是比較大的；另一種就 是以面積為考量的，但是其效能跟以效能為導向的邏輯設計往往就比較差一點，

這兩者之間如何取捨，常常會因為晶片設計導向不同而有所不同。

實體設計

一般來說，在實體設計又可以分成邏輯分割(Logic Partition)，版面規劃 (Floorplan)，擺置(Placement)，繞線(Routing)，其關係如圖 1_2 所示：

邏輯分割

板面規劃

擺置

繞線

圖 1_2 實體設計流程

上圖 1_2 所示是傳統的實體設計流程圖，但在製程不斷地進步下，光靠原有 的流程已經沒辦法滿足現今的設計，因此我們必需在原本的流程中考慮在深次微 米(DSM)中可能會遇到的問題，例如…緩衝器的加入以符合效能的需求…等 等。下一小節將會針對實體設計流程中每一個步驟做更詳細的說明。

下線

在實體設計階段中，可以產生製程工廠製作晶片時所需的相關資訊，我們必 需將它們存成GDSⅡ檔，然後將他們送至晶圓代工廠來製作晶片。

1.2 實體設計自動化流程

1.2.1 邏輯設計

由於設計複雜度愈來愈高，單一晶片所能容納的電晶體個數也愈來愈 多，所以當電晶體個數大於我們所能夠處理的大小時，我們必需將電路做適 當的分割[Partition][1]，將一個大的電路分割成許多個小的電路，直到小 電路的大小我們能夠處理為原則，習慣上在分割的過程，會讓連線愈緊密的 元件儘量放在一起或是靠近一點，這樣在後面的連線上會大大地降低連線困 難度。一般來說，分割大概可分成下列三種方式：

(1) 反覆分割(Iterative Partition)

(2) 多階層的分割(Multilevel Partition)

(3) 多階層 k 等分的分割(Multilevel k-way Partition)

反覆分割[2,3]是最早被提出來的分割方法，他們的觀念即是將原本的 設計分成兩堆，然後再將這兩堆的點依序做調換的動作，如果獲得比較好的 結果，就將此結果接受，直到所有的點都被換過為止；至於多階層分割和多

階層k 等分的分割[4-6]即是將原本的一個大的設計，經由合併的動作 (Coarsening Phase)，直到最後的點數變得較少並且是在我們能夠處理的範 圍，然後再將它做分割的動作，最後再經由交換的方式來修正比較好的結果 (Uncoarsening Phase)，這兩種方法最大的差別就是在分割的時候多階層分割 是被分成兩等分，而多階層k 等分的分割是被分成 k 等分。

1.2.2 版面規劃

在邏輯分割完成之後，原本的邏輯閘就會被包成一個一個的區塊 (Block)，在版面規劃(Floorplan)[7-9]中，最主要的目的就是決定這些區 塊在晶片上的位置，當每一個區塊都決定好之後，晶片的面積也跟著被確 定了，圖 1_3 是版面規劃的一個例子，圖中虛線所圍成的區域即是晶片最 後的面積。因為在製程技術還未進入次微米之前，晶片的面積為最主要影 響製造晶片成本的因素，所以在版面規劃時，目標函數(Object Function)通 常是考慮面積大小及連線的長短，面積愈小代表成本愈少，連線長度愈短 代表在繞線的時候發生擁擠的機會愈低。

圖 1_3 版面規劃的面積

但是當製程進入到深次微米，晶片的成本不再是那麼高不可攀，我們還 一直在追求面積的最小化的同時，常常發現在版面規劃花了很多的人力物力 將版面規劃的面積愈壓愈小，但是在繞線的時候，常常會因為要符合時序

(Timing)，必需在適當的位置加入適當的緩衝器，所以往往又要把版面規劃 的面積給撐開，因此剛剛所花在面積最小化的時間全是白費了。所以現在在 做版面規劃時，面積的最小化不再是最主要的考慮因素了，取而代之的變成 是以效能、擁擠…為導向的目標函數。

在介紹了基本版面規劃的問題之後，接著要介紹的是版面規劃的表示法 [10-20]，一般來說，如果是以模擬退火法(Simulated Annealing)為基準的版 面規劃其表示法和模擬退火法的關係如圖 1_4 所示：

Floorplan Floorplan Representation

Perturbation Operations Geometrical

Relation Packing Process

圖 1_4 版面規劃表示法和模擬退火法的關係

由圖 1_4 可知，當版面規劃在做攪亂(Perturbation)的動作時，會改變區 塊的相鄰關係，因此一個好的板面規劃表示法必需能夠在很短的時間內找到 版面規劃的輪廓及相鄰關係，因為唯有在短時間內可以找到更新區塊的表示 法，在做模擬退火法時，才能夠減少執行時間(Run Time)。

1.2.3 擺置

經常有人會將版面規劃與擺置(Placement)這兩個名稱搞混，這兩者最 大的差別就是版面規劃是決定區塊的位置並藉由區塊的輪廓決定出整個晶 片的面積，而擺置問題則是已經知道外框的大小，然後必須將要擺置的標準 原件(Standard Cell)擺到已固定大小的外框內。一般來說，在做擺置的時 候，目標函數大部分都是考慮到連線的長度。好的標準原件擺放，往往可以 有效地減少連線長度，但是當擺放的結果不佳時，除了連線長度會增加之

外，還可能會產生高度擁擠的現象。

傳統的繞線只有兩個方向可以還擇，一個為垂直方向，另一個為水平方 向，因此，要評估連線的長度常常利用兩點所圍成的一半周長當成是兩點間 的連線距離。一般常見的擺放方式總共有四種，分別是：

1. 以分割為基準(Partition-Based Placement)[21]：其做法大概是將連線很 緊密的元件儘量靠愈近愈好，如此可以有效地減少連線的長度。

2. 以模擬退火法為基準(Simulated-Annealing-Based)[22]：在很多 NP 的問 題裡，因為要找最佳化的解常常是要花很多時間，所以常常利用模擬退 火法求得一個接近最佳化的解當成結果，其做法是亂數選擇兩個元件將 它們做交換的動作，以得到一個新的擺置結果，並去計算得到的目標函 數有沒有比原本的還低，若得到比較好的結果就接受它，反之，就有條 件的接受它。

3. 以力應用為基準(Force-Directed Placement)[23]：是一個反覆改進的演 算法，利用線性方程式找到每個元件適合擺置的地方，因為怕適合的地 方被其它的元件佔據，所以會設一個停止點避免程式進入無窮迴圈。

4. 以分析為基準(Analytical Placement)[24,25]：利用 quadratic program 這 個方法讓全部的連線愈短愈好。利用convex quadratic program 可以在很 短的時間內就得到結果，所以對於得到一個初始結果是非常有效率的；

根據convex quadratic program 所得到的結果，只是針對原件跟原件之間 連線關係來決定，所以所得到的初始結果只會將連線愈緊密的原件靠的 愈近，因此是有可能產生重疊的現象，除此之外，傳統在評估連線長度 的時候，不管是使用那一種線模型(Net model)所產生出來的非零項太 多，因此會使得quadratic program 的效率下降。

1.2.4 繞線

在早期，由於製程只支援水平或垂直的繞線(Routing)(即 90 度的繞 線)，所以在繞線的時候，只能走垂直和水平兩種方向。曼哈頓距離

(Manhattan Distance)告訴我們假設有兩個接腳需要連線，它們分別是(x1,y1) 及(x2,y2)，則他們之間的連線長度為|x1-x2| +|y1-y2|。

繞線[26-27]這個階段，我們又可將它細分成兩個部分，第一部分為整 體繞線(Global Routing)，第二部分為細部繞線(Detail Routing)，以下將針 對兩者做說明：

z 整體繞線(Global Routing)

在做完邏輯閘的擺放之後，每個輸入和輸出的腳位也跟著被確定，因此 我們就可以知道那些輸入輸出腳位是有連線關係，我們可以根據這些關係，

將有輸入及輸出的腳位做直線的連接，重覆同樣的動作，直到所有的輸入輸 出腳位都被連接，如下圖 1_5 所示：

圖 1_5 整體繞線結果 z 細部繞線(Detail Routing)

在做細部繞線時，我們會將整體繞線的結果當成是輸入，可得知每一個 腳位大概的路徑，在細部繞線就會決定實際的繞線路徑，並將繞線路徑改成

垂直和水平的實際連線，如下圖 1_6 所示：

圖 1_6 細部繞線結果

因為之前製程不像現在那麼進步，所以可以繞線的金屬繞線層在扣掉電 源(Power)、時脈(Clock)、接地(Ground)的繞線之後，所剩下的資源是非常 有限的，所以繞線都是以通道基準(Channel Based)來繞線。其做法就是將在 版面規劃中，已經緊密貼在一起的元件向外移動，空出空白的區域，連線只 能從通道中通過，但是當製程不斷地進步，原本的金屬繞線層增加，在繞線 的時候，連線可以跨越元件的正上方，因此繞線改成以格狀為基準(Grid Based)來繞線，如下圖 1_7 所示：

圖 1_7 完整的格狀

但是以格狀繞線有一個很大的問題，那就是格狀要如何分割，因為分割 太密會有很多格子是沒有連線經過，因此會浪費很多的時間在計算擁擠度評 估，如圖 1_8 所示，因為有些接腳離的很近，因此需要將格狀切割的比較緊 密，導致有很多空白的格子裡面均沒有接腳，但是在計算擁擠度時，仍然需

要花許多時間來計算那些空白的格子，反之如果將格子切割成太少格，如圖 1_9 所示，在格子與格子的邊上，也許不會發生擁擠的現象，但是在格子內 也許還有接腳隱藏在裡面，因此評估出來的擁擠度可能為零，但是實際在繞 線的時候，可能會發生擁擠的現象，導致最後晶片繞線的失敗。因此如何分 割格子的大小變得很重要

圖 1_8 較小的格狀繞線

圖 1_9 較大的格狀繞線

1.2.5 電源網路規劃設計

在之前的電源網路設計[28-31]中，有學者使用過樹狀的電源規劃設計 (Tree Power Topology)、帶狀的電源規劃設計(Strip Power Topology)以及環 狀的電源規劃設計(Ring Power Topology)，但是隨著製程的進步，線寬愈來 愈窄，線段上的電阻值也愈來愈大，因此壓降值也跟著愈來愈大，但是之前 所提出的樹狀的電源規劃設計、帶狀電源規劃設計以及環狀電源規劃設計均 無法有效地解決壓降的問題，因此後來的學者就提出一個完整的格狀(Fully Mesh)來規劃電源的網路設計，一個完整的格狀，使用了一個一致性的電源 格(Uniform Power Grid)，使用這種電源格，最主要的目的就是解決壓降的 問題。因為網格型態作為電源規劃設計，猶如每個線段上所代表的電阻值會 是並聯的效應，這使得在傳輸路徑上的總電阻值愈小，消耗在線段上的電流 也隨之愈小，也就不容易產生有壓降的問題。

在改變了電源規劃設計之後，也許沒辦法完全解決壓降的問題，因此還 可以利用線寬的調整[32,33]來解決壓降的問題，根據歐姆定律，其線段長 度為相同時，當線段寬度下降時，會使得線段的電阻值呈比例的下降，因此 可以利用線寬的調整來解決壓降雜訊的問題。

在調整線寬的過程中，因為要符合電流的電子飄移(Electro-Migration) 限制，因此也不能無限制地調整線寬，因此調整完之後，假使還有壓降產生，

則必須加入即時電容[34,35]來解決壓降問題，本篇論文即是利用這個方式 來解決壓降的問題，至於電容大小的評估以及如何擺放等相關問題，在後面 章節有詳細的說明。

1.2.6 時序樹設計

在一個同步電路中，所有的同步元件的時脈接腳所使用的時脈源均來自 同一個時脈產生器，在傳遞的過程中，也許會經過一些組合電路，但是時脈 源至所有的同步元件的時脈接腳的時間必需是一致的，因此在設計同步時脈 樹最重要的目標就是要建立高效能零時脈差(Zero Skew)且延遲時間最小的 時脈樹。

過去有許多研究在討論時脈樹(Clock Tree)的建立，在 1986 年有學者提 出H 樹(H-Tree)[36]，在 H 樹中雖然可以有效地解決零時脈差的問題，但 是它只能適用於所有的時脈端點大致是屬於對稱擺放的設計；後來在 1990 年，有學者提出MMM(Method of Means and Medians)[37]的方法，此方法 是利用遞迴的方式將時脈端點分成同樣大小的子集合，然後連接兩個子集合 的中心點到主集合的中心點，這個方法可以解決H 樹必需對稱擺放的限制。

雖然這兩種方法均可以達到零時脈的結果，但是隨著製程的進步，現在連線 的延遲遠大於邏輯閘的延遲，可是這兩種方法均沒有將連線的延遲考慮進 來，因此套用到目前先進的製程中，這個建時脈樹的方法不再有效率。

因此在 1992 年，有學者提出新的建時脈樹的方法，而且在建樹的過程 中，有將連線的延遲考慮進來，此方法稱為平衡二分法(Balanced

Bi-Partition，BB)與延後合併嵌入法(Deferred-Merge Embedding，

DME)[38]，他的做法就是先利用 BB 將時脈端點建立成一個初始的樹狀結 構，再將其結果交由DME 演算法處理，直到產生一個零時脈差的時脈樹為 止。提出這篇最大的貢獻就是保證利用BB/DME 所建立出來的時脈樹由時 脈源至時脈端點的連線長度最短且時脈差為零。

1.3 先進製程面臨的問題

半導體製程技術已經進入深次微米和奈微米的時代，雖然帶來更多的資源可 供使用，但是之前被忽略的許多物理現象和電子特性皆通通浮現，要如何將問題 解決和充分的利用因製程技術進步帶來的資源，將是未來在設計時的一大挑戰。

早期設計的時候，線與線之間的距離不像現在那麼密集，所以並不會產生一 些雜訊(Noise)的現象；但是，隨著製程的進步，線與線之間的距離愈來愈小，

產生漏話雜訊(Crosstalk Noise)的機率也跟著增加，假使我們不特別重視這個問 題，可能會因為此雜訊的產生，導致信號的不完整性，最終影響到的竟是晶片的 功能(Function) 錯誤。

以下將針對未來在設計電子自動化軟體時，幾個所要面臨的問題做簡單的探討：

(1) 電源(Power)

傳統的一些電子產品，他的電源供應均是直接由插座上供應 110V 的電 壓，所以電源的供應絕對足夠，並且不需要考慮到低功率這個議題，但是隨 著可攜式(Portable)的電子產品愈來愈普遍，為了使產品能夠在相同的電源 供應下，有較長的使用時間，低功率的要求變得愈來愈重要。然而要達到低 功率的方式有相當多種，譬如：在一個同步電路，並非每個元件在同一個時 間點都需要被驅動，可以利用一些技巧將目前沒有用到的元件的時脈先暫時 關閉，達到省電的目的。或者是利用雙電壓源(Dual Voltage)的方式達到省 電，在一個設計裡面，並不是所有的區塊都需要那麼高的電位，有些非關鍵 性的區塊也許可以不用那麼高的電位來驅動它，因此可以用比較低的電位來 驅動它，如此亦可達到省電的效果。

(2) 信號完整性(Signal Integrate)

在信號完整性方面，可以分為兩方面來討論，一個是信號線的信號完整 性，另一方面為電源線的信號完整性：

z 漏話雜訊(Crosstalk Noise)

漏話雜訊[39]最主要產生的原因為晶片中繞線線段中產生的耦合電容 (Coupling Capacitance)造成，在愈先進的製程技術中，耦合電容的效應愈來 愈大，電容規模的大小和距離平方成反比，當距離越接近時，電容值成長的 速度十分驚人，所以在先進的製程中，耦合電容所產生的影響是無法被忽略 的。解決的方式是可以在信號線中插入電源線/接地線以阻絕信號線之間的 干擾。

z 壓降雜訊(IR-Drop Noise)

隨著單一晶片上的電晶體個數愈來愈多，以及線寬愈來愈窄的雙重影響 之下，產生壓降的現象也愈來愈平凡，當區塊雖然有壓降產生，但是仍然可 以正確地判斷出電位的高低，此時雖然會影響到晶片的效能，但是不一定會 影響到晶片功能的正確性；假使區塊產生壓降，而且電位已經沒辦法明確地 判斷出是高電位還是低電位時，此時設計出來的晶片可能會因為壓降雜訊產 生導致整個晶片沒辦法正常運作。

為了要解決壓降雜訊的問題，可以從很多方面著手，譬如：電源規劃設 計、線寬調整或是即時電容的插入，本篇論文即是利用插入即時電容來解決 壓降雜訊的問題。因為當區塊產生壓降雜訊時，我們可以在區塊周遭插入適 當大小的電容，當區塊要運作時候，原本的電源供應所提供的電流沒辦法滿 足區塊所需的電流，剩下不足的電流，可以從區塊旁邊的即時電容提供給區 塊，如此一來，就可以瞬間提升區塊的電位，使得區塊可以正常運作。插入 即時電容就好比是日常生活中，家家戶戶都會在家裡的頂樓裝上水塔一樣，

平常沒有用水時，水就會從自來水公司流到水塔裡，等到要用水時，如果自 來水公司瞬間沒辦法提供足夠的水量，不足的部分就會直接從家裡的水塔來 提供，這樣在用水端就不會覺得水量會有所不足。

本篇論文的架構在接下來的章節中，第二章為研究動機與問題描述，第 三章為版面規劃之即時電容評估，第四章為即時電容配置，第五章為實驗結 果，第六章為結論與未來展望。

第二章 問題描述

2.1 相關研究

随著超大型積體電路快速發展，單一晶片上所擺放的電晶體個數也愈來愈 多，因此晶片上的密度也跟著增加，另一方面，由於製程的進步，使的線寬也愈 降愈窄，線上的電阻值也因此變大。一般電源的繞線從電源焊墊(Power Pad)連 接到版面規劃中區塊的電源接腳(Power Pin)上，但是由於晶片密度變大以及線 寬變窄的雙重因素的影響之下，使得電源在傳送電流時，遇到的阻礙愈來愈大，

因此要設計一個電源供應系統，可以正確無誤地將電流傳送到區塊的電源接腳上 也愈來愈具有挑戰性了。

由於製程的進步，信號完整性(Signal Integrity)也變成是大家愈來愈重視的 議題了，在電源的設計方面，為了使電源從電源焊墊正確無誤地將電流傳送到區 塊的電源接腳上，經常可以藉由下面幾個方式達成：

(1)電源規劃設計

以往常見的電源規劃設計[28-31]的種類相當多種，後來為了解決壓降雜訊 的問題，有學者提出完整的格狀(Fully Mesh)設計，其作法是將整個電源網路做 單一大小的切割，照此方法，若有區塊的電位小於可以容忍的壓降，簡單的作法 就是將格狀切的更密。圖 2_1(a)中，一開始的電源網路並不是非常密集的，因

(a)完整格狀的電源網路 (b)最佳化完整格狀的電源網

圖 2_1 完整格狀的電源網路

此在分析區塊的電位時，發現有些區塊的電位是不足的，為了改善這個問題，我 們可以將格子切的比較密，這樣之前電位不足的區塊，也許會因為切的更密，因 此解決原本電位不足的問題，如圖 2_1(b)所示。

(2)線寬的調整

在調整完格子的密度後，假使還有區塊的電位無法符合所需的最小電位，可 以藉著調整線寬[32,33]來增加流經電源接腳的電流量，如圖 2_2 所示，利用這 個步驟，也許可以將原本不足的電位提高到最小可容忍的電位。

圖 2_2 調整電源網路的線寬

在調整線寬的過程中，雖然增加線的寬度，可以減少電阻值以增加流過的電 流量，但是在增寬的過程中，也不能無止盡地將線寬一直往上增加，增加到一定 的寬度後，必須要符合電子飄移的條件，因此在調整線寬的過程中，是會有限制 的，必須要避免電子漂移的現象發生。

(3)加入即時電容

因為在調整線寬的上限是有限制的，因此在線寬調整到上限之後，仍然有區 塊的電位不符合最小可容忍的電位值，此時就必需加入即時電容[34,35]來提升 電位不足區塊的電位，使得每一個區塊可達到最小的電位值，讓整個晶片可以正 常的運作。

在之前有兩組研究團隊研究過即時電容概算的相關研究，第一組是L. Smith 所提出的貪婪評估的模型[34]，第二組是S. Zhao，K. Roy 以及 C. K. Koh 三位 學者所共同提出的反覆評估模型[35]。這兩組研究團隊所提出的電容概算模型，

均把電容的充、放電假設成是線性方程式，但是，實際上電容的充、放電過程均 是一個指數函型方程式，因此他們所評估出來的即時電容大小並不夠精確。

在L. Smith 所提出的貪焚評估模型[34]中，他認為當區塊的電位小於可以容 忍的最小電位時，不足的電位全部將會由所插入的電容所提供，他所提出的模型 中，先假設要使區塊能夠正常的運作，所需要的電量大小為 ⁼

∫

) ( )

( I ( dtt)

Q ^{k k} ，

插入的即時電容所要提供的電量大小為 _(lim)

) ) (

(

noise k k

V

C = Q ，其中V_noise^(lim)為所能容忍的最

小壓降，但是實際上，電容只是會提供大部分不足的電量而已，原本的電壓源也 會提供部分的電流給產生壓降雜訊的區塊，因此他所評估出來的電容大小，在壓 降雜訊不明顯時，大部分均會高估電容大小，除此之外，由於在評估時，並沒有 考慮產生壓降區塊的電位值大小，因此不管壓降值掉的多或是少，所評估出來的 電容大小均是一樣的，所以當壓降雜訊很嚴重時，所評估出來的電容大小是不準 確的。

S. Zhao，K. Roy 以及 C. K. Koh 三位學者所共同提出的反覆評估模型[35]

中，將貪焚評估模型做了修正，他們認為當區塊的電位小於可以容忍的最小電位 時，電容會提供大部分的電流，少部分才由原本的電壓源提供，他們所提出的即 時電容評估大小的模型如下：

⎟⎟⎠

⎜⎜ ⎞

⎝

= max ⎛1, _(lim)^{( )}

noise k noise

V

θ V _(lim)

) ( )

( 1)

1 (

noise k k

V Q

C ₌ ⁻ θ

其中，V_noise^{( k)} 代表區塊 k 所產生的壓降值，V _noise^(lim) 代表可以容忍最大的壓降值，

因此當 _(lim)

) (

noise k noise

V

V 值小於等於 1 時，代表沒有壓降雜訊產生，可以不用加入電容，

反之，如果 _(lim)

) (

noise k noise

V

V 值大於 1 時，代表有壓降雜訊產生，必需加入電容來提升區

塊 k 的電位，電容的大小由 _(lim)

) ( )

( 1)

1 (

noise k k

V Q

C ₌ ⁻θ 來計算，假設之前算出來區塊 k 的θ 值為 3，那麼區塊 k 不足的電位有三分之二將由電容提供，剩下的三分之一 才是由電壓源所提供，在此反覆評估模型[35]中，雖然已經將供應不足電位的部 分按線性比例分配給即時電容和電壓源，但是實際上的狀況，在放電初時，電容 會提供比較多的電流給區塊k，電壓源會提供較少的電流，等到放電末期時，電 容會提供比較少的電流給區塊k，電壓源會提供較多的電流，因此他們兩者在放 電過程中，並不是從頭到尾按照線性比例的提供不足的電位，所以根據反覆評估 模型[35]所評估出來的電容大小，並沒有很精準的一次就概算出來電容大小，而 且每次評估出來的電容大小，都低估了，因此他就利用反覆的概算將比較精準的 電容值評估出來，其演算法如下所示：

Decoupling Capacitance(decap) Budget()

Input：Floorplan with placement information , power supply noise of all circuit modules.

Sort circuit modules according to power supply noise;

For each module in the sorted list-starting with the module with the worst noise – do

Calculate its decap budget;

Update power supply noise of the modules affected due to the added decap For each module in the sorted list(after initial run)do

Check to see if its power supply noise is below V_noise^(lim) ;

If power supply is not below V_noise^(lim) then

Increase its decap until noise goes below limit or the decap reaches its limit;

If the power supply noise is still above V_noise^(lim) then

Increase the decap of neighboring modules until noise goes below limit;

Output：Decoupling capacitance budget for each module.

一般來說，假設區塊k 的電位不足的話，我們插入的即時電容必需插在區塊 k 的附近才會比較有效地解決壓降雜訊，因此在插入即時電容時，會儘量將電容 插在區塊k 旁邊，然而在[35]中，他們所提出的擺放方式，是利用兩個一維的方 式將電容插入原本的版面規劃裡，他們先移動y 方向的高度，再移動 x 方向的寬 度，所增加出新的空白區域就是拿來擺放即時電容，而利用這種兩個一維的方式 來擺放電容的方式是比較浪費面積的。

2.2 研究動機

在上一節中，有提到隨著製程愈來愈進步，電源設計變成愈來愈重要的一個 議題，在設計電源供應最重要的就是要保持信號的完整性，因此當有壓降雜訊產 生時，有下列幾個方法可以解決：

(1)電源規劃設計 (2)線寬的調整 (3)加入即時電容

利用方法(1)與方法(2)的方式，可以解決大部分的壓降雜訊問題，但是在方 法(2)中，因為要符合電流電子飄移的限制，因此線寬並不能無限的調寬，所以 有可能在利用過方法(1)與方法(2)後，仍然沒有辦法解決壓降雜訊的問題，因此 就必需利用方法(3)的方式來解決。本論文提出解決壓降雜訊的問題，主要就是

利用加入即時電容來解決這個問題，之前學者在研究相關的問題中，主要有兩個 缺點：

(1)電容的充、放電模式

先前的學者在評估電容的充、放電模式時，為了簡化整個模型的複雜度，均 把電容的充、放電想像成一個線性的方程式，但是實際上，電容的充、放電是屬 於一個指數型的方程式，因此，之前學者他們根據線性的充、放電模式所評估出 來的電容大小，並不能夠準備的概算出電容的大小。因此本篇論文所提出的評估 模型是根據等效電路的模型以及電容充、放電的過程是指數型函式的方式來評估 電容的大小。

(2)即時電容的擺放

在計算出所需的電容大小時，必需將他們擺放至產生壓降雜訊區塊的附近，

在[35]指出，每個區塊因為壓降雜訊產生而要加入電容的面積，不超過區塊原本 面積的 8%，雖然每個元件所要增加的比例是很小的，可是如果不妥善規劃加入 電容所擺放的位置，最後擺放出來的面積可能不只增加 8%，可能會增加原本面 積的 20%-30%。，之前[35]是利用兩個一維的方式，將電容擺放置版面規劃裡，

因為用的是兩個一維的方式，所以擺放過程中是比較浪費空間的，因此本篇論文 提出一個二維的方式，將需要加入的電容擺放置版面規劃裡，用此方式，可以有 效地減少因插入電容而增加的面積。

除此之外，在[35]中，所概算出來的電容只能擺放在產生壓降雜訊區塊的旁 邊，假使區塊旁邊沒有空白區域，就一定得移動其它的區塊，但是，區塊旁邊沒 有空白的區域可以擺放，可是附近也許有一個空白區域可以擺放電容，而且在不 增加或增加比較少版面規劃面積的前提下，我們在擺放時除了旁邊之外，多了一 個選擇的機會。

2.3 問題定義

有了一個版面規劃的結果，我們可以假設版面規劃裡的每一個區塊在區塊的 界線上都有一個電源輸入的腳位，此腳位主要的功用是由外部的電源提供足夠的 電流使得區塊能夠正常的運作；然而要讓區塊能夠正常運作所需要的電流大小，

根據 [40]可以假設是一個常數值，因此整個版面規劃裡的每一個區塊也可以用 同樣的方式算出區塊所需要的電流大小。

整個即時電容配置的問題可以被分成兩個部分：(1)即時電容的概算(2)即時 電容的擺放。

第一個部分，我們的輸入檔是版面規劃裡假設總共有 m 個區塊(B₁,B₂,...,B_m) 每一個區塊的電位值(V₁,V₂,...,V_m), 電流需求大小(I_req¹ ,I_req² ,...,I_req^m )，電源供應系 統所能容忍的最小電位值為V_min。可以根據版面規劃裡的區塊電位值是否有小於 Vmin，若有任何一個區塊的電位值小於V_min，我們就稱有壓降雜訊產生，因此我 們必須根據產生壓降雜訊的區塊去評估一個適當的即時電容來解決壓降雜訊的 問題。

第二個部分，我們可以將第一部分所概算出來每一個區塊所需要的即時電容 大小D₁,D₂,...,D_m當成是輸入檔，整個即時電容的擺放問題就是將即時電容與區 塊整合在一起，使得最後所獲得的版面規劃面積愈小愈好。

第三章 版面規劃之即時電容評估

3.1 電容 & 等效電路

3.1.1 電容特性

一個電容器是由一個絕緣體隔開兩個導體所形成的，一般來說，導體是 由金屬平板，絕綠體是由空氣、油、塑膠等適當的絕緣物質組成。如圖 3_1 所示即為平行板電容器。

金屬平板

電介質

導線

圖 3_1 平行板電容器

在正常情況，因為平板的材質是金屬做的，所以平板上充滿著自由的電 子，如果有一直流電源被接上，如圖 3_2 所示，電子由於電池的正電位而被 移離上板，下板也會有相同量的電子被移到下板，此時，上板有較少的電子，

下板有過量的電子，這種現象稱電容器為“被充電的“。

E

(+) (-)

圖 3_2 電路接上電源

如果將電源斷路，如圖 3_3 所示，下板的電子因為沒有路可以回去，所 以會保留在下板，由於這個原因，電容可以儲存電荷，而可儲存的電荷量是 由所供給的電壓所決定的，因此，對於一個特定的電容，電荷量和電壓成正

比的關係。

+ + + + + + + +

- - - V = E E

+Q

-Q

圖 3_3 電源斷路 電容器在充電過程中，有以下幾點特性：

1. 電子從一極板移動至另一極板的過程中，構成了電流，此電流只持續到 電容飽電為止。

2. 在充電期間，電子是沿著電路由一極板流向另一極板，並不是藉由電介 質流向另一極板。

3. 當電荷流向極板後，電壓便建立起來了。因為電荷由一極板流向另一極 板需要時間，因此電壓是逐漸增加至滿電位，並非一瞬間跳至滿電位。

電壓和時間的關係圖如圖 3_4(a)所示。

VC

E

時間

iC

時間

圖 3_4(a) 電壓-時間關係圖 圖 3_4(b)電流-時間關係圖 4. 因為電壓是逐漸增加，因此電源和電壓間的電壓差會逐漸降低，當電壓

差大時，電荷移動速度會比較快，當電壓差逐漸降低時，電荷移動速度 會逐漸變慢，直到電容充飽電時，電荷就不再流動。電流和時間的關係 圖如圖 3_4(b)所示。

3.1.2 等效電路

一個向左_向下緊密的版面規劃結果，可以利用最外圍區塊的輪廓計算 出整個版面規劃的面積。我們假設在版面規劃裡面的每一個區塊，在區塊的 邊界上，都有一個用來接收外部電源供應的接腳，使得每個區塊都能夠正常 的運作，根據[40]，要使每一個區塊能夠正常運作，每一區塊所需的電流大 小可以用一個常數值來表示，如圖 3_5 所示，一個版面規劃結果裡，包含了 17 個區塊，而且每個區塊的邊界上，都有用來接收外部電源的電源接腳。

A

B C

D E

G I

F K

L J

H M

N

O

P Q

X

X X X

X X

X X

X

X

X

X X

X X

X X

圖 3_5 電源接腳及等效電流模型

有了每個區塊的電源接腳後，我們可以藉由一個可靠的電源分析系統來 計算出從電源供應端到每一個電源接腳產生了多少壓降，以圖 3_5 為例，假 設Vk是區塊K 還沒加入電容之前的電位，Vmin是最小可判斷的電位。假設 電源供應端的電壓值為 2.5V，最小可判斷的電位 Vmin為 2.25V，當 Vk電位 大於等於2.25V 時，並沒有產生壓降雜訊，反之，當 Vk電位小於 2.25V 時，

必須在旁邊或是附近插入適當的電容來解決壓降雜訊。假設在區塊k 的附 近，有一區塊r 在未加入電容之前的電位為 Vr，其中Vr≧Vk，如下圖 3_6(a) 所示，一個電源網狀提供電流給區塊k 和區塊 r，等效電路如 3_6(b)所示，

其中 I _req^k 為使區塊k 正常運作所需要的電流大小， Rr及Rk分別為等效電

阻值，其值分別是： _k

req r dd

I V

V −

、 _k

req k r

I V V −

。

Vk

Vr

Vdd

Rr Rk

I^kreq

Vr Vk

I^kreq

Vdd

Vdd

Vdd

Vdd (a) (b)

圖 3_6 等效電路圖

3.2 電容充電方程式

為了使整個晶片可以正常運作，所以必需有區塊k 的附近加入即時電 容，加入電容後，其等效電路如圖 3_7(a)所示。在區塊k 尚未使用之前，

就需先將電容

C

C

區塊k 是沒有電流流過，亦即I _req^k 值為零，所以在充電期間，電壓源流出

的電流，全部都流向電容

C

Vdd

Rr Rk

C^k_d I^k_req

V_r(t) V_k(t) I_r(t)

I_c(t) ^{Vd d}

Rr

C_d^r,k V_r(t) I_r(t)

I_c(t)

圖 3_7(a) 加入即時電容之等效電路 圖 3_7(b) 即時電容充電之等效電路

在充電時，電壓源會動態供應電流去對電容充電，因此I_r(t)=−I_c(t)， 其中I_r(t)及I_c(t)均可以用

r r dd

R t V V − ( )

及 dt t C_d^r_,^k dV^r( )

− 來取代，因此針對區塊

r 的充電方程式可以用以下的式子來表示：

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛ −

=

⇒

=

−

⇒

=

− −

⇒

= +

− _{r k}

rCd

R t dd

r

dd k r

r d r r

k r r d r

r dd

c r

e V

t V

dt V t C dV

R t

V

dt t C dV

R t V V

t I t

I

1 ,

) (

) ) (

(

) 0 ( )

( 0 ) ( )

(

, ,

其中Rr以歐姆為單位，

C

的快慢會和Rr及

C

因此充電方程式可改寫成 _⎥

⎦

⎢ ⎤

⎣

= ⎡1 - e^-τt )

( _dd

r t V

V ，充電持續時間會跟指數

函數 ^τ

t

e ⁻ 有關，時間增加， ^τ

t

e ⁻ 會變小，當他變成零時，代表電容已經 充到跟電壓源等電位了，理論上，這要花上無限長的時間，但是實際上，經 由一些實驗數據可知，前五個時間常數內，電容的電位就會達到電壓源的 99%，因此可以把充電持續的時間簡化成 5τ即可充滿電。

3.3 電容放電方程式

區塊k 的電位為V ，當_k V_k <V_min，我們必需加入電容來解決因壓降所產 生的雜訊問題，其等效電路如圖 3_8 所示

V_dd

R_r R_k

C^k_d I^k_req

V_r(t) V_k(t) Ir(t)

Ic(t)

圖 3_8 電容放電之等效電路

由上圖可知，區塊k 要能正常運作所需要的電流大小為I _req^k ，但是單 由電壓源沒有辦法提供這麼大的電流給區塊k，因此在加入電容後，電容在 放電時，也會提供部分電流給區塊k，所以I_r(t)及I_c(t)將會提供足夠的電流 給區塊 k，三者的關係可以用I_r(t)+ I_c(t) = I_req^k 來表示，如同前面的充電方 程式，I_r(t)及I_c(t)可以用

r r dd

R t V V − ( )

及 dt t C_d^r_,^k dV^r( )

− 來取代，因此整個放電

方程式可以由以下的式子來表示：

r C

R t r

dd r

r k r

r d r r

k req k r

r d r

r dd

k req c

r

V e

V V

t V

dt V t C dV

R t

V

dt I t C dV

R

t V V

I t

I t

I

k r

r d

+

−

=

⇒

=

−

⇒

=

− −

⇒

= +

− _,

) (

) (

) ) (

(

) ( )

( ) ( )

(

, ,

上式所計算出的電位為區塊 r 的放電方程式，將上式減去R _k I _req^k 所得 的電位即為區塊 k 的電位，其式子為：

k C

R t

r dd k

req k r

k t V t R I V V e V

V ( ) = ( ) − = ( − ) ^{− r dr,k} +

3.4 電容大小評估

由於區塊 k 的電位V_k <V_min，此時會有壓降雜訊產生，因此需要加入適 當大小的電容來解決因壓降而產生的雜訊問題。假設電容插在區塊r 旁邊，

且持續時間T 供應電流給區塊 k，使得區塊 k 在持續的時間 T 內可以讓區塊 正常運作，亦即在時間T 內，V_k(T)≥V_min，將上面所得V_k(t)代入，可以得：

( )

dd r

dd k k req

r d

k r dd k

r d r

r dd C k

R T

k C

R T

r dd k

V V

V V V if

V

V V

V V

T C I

V V

V V

C R

T

V V

V e V

V V e

V V

V T V

k dr r

k dr r

+

−

⎟⎟ <

⎠

⎜⎜ ⎞

⎝

⎛

−

−

≥ −

⇒

⎟⎟⎠

⎜⎜ ⎞

⎝

⎛

−

≤ −

⇒

−

≥ −

⇒

≥ +

−

⇒

≥

−

−

−

min 1

min ,

min ,

min

min min

, ln

ln ) (

) (

,

,

由此可知，在區塊 r 加入電容使得區塊k 的壓降雜訊消失的話，評估出 來最小的電容大小即是當等號產生時，所得到的電容值會最小，其值為

k dd

r k

r dd r

dd k

req if V V V V

V V

V V V V

T

I ⎟⎟⎠ < − +

⎜⎜ ⎞

⎝

⎛

−

−

−

−

min 1

min

ln 。在這個式子中，有一個條件式

為 V_r <V_dd −V_min +V_k，這是因為在計算電容大小的過程中， R_r、 C 、 T的

值均為正的，所以

r dd C k

R T

V V

V e ^{r drk} V

−

≥ −

> ^{− , min}

1 ，由此可算出V_r <V_dd −V_min +V_k。

然而，當插入的電容位在區塊 k 旁邊時，也就是說 R^k的值為零，此時Vr與

Vk是等電位，此時最小的電容值的大小為

1

min

ln

−

⎟⎟⎠

⎜⎜ ⎞

⎝

⎛

−

−

− _k ^{dd k}_k

dd k req

V V

V V V V

T

I 。

由此模型評估出來的電容大小，並不是真正在版面規劃上的面積，因此 必需做一個轉換的動作，將評估出來的電容，轉換成在版面規劃上的面積，

其轉換的公式定義如下：

ox k r k d r

C S C

,

, = r,k =1,2,,...,M

k

Sr^, 為電容在版面規劃上的面積，C_d^r,k為評估出來的電容大小，Cox為一個電 晶體單位面積的電容。

舉例來說，假設電壓源的電位為 2.5V，可以容忍的最小電位是 2.25V，

區塊k 的電位 Vk為2V，區塊 r 的電位 Vr為2.125V，使區塊 k 能夠正常運 作的電流大小I_req^k 為2.5×10⁻⁴A，需持續供應10⁻³(sec)，Rr=2kΩ，Rk=8kΩ，

則：

1. 貪婪法模型[34]

2. 反覆收斂模型[35]

3. 等效電路模型

由上面例子可知，貪焚法的模型，不管Vk點的電位為何，他的值都是 固定的，因此此種方法在大部分的時候，都會高估電容的大小，方法 2 用的 是反覆模型，他每次都會低估了電容的大小，再藉由不斷的收斂來逼進實際 所需的電容大小。我們提出的等效電路模型方法，只要一次，就可以逼進實

nF 1000

10 000 1

25 . 0

10 10 5 . 2

9 -

3 4 )

(

=

×

=

×

= × ^{− −}

F C ^k

2 25) . 0

5 . , 0 1

max( = θ =

nF 500

10 500

25 . 0

10 10 5 . 2 2) 1 1 (

9 -

3 4 )

(

=

×

=

×

×

×

= −

−

−

F C ^k

nF 721

F 10 21 7

10 721 . 0

) 2 375 ln(

. 0

10 10 5 . 2

9 -

6 -

3 1 4

=

×

=

×

=

×

= × ^{− − −} F

C

際上所需的電容大小，因此在時間上比方法二減少許多。圖 3_9 是一個當區 塊 k 的電位一直往下掉時，所評估出來的一個曲線圖

) (k noise

V

0 500 1000 1500 2000

2.4 2.2 2 1.8

Sm ith's estim ation Koh's estim ation Our estim ation

C

圖 3_9 電容-電壓雜訊比較圖

由曲線圖更能清楚地看出三種不同評估電容大小的模型所評估出來電 容大小的關係。一開始，雖然有壓降產生，但是其所掉的幅度仍然是可以容 忍的範圍，因此不管用那一個方法評估出來的電容大小均為零。但是當電位 掉至無法判斷時，很明顯地，方法一的貪婪法，完全不管區塊k 的電位是否 受雜訊影響，他評估出來的值均為一定值，因此在電位往下掉一點點時，他 評估出來的電容量都是偏高的，等到壓降問題很嚴重時，他評估出來的電容 值都是不準的。在方法二反覆貪婪法中，他認為大部分要提供給區塊 k 的電 流是由電壓源和即時電容按線性比例所提供的，因此他所評估出來的電容，

均會比實際上所需要的小，但是他藉由反覆的去概算，幾個反覆後，他的值 也會逼進實際所需的大小。我們的方法是一次就可以準確的評估出實際上所 需要的電容大小。

3.5 電容大小概算

在電路中，有一個非常重要的特性，那就是電流只會由高電位流向低電 位，因此只有將即時電容加入在電位比較高的區塊內，才有可能提供額外的 電流供應給低電位的區塊。所以在加入電容的順序是由高電位往低電位的。

然而在高電位加入電容，並不是可以無條件地提供額外的電流給電位比它低

的區塊，因為在式子 _{r dd k}

k r dd r

dd k

req if V V V V

V V

V V V V

T

I ⎟⎟⎠ < − +

⎜⎜ ⎞

⎝

⎛

−

−

−

−

min 1

min

ln 中，有一個

條件，那就是可能額外提供電流的即時電容，會被受限在一個合法的電容供 應視窗裡面，如圖 3_10 所示，其電壓的範圍介於(Vdd - Vmin)之間。

Vk

Vr

Vdd

Vdd

Vdd

Vdd

圖 3_10 針對區塊 k，合法的電容供應視窗

因此對於每個因壓降而產生雜訊的區塊，我們可以從最高的電位一直到 最低的電位，找出每一個區塊合法的電容供應視窗，然後再利用上一小節所 建立出的模型算出在視窗內，即時電容插在某區塊內所需的電容大小。在算 完每一個所需電容大小後，我們提出一個有效的電容面積評估方法，有效面 積的評估定義如下：

⎪⎪

⎩

⎪⎪⎨

⎧

≤

>

−

=

r k r

r k r r

k r k r

WS S

if

WS S

if WS S

ES

, , ,

,

, 0

,

其中ES^r,k為有效的電容面積，WS 是區塊 r 旁邊的空白區域。假設要^r