以 MOBILE 反相器為基礎應用於新型邏輯閘 電路設計

以 MOBILE 反相器為基礎應用於新型邏輯閘 電路設計

劉士豪、甘廣宙、陳耀煌、蔡澈雄 崑山科技大學電子工程所 710 台南縣永康市大灣路 949 號

E-mail：Liu0043@yahoo.com.tw、gankj@mail.ksu.edu.tw、yhchen@mail.ksu.edu.tw、

e5040@mail.ksu.edu.tw

摘要－此篇論文是以 N 型 MOS-HBT-NDR 電路來設計新 型 邏 輯 閘 電 路 ， 利 用 單 穩 態 - 雙 穩 態 傳 輸 邏 輯 閘

(monostable-bistable transition logic element，MOBILE)

Si-based 的 CMOS 製程與 SiGe-based 的 BiCMOS 製程，

將所設計的電路，以積體電路的方式來實現。

關鍵詞－N型MOS-HBT-NDR電路，MOBILE，Latch 現象，邏輯閘電路。

I. 介紹

負 微 分 電 阻(negative differential resistance，

NDR)元件是一個具有可摺疊電流-電壓特性(I-V) 特性的元件，利用這個特性可以設計出更精簡的電 路。國外文獻已發表利用NDR元件的特性，可應用 在邏輯閘電路上[1]-[8]。

目前所看到的負微分電阻元件大都使用Ⅲ-Ⅴ 族化合物半導體製作，例如砷化鎵(GaAs)、磷化銦 (InP)材料製作，其材料都具有高電子移動率等優 點，但因製作成本過高且不易與其它積體電路元件 相配合，在此我們提出以金氧半場效電晶體(Metal- Oxide-Semiconductor Field - Effect - Transistor，

MOSFET)及異質接面電晶體(heterojunction bipolar transistor ， HBT) 所 組 成 之 N 型 MOS-HBT-NDR 電 路。此篇論文的電路設計是使用單穩態-雙穩態傳輸 邏 輯 閘 (monostable-bistable transition logic element，MOBILE)電路的原理，經由適當設計電 路與元件參數，利用其特性並配合雙穩態的邏輯狀 態來實現新型邏輯閘電路。

II. N型MOS-HBT-NDR電路

圖1 為 N 型 MOS-HBT-NDR 電 路 ， 是 由 三 個 NMOS與一個HBT電晶體所組成，旁邊則是其等效 電路。圖2為此電路的I-V特性曲線圖。

操作原理為mn1 的 gate 端與 drain 端相接在一

起，其動作類似一個二極體(非線性電阻)一樣，它 用來調變hbt1 的輸入 base 端電壓；而 mn2 的 gate 端連接到hbt1 的 collector 端，它的操作就像個主動 的開關。mn2 的 source 端、hbt1 的 emitter 端以及 mn3 的 source 端通通與基底連接在一起。

第一段正電阻區：在這段正電阻區中我們區分 為兩段電流區域，一段為負電流區，另一段為正電 流區。當mn1 的gate端所接的Vgg電壓給定一個大於 mn1 臨界電壓的固定正電壓，此時由於VDD電壓約 為零，導致hbt1 的B-C順偏，這時ic1的電流逆向而 產生負電流曲線。由於mn1 的drain端與gate端相接 在一起，動作如同一個二極體且為導通狀態，當VDD

電壓逐漸增加(直到hbt1 的B-C逆偏)，但仍然小於 mn2 的導通電壓時，mn2 不導通，且hbt1 為線性狀 態，此時ic1的電流會隨著電壓上升而上升，因此產 生正電流曲線。

負電阻區：當Vgg電壓持續增加至VDD – Vt2 > 0 時，mn2導通，此時hbt1的Vbe電壓等於mn2的Vds電 壓，由於mn1和mn2分壓，使得mn2的Vds電壓比hbt1 的Vbe電壓小，此時hbt1就截止而形成負電阻區。

第二段正電阻區：由於mn3的gate端和drain端 相接在一起，動作如同一個二極體(非線性電阻)，

它會在VDD – Vt3 (mn3的臨界電壓) > 0時導通，與前 面的負微分電阻曲線相接，所以產生負微分電阻的 第二段正電流。我們稱此為N型MOS-HBT-NDR電 路，其電路動作原理如表1所示。

圖1、N型MOS-HBT-NDR電路及其等效電路圖

圖2、N型MOS-HBT-NDR電路的I-V特性曲線圖 表1、N型MOS-HBT-NDR電路動作原理

III. 新型邏輯閘電路設計

以N型MOS-HBT-NDR電路架構設計的新型邏 輯閘電路，其電路結構如圖3所示。它是先將兩個 NDR 電 路 串 聯 ， 並 藉 著 並 聯 四 組 由 NDR 電 路 (NDR1、NDR2、NDR3和NDR4)和NMOS元件串聯 組成的輸入級電路。並利用NMOS元件來控制輸入 級電路中的NDR電路的導通，來調變Load電路或 Driver電路的峰值電流(peak current)大小，我們透過 電路設計可在Vout得到INV、AND、OR、NAND和 NOR的邏輯輸出功能，其完整的電路操作如表2所 示。

圖3、新型邏輯閘電路圖

表2、新邏輯閘電路輸入狀態控制表

A. MOBILE 反相器電路設計

圖4為MOBILE反相器電路圖，其電路原理主要 是利用單穩態-雙穩態傳輸邏輯閘(MOBILE)電路的 操作原理來實現，其原理為先將兩個NDR電路串 聯，其各別的特性曲線分別為Load與Driver。並藉 由NDR3和NMOS元件串聯組成的輸入級電路，以 外加偏壓Vin控制NDR3是否導通，進而調變NDR2 (Driver)的峰值電流的大小，並且驅動這個電路，因 而產生轉態，此新的調變峰值電流機制為所提出 MOBILE反相器的最大特色。

在圖5中，當外加偏壓Vbias小於2倍峰值電壓 (peak voltage)2VP時 ， 將 會 有 一 個 穩 態 點(stable operation point)產生，當外加偏壓Vbias持續增加至等 於)2VP時，也將會只有一個穩態點。當外加偏壓Vbias

持續增加大於2VP時，將會有兩個穩態點(Q1和Q2) 和一個交在負電阻區的非穩態點(Q)產生，如圖5所 示的兩個穩態點，較低電位的Q1為邏輯閘電路中的 Low電位，而較高電位的Q2則為邏輯閘電路中的 High電位。

圖6為MOBILE反相器電路的輸出結果。可看出 Vin輸入Low，則輸出為High，而當Vin輸入Low，則 輸出為High。藉由這樣的操作原理，我們可以設計 出以MOS-HBT-NDR電路組成的MOBILE反相器電 路。

圖4、MOBILE 反相器電路圖

圖5、MOBILE反相器電路之負載線分析圖

圖6、反相器電路之模擬輸出結果

B. Latch 現象探討

在數位電路的應用上，自我閂鎖(self latching) 特性是很重要的需求，我們以圖4 的MOBILE反相 器電路來探討「Latch現象」。此電路架構輸入Vbias和 Vin兩個外加偏壓，電路輸出如圖7 所示。當輸入為 low時，電路輸出會為high，輸入為high時，輸出會 為low。我們發現一個現象，雖然Vin已經轉態了，

還是可以讓輸出結果保持在固定的值，直到Vbias回 到0，我們稱此現象為「Latch現象」[9]。

圖7、以MOBILE反相器電路探討Latch現象

C.

以MOBILE反相器電路為基礎，我們可設計出 二 位 元 輸 入 的 及 閘(AND) 、 或 閘 (OR) 、 反 及 閘 (NAND)和反或閘(NOR)邏輯閘電路。

我們將整個電路分成兩個部分來做分析，第一 個部分為VG1和VG3為導通狀態，VG2和VG4為截止狀 態，我們可在Vout得到AND閘或OR閘的邏輯輸出結 果。

我們利用NDR5當負載電路(Load)，而NDR6當 驅動電路(Driver)，其閘極各別輸入電壓VG1和VG3， 是用來控制NDR1和NDR3的導通，並且調變驅動電 路的峰值電流。圖8為AND閘的負載線分析圖，當 輸入Vg1和Vg3都沒有任何輸入電壓時，此時輸出將 為低電位，當Vg1和Vg3輸入任一導通時，AND閘的 輸出還是保持在低電位，當輸入兩端的Vg1和Vg3都 為高電位時，此時負載電路的峰值電流已經大於驅 動電路的峰值電流，以致於讓輸出電壓增加為高電 位，輸出波形如圖9所示。

圖8、利用MOS-HBT-NDR電路設計AND閘之負載 線分析圖

圖9、二位元AND閘之輸出波形

D.

我們利用NDR5當負載電路(Load)，而NDR6當 驅動電路(Driver)，其閘極各別輸入電壓VG1和VG3， 是用來控制NDR1和NDR3的導通，並且調變驅動電 路的峰值電流。圖10為OR閘的負載線分析圖，當輸 入Vg1和Vg3都沒有任何輸入電壓時，此時輸出將為 低電位，當Vg1和Vg3其中任一或全都導通的狀態 時，此時負載電路的峰值電流將會大於驅動電路的 峰值電流，以致於讓輸出電壓增加為高電位，輸出 波形如圖11所示。

圖12、利用MOS-HBT-NDR電路設計NAND閘之負 載線分析圖

圖10、利用MOS-HBT-NDR電路設計OR閘之負載線 分析圖

圖11、二位元OR閘之輸出波形

E.

第一個部分為VG2和VG4為導通狀態，VG1和VG3

為截止狀態，我們可在Vout得到NAND閘或NOR閘 的邏輯輸出結果。

我們利用NDR5當負載電路(Load)，而NDR6當 驅動電路(Driver)，其閘極各別輸入電壓VG2和VG4， 是用來控制NDR2和NDR4的導通，並且調變驅動電 路的峰值電流。圖12為NAND閘的負載線分析圖，

當輸入VG2和VG4都沒有任何輸入電壓時，此時輸出 將為高電位，當VG2和VG4輸入任一導通時，NAND 閘的輸出還是保持在高電位，當輸入兩端的VG2和 VG4都為高電位時，此時驅動電路的峰值電流已經 大於負載電路的峰值電流，以致於讓輸出電壓降至 為低電位，輸出波形如圖13所示。

圖13、二位元NAND閘之輸出波形

F.

我們利用NDR5當負載電路(Load)，而NDR6當 驅動電路(Driver)，其閘極各別輸入電壓VG2和VG4， 是用來控制NDR2和NDR4的導通，並且調變驅動電 路的峰值電流。圖14為NOR閘的負載線分析圖，當 輸入VG2和VG4都沒有任何輸入電壓時，此時輸出將 為高電位，當輸入VG2和VG4其中任一或全都導通的 狀態時，此時驅動電路的峰值電流將會大於負載電 路的峰值電流，以致於讓輸出電壓降至為低電位，

輸出波形如圖15所示。

計

圖14、利用MOS-HBT-NDR電路設計NOR閘之負載 線分析圖

圖15、二位元NOR閘之輸出波形

我們利用MOS 與 HBT 的組合來設計一個 N 型 IV. 結論

MOS-HBT-NDR 電路，並與傳統共振穿透二極體元 件(RTD)相比較，具有較佳與較廣範圍的電流-電壓 特性曲線調變性。接著我們利用單穩態-雙穩態傳輸 邏輯閘(MOBILE)電路的操作原理，來設計 MOBILE 反相器電路，並探討Latch 現象。再利用 MOBILE 反相器電路為基本架構進而實現二位元輸入的及 閘(AND)、或閘(OR)、反及閘(NAND)和反或閘(NOR) 的「新型邏輯閘電路」。此電路架構可利用 NMOS

元件來控 ，進而

來調變整體電路的 未來

路 的 特 點 應 用 在 管 線 式 加 法 器 (Pipelined dder)和多臨界閘 (M lti-Threshold Gates)等電路 上面

、甘廣宙、蔡澈雄、陳耀煌，“將 Λ 型 MOS-HBT-NDR

] Maria J. Avedillo, Jose M. Quintana, and Hector Pettenghi Roldan, “Increased L tionality of Clocked Series-Connected RTD E Transactions on Nanotechnology, Vol. 5, pp. 606-611, Sep. 2006.

[4] K

evices,”

IEEE Journal of Sold-State Circuits, Vol. 38,pp. 312-318, Feb.

2003.

[5] C. Pacha et al , “Threshold L cuit Design of Parallel Adders Using Resonant Tunnelling Devices,”

[6]

able-Bistable TransitionLogic Elements

[9]

制輸入級電路中的 NDR 電路導通 I-V 特性曲線。 將可利用 用

此 電

A u

。

此電路最大的優點為可與目前國家晶片系統 設計中心(CIC)所提供的CMOS製程或BiCMOS製程 相配合，並可與相關元件與應用電路相整合於同一 矽晶片上，達到積體電路化(IC)與系統晶片化(SoC) 的目標。

致謝

此論文相關研究工作獲國科會計畫補助經費 (NSC95-2221-E-168-037)，在此致上感謝。

參考文獻

[1] 劉士豪

電路應用在多功能邏輯閘電路設計”，第二屆智慧生活科技 研 討 會 ， 國 立 勤 益 科 技 大 學 ，96/6/1 。 (ISBN ： 978-957-21-5854-8)

[2] 劉士豪、甘廣宙、蔡澈雄，"以多峰值負微分電阻元件設計 倍頻器電路"，2006 多媒體及通訊系統研討會，義守大學，

95/12/16。

[3

ogic Func s,” IEE

.J. Chen and G. Niu, “Logic Synthesis and Circuit Modeling of a Programmable Logic Gate Based on Controlled Quenching of Series-Connected Negative Differential Resistance D

ogic Cir

IEEE Transactions on VLSI Systems, Vol. 8, no. 5, pp. 558-572, Oct.

2000.

K.J. Chen, K. Maezawa, and M. Yamamoto, “InPBased High Performance Monost

(MOBILEs) Using Integrated Multiple-Input Resonant-Tunneling Devices,” IEEE Electron Device Letters, Vol. 17, no. 3, pp. 127-129, March 1996.

[7] K.J. Chen, K. Maezawa, and M. Yamamoto, “An exclusive-OR logic circuit based on controlled quenching of series-connected negative differential resistance devices,” IEEE Electron Device Lett., Vol. 17, no. 6,pp. 309-311, June 1996.

[8] Krzysztof S. Berezowski and Sarma B. K. Vrudhula,

“Multiple-Valued Logic Ciruits Design using Negative Differential Resistance,” Proceedings of the 37th International Symposium on Multiple-Valued Logic (ISMVL'07).

J. Stock et al , “A Vertical Resonant Tunneling Transistor for Application in Digital Logic Circuits,” IEEE Transactions on Electron Device, Vol. 48, no. 6, pp. 1028-1032, June 2001.