實作三，正交相位之次諧波降頻混波器

2.6.1 研究動機

毫米波頻段系統提供了較寬的頻帶，滿足了現代通訊高速率與大 容量的需求，因而成為了近十年來歐、美、日等先進國家無線寬頻 通訊產品之重要技術，例如區域多點分佈服務系統(LMDS：Local Multipoint Distribution Service)。使用毫米波頻段，除了頻譜需求的考 量之外，此頻段尚有其獨特的優點，特別適於高階的無線通訊產品 之發展；諸如頻帶寬對載波頻段相對比例較小，因此較容易達到寬 頻應用，同時由於其波長大小適中，許多被動元件與天線尺寸不致 太小或太大，而容許之機械誤差亦未超出製程能力。

而此次實驗主要是利用在高頻段電路運用時，主動電路結合可整 合在 IC 裡面的被動傳輸線，實現一正交相位之次諧波降頻混波器。

2.6.2 電路設計

(1)電路架構

一般產生正交相位之次諧波降頻混波器[2]，有兩種架構，如下圖 (2.49)所示，

圖(2.49) 正交相位之次諧波降頻混波器示意圖

(a)LO端產生八相位 (b)LO端產生四相位

此次實作是採用LO端產生四相位與RF端產生四相位的方式產生IF端 正交相位輸出之次諧波降頻混波器。由於電晶體的非線性特性會造成 很多諧波項，而此架構LO端的四個相位目的在使得mixer電流切換能 取電晶體的偶次項諧波，達到偶次項諧波混頻的效果，而RF端

quadrature四個相位目的在於使電路降頻後，IF輸出端是正交訊號。

此次電路實作，是使用WIN 0.15μm PMEMT 製程來實現。電路 是利用PMEMT的f_T高達85GHz的特性，設計電路頻率操作在34GHz 的次諧波降頻混波器，也因為頻率設計在34GHz，被動傳輸線的size 可以實現在IC裡面，再加上PHEMT基板是semi-insulating，所以電路 金屬繞線在substrate所造成的損耗很小，根據上述的兩個特點，電路 利用couple line以及Marchand balun產生34GHz Quadrature四相位訊 號，結合主動電路實現正交相位之次諧波降頻混波器，整體電路架構 如圖(2.50)所示，

IF_I 的差動訊號注入電晶體 M3-M4、M9-M10，也會在汲極端產生 2LO 的訊號相位為 180^o，如此 M3-M4~M9-M10 差動對提供了完美的 2LO 差動訊號來和 RF 訊號混頻。而 RF 端是採用 Common Gate 架構輸入，

操作速度比 Common Source 快，更適合運用在高頻操作的電路架構，

而且 Common Gate 架構能有很好的輸入阻抗匹配特性。

此架構是因為電晶體有非線性項存在，利用 leveled-LO cells 取出 電晶體的偶次諧波項與 RF 端做混頻，因為電晶體非線性產生的偶次 項能量不會大，因此要確保電流會做切換，此架構將需要大的 LO Power。

VG

(3)LO 端 Quadrature 訊號產生方式

Quadrature signal 由 poly-phase 產生，運作方式如2.2.2節所述，由 於 PHEMT 製程屬於 thin film 電阻，可以被精準地實現，加上寄生效 果比 CMOS 製程小很多，所以在 PHEMT 製程上 poly-phase 頻率的 準確度相對 CMOS 好很多。電路實作中，將實現一組16.9GHz 的 poly-phase，利用次諧波倍頻到33.8GHz，與 RF 端34GHz 訊號做混頻。

(4)RF 端 Quadrature 訊號產生方式

隨著射頻電路操作的頻率日益提高，傳統使用 RC-CR 多相位產 生器(Poly phase generator)在特性或物理結構限制，都面臨了高頻的瓶 頸，而過去微波電路使用的傳輸線設計概念，現在都可以整合在高頻 IC 電路實作中，解決了電感、電容、電阻元件在高頻的使用限制。

傳輸線的理論在微波電路的相關書籍中已經描述的相當清楚，在 本電路實作中將利用 lump 化

4長度的耦合線來實現90^o的相位差，

以及串聯 Marchand balun 來實現 quadrature signal。

耦合線[23]四個埠的相對位置如下圖(2.52)所示，依照文獻，如 果從 port1 輸入 2V，輸出端 port2，port3，port4 輸出電壓可推得

2 化的方法， 如示意圖(2.53)中的結構，即可在 Through port 以及 Couple port 兩處產生 90 度的相位差。

圖(2.53) Lump 化

4耦合線示意圖

而用來產生差動訊號的 Marchand Balun[24][25]主要是由兩組

4

圖(2.54) Marchand Balun

經過推導，所有 S 參數做整理可以下列矩陣表示之：

假設沒有損耗情況下將T  j 1C² 代入上面矩陣中可得下列矩

圖(2.55) Marchand Balun 示意圖

因此利用4長度的耦合線串聯兩個 Marchand balun 得以實現四 相位 quadrature signal，並利用 Marchand balun 輸入端與輸出端為不 同路徑，因此做到直流的隔絕，加上輸出路徑 center-tap 點為 ac

2.6.3 電路量測結果

RF Power (dBm) Conversion Gain

圖(2.57) 轉換增益 VS. RF Power

200 300 400 500 600 700 800 -4

-2 0 2 4 6

ConversionGain(dB)

IF Frequency (MHz)

conversion gain

圖(2.58) 轉換增益 VS. IF Frequency

26 28 30 32 34 36 38

-8 -4 0 4 8

ConversionGain(dB)

RF Frequency (GHz) conversion gain

圖(2.59) RF Bandwidth

0 10 20 30 40 50 -18

-16 -14 -12 -10 -8 -6 -4 -2 0 2

returnloss(dB)

RF Frequency(GHz) RF Port

return loss

圖(2.60) RF 端 Return Loss

圖(2.61) Time Domain IQ 通道輸出量測結果

13 14 15 16 17 18 19 -80

-75 -70 -65 -60 -55 -50 -45

Isolation(dB)

Frequency(GHz)

LO-to- IF Isolation (dB) 2LO-to- IF Isolation (dB) LO-to-RF Isolation (dB) 2LO-to-RF Isolation (dB)

圖(2.62) LO 端到 IF、RF 隔離度

29 30 31 32 33 34 35 36 37

-50 -40 -30 -20 -10

Isolation(dB)

Frequency (GHz) RF-to-IF Isolation (dB)

圖(2.63) RF 端到 IF 隔離度

圖(2.64) Die Photo (2.5 mm X 2 mm)

圖(2.64)為晶片實作照片，晶片的大小為2.5 X 2mm²，量測時使 用 on-wafer 的高頻量測系統，圖中可以看到，射頻訊號輸入埠在晶片 的右方，由於串聯

4耦合線以及 Marchand balun，訊號只需要單端輸 入 GSG 下針，而本地振盪訊號輸入埠在晶片的左方，不一樣的地方 是 quadrature signal 為 poly-phase 產生，所以需要差動輸入訊號 GSGSG 下針，中頻訊號輸出埠在晶片的下方，GSGSG 的雙端輸出來 驗證是否為正交訊號，6 pin DC pad 在晶片上方。DC pad 周圍的電 容，皆是用來 DC 穩壓之用。

2.6.4 結果與討論

RF 頻帶選定在34GHz，由圖(2.56)可以發現本地振盪訊號功率需 要到15Bm 增益才能達到4.5dB，主要原因是在於 LO 的 quadrature signal 是利用 poly-phase 所產生，使用的電阻造成功率損失，再加上

RF Input

IF Output LO Signal

6pin DC Pad

次諧波混頻所需要的功率就比原本基頻混頻的損耗大，因此造成 LO 功率需要到達15dBm 輸入，由圖(2.57)則可以讀出 IP1dB=-8.5dBm。

由圖(2.58)可以讀出 IF 3dB bandwidth 為550MHz 已經超過需要的 IF 頻寬，而圖(2.59)看出 RF bandwidth 則是以34GHz 為中心頻率，

bandwidth 為4GHz，正交訊號頻寬主要受限於^₄長度耦合線的頻寬 限制。

RF 輸入端阻抗匹配可以從圖(2.60)中看到電路操作的頻率34GHz

S11=-10.75dB，達到了輸入阻抗匹配條件，這也是傳輸線在作設計時 的考量，而圖(2.61) 則可以看出 IF 在200MHz 時，輸出中頻 I-通道 與 Q-通道的弦波訊號，訊號相位相差89.84度，phase mismatch 為0.16 度，gain mismatch 為=0.5mV(1.29%)。

而隔離度則可以從圖(2.62)以及圖(2.63)看出，LO 端不管到 IF 輸 出端或 RF 輸入端隔離度都在50dB 以上，但是圖(2.64)卻發現 RF 端 到 IF 端的隔離度沒有很好，主要是因為 LO 端用 poly-phase 產生的 quadrature signal 在相位以及能量大小較為一致，在雙頻衡混頻器架 構中，能得到很好的隔離度，相反的利用傳輸線產生的 quadrature signal 在相位以及能量大小上，就沒有那麼準確，所以隔離度相對較 差，但是 RF 的訊號功率都不會很大，因此對系統不會造成太大影響。

表2.4 Quadrature RF Signal Sub-harmonic Down-converter 量測結果

Quadrature RF Signal Sub-harmonic Down-converter

(WIN 0.15um PHEMT)

Frequency 34GHz

Conversion Gain 4.5dB

IP1dB -8.5dBm

IF bandwidth 550MHz

RF Input Return loss -10.75dB

LO-to-IF isolation

2LO-to-IF isolation

-51.48dB -54.3dB

LO-to-RF isolation

2LO-to-RF isolation

-63.2dB -59dB

RF-to-IF isolation -25.6dB

Gain mismatch/Phase mismatch 1.29%/0.16^o

Supply Voltage/current 9V/37mA

Chip Size 2.5mm x 2mm

第三章

雙頻道低雜訊放大器設計

3.1 前言

從天線接收訊號，傳送到接收機最前級的射頻電路元件就是一個 低雜訊放大器(Low Noise Amplifier)。對於無線通訊而言，訊號在空 氣中傳遞，會有許多的雜訊干擾，並且對於訊號的功率會造成大量的

設計低雜訊放大器有很多參數是互相關聯的，如 noise figure、

gain、linearity、impedance matching，以及 power disspation 必須在這 些參數裡面做一個取捨，最常見的設計有以下四種，classical noise matching (CNM) technique、simultaneous noise and input matching (SNIM) technique 、 power-constrained noise optimization (PCNO) technique ， 以 及 power-constrained simultaneous noise and input

matching (PCNO) technique，在本章節中都是用 SNIM technique 來做 設計[1]-[3]。

3.2.1 疊接低雜訊放大器架構

如圖(3.1)所示，這是一個最常見的疊接低雜訊放大器架構，電晶體

M1提供了增益，並且降低電晶體M₂的雜訊貢獻，而 Common Gate 操 作的電晶體M₂由於低輸入阻值的特色，減小了電晶體M₁米勒電容，

使電路能寬頻操作，而整個疊接組態也提供了較好的反向隔離度。

Ls

vin

Vbias

M1

M2

Lg

Ld

C

Vout

圖(3.1) 疊接低雜訊放大器電路架構 3.2.2 同時達到雜訊與輸入阻抗匹配

假設匹配點Z_s能同時達到雜訊最低點Z_opt與最佳輸入阻抗點Z_in， 那麼需要符合下面四項條件，

Re[ ] Re[ ]

0

然而上述的低雜訊放大器設計流程並沒有考慮功率的損耗，電晶 體的 size 與偏壓直流將直接反應在功率損耗上，如果想要降低電晶體 size 來改善供率損耗，那麼將可能導致太高的Re[Z_opt]值，又_TL_s值需 要等於Re[Z_opt]，所以在偏壓點已確定_T的情況下只能加大L_s值，當L_s

加大到某一定值，將使得F_min大幅提升。因此為了要讓電路達到雜訊 最低點以及最佳輸入阻抗的同時，電路設計將會犧牲功率損耗考量。

3.3 實作一，11GHz 低雜訊放大器 (TSMC 0.13μm CMOS)

3.3.1 研究動機

因為個人無線通信的普及使得無線通信系統的需求量大量的成 長，對於小型化，低價格，低功率通信元件的需求也持續增加。因而 為了成本與整合的考量，未來會趨向使用單一晶片來實現。CMOS在 於能提供小面積、高重製性、高穩定性以及在大量生產時低價格的優 勢，都給了射頻技術一個很好的選擇。另外，隨著製程技術的進步不 斷地提升，具有高截止頻率(ft)以及最大振盪頻率(fmax)的元件，因此 更高操作頻率的射頻IC晶片得以實現，此次實驗是利用CMOS高整合 度的特性以及TSMC 0.13m高截止頻率的特性來實現一11GHz的低 雜訊放大器。

3.3.2 電路設計

(1) 電路架構

此次電路實作，是使用TSMC CMOS 0.13m製程來實現。電路架 構採用串接兩級疊接放大器組態來實現11GHz低雜訊放大器[4]，中間 利用一顆電容來隔絕DC值，並且做為高通濾波來去除低頻不要的訊 號，為了穩定度問題而在輸出端加上電阻。電路架構如圖(3.4) 所示，

在電路中所使用的電感都是利用TSMC所提供的模型來實作，而低雜 訊放大器電路設計步驟如3.2節敘述，將在下面介紹設計流程以及電 晶體size與電感的選定。

Vbias

Vdd

RFout

RFin

Vbias

Vdd

Vbias

圖(3.4) 11GHz 低雜訊放大器架構

(2) 電晶體元件設計

電晶體的變數有四個，分別為Type、Finger、Length，以及Width，

電晶體的Type都選擇High Speed，並且Length選最小值，來取得較高 的_T，因此可以降低電晶體的F_min值。利用變數Width x Finger來調整

Cgs達到條件Re[Z_opt]接近50，而其中Width取最小值，Finger取最大 值，才能讓R_g確保為最小值，對noise的貢獻最小。如圖(3.5)所示，電

Cgs達到條件Re[Z_opt]接近50，而其中Width取最小值，Finger取最大 值，才能讓R_g確保為最小值，對noise的貢獻最小。如圖(3.5)所示，電

在文檔中 雙頻道可調式吉伯特混頻器、雙頻道差動低雜訊放大器與毫米波驅動放大器 (頁 64-0)