實作三，中間級匹配之差動雙頻道 LNA

第三章雙頻道低雜訊放大器設計

3.5 實作三，中間級匹配之差動雙頻道 LNA

3.5.1 研究動機

一般疊接的低雜訊放大器，在共射極和共基極之間，並沒有考慮中間級匹配(Inter-Stage Matching)的問題。本次實作目的是延續實作二的設計，實現一個使用變壓器型態的共電流差動雙頻道低雜訊放大器，將兩個不同頻率的低雜訊放大器結合為一組能同時處理雙頻率的低雜訊放大器，而不是使用開關來切換頻率，並使用三個對稱型的變壓器與一個差動驅動對稱型電感，來化簡原先需要的 10 個單端電感，因此可以縮小晶片面積，並且提升電感的 Q 值，相對的降低 noise figure，並設計使其中間級匹配[9]，讓增益提高。

3.5.2 電路設計

(1) 電路架構

此次電路實作，是使用TSMC 0.35m SiGe BiCMOS製程來實現。電路設計能同時處理2.4GHz與5.2GHz兩個頻率的訊號，並採用差動輸入的架構來改善IIP₂，如圖(3.42)所示，而其中對稱的電感利用 transformer以及differential inductor來化簡電感所佔IC的面積，提高電感Q值，並且降低noise figure，而在共射極和共基極之間同樣的利用匹配網路來達到雙頻率共軛匹配，電晶體的選擇方式以及雙頻道匹配網路都將在下面作詳細的討論。

 ^OUT

RFIN_ RF_IN_

B. Centertap Transformer

Differential Inductor C. Transformer

A. Transformer

Vbias V_bias

VCC

圖(3.42) 中間級匹配之差動雙頻道 LNA 電路架構

(2) 電晶體元件設計

由於使用TSMC SiGe 0.35m製程來實作，所以在BJT電晶體的選擇上就只有type以及幾種size讓使用者選擇，據前面3.3節所述，high speed電晶體的F_min最小，因此使用dn型態的電晶體，而emitter width 增加會使F_min增加，所以emitter width要選擇最小值。接下來只剩下變數Finger數以及emitter length，Finger x emitter length的大小增加時，

Ropt會變小，而該電路是設計同時處理2.4GHz和5.2GHz兩個頻率的訊號，所以希望電晶體的Finger x emitter length夠大，使這兩個頻率的

Ropt接近50Ω 。根據上述的條件，電路選擇dn155C2的電晶體來設計低雜訊放大器。

(3) 中間級匹配網路

傳統的疊接低雜訊放大器，如圖(3.43)所示。第一級共射極電感

性退化架構的輸出端，看到的阻抗 _out1

RFin Matching Network Matching Network

圖(3.44) (a)雙頻道中間級匹配網路

real(Zopt1)=91.0122.400GHz m11 freq=

real(Zopt1)=62.1915.200GHz

圖(3.45) 電路雙頻道 Re[Z_opt] 模擬

2 3 4 5 6 7 8 9

1 10

-50 0 50

-100 100

freq, GHz

imag(Zopt1) m10

m11

m10freq=

imag(Zopt1)=40.4222.400GHz m11freq=

imag(Zopt1)=-9.8035.200GHz

圖(3.46) 電路雙頻道 Im[Z_opt] 模擬

cir_pts (0.000 to 51.000)

NsCircle1GaCircle1

圖(3.47) 2.4GHz 之 Noise circle 與G_A circle 模擬

cir_pts (0.000 to 51.000)

NsCircle1GaCircle1

圖(3.48) 5.2GHz 之 Noise circle 與G_A circle 模擬

2 4 6 8 10 12 14 16 18

2 4 6 8

dB(S(1,1)) m5 m6

dB(S(2,2))

dB(S(2,1))=12.7342.400GHz m4 freq=

nf(2)=1.7892.400GHz m2 freq=

nf(2)=2.2495.200GHz m12freq=

NFmin=1.4392.400GHz m13 freq=

NFmin=2.1975.200GHz

圖(3.55) 中間級匹配之差動雙頻道 LNA -NF 模擬

2 4 6 8

圖(3.47)以及圖(3.48)的Noise circle以0.1dB劃一單位圓而G_A circle則是以0.5dB劃一單位圓，其餘模擬結果數據將整理於表3.3。

0 1 2 3 4 5 6 7 8 9 10

-35 -30 -25 -20 -15 -10 -5 0 5 Frequency @ 2.2 GHz

OutputPower(dBm)

Input Power (dBm) IP1dB=-14 dBm Frequency @ 5 GHz

OutputPower(dBm)

Input Power (dBm) IP1dB=-10 dBm IIP3=0 dBm

圖(3.61) 中間級匹配之差動雙頻道LNA -High Band 線性度量測結果

圖(3.62) Die Photo (1.3 mm X 1 mm)

量測時使用 on-wafer 的4-Port 高頻量測環境，由4-Port 向量網路分析儀量得 S 參數，而雜訊指數是由高頻雜訊參數量測系統所量得。

晶片的大小為1.3 X 1 mm²，圖(3.62)為晶片實作照片，圖中可以看到，

射頻差動輸入埠在晶片的左邊，差動輸出埠在晶片的右邊，DC pad 在晶片的上、下方各兩個 DC 點針，上、下方左邊的 DC pad 為提供第二級電晶體的 DC，上方右邊的 DC pad 為提供 V_CC的 DC，下方右邊的 pad 為接地。DC pad 周圍的電容，皆是用來 DC 穩壓之用。

3.5.5 結果與討論

圖(3.58)為該電路的S_D2D1量測結果，由該圖可以發現S_D2D1有兩個 peak，可以同時放大兩個頻段的訊號，但其操作頻率同時向下偏移了 200MHz。因此，低頻段的中心頻率從2.4GHz 向下偏移到2.2GHz，其功率增益為12.17dB，電壓增益為22.3dB。高頻段的中心頻率從5.2GHz

Input Output

DC Pad

DC Pad DC Pad

DC Pad

向下偏移到5GHz，其功率增益為11.46dB，電壓增益為23.64dB。若不考慮頻率偏移，該電路在低頻段2.4GHz 時，其功率增益為12.42dB，

電壓增益為20.74dB。在高頻段5.2GHz 時，其功率增益為10.34dB，

電壓增益為19.11dB。從量測結果可以發現，高頻段的功率增益都差不多，主要是因為電晶體在高頻段時相對於在低頻道的功率增益會較小，所以設計差動電感的 Q 值在高頻時較好，導致在高頻段時有較好的功率增益，但頻寬相對較小，而在低頻 Q 值較差，所以頻寬也相對較寬，而功率增益則下降到跟高頻對差不多。

圖(3.57)為該電路的S_D1D1、S_D2D2量測結果，由該圖可以發現S_D1D1與

SD2D2皆有兩個 notch。同樣地，其操作頻率皆向下偏移。該電路在低頻段2.2GHz 時，其輸入反射損耗為-6.72dB，輸出反射損耗為-9.7dB。

該電路在高頻段5GHz 時，其輸入反射損耗為-7.13dB，輸出反射損耗為-10.2dB。若不考慮頻率偏移，該電路在低頻段2.4GHz 時，其輸入反射損耗為-7.82dB，輸出反射損耗為-7.83dB。在高頻段5.2GHz 時，

其輸入反射損耗為-7.07dB，輸出反射損耗為-6.96dB。

圖(3.59)為該電路的雜訊指數量測結果，由該圖可以發現雜訊指數有兩個 notch。該電路在低頻段2.2GHz 時，其雜訊指數為2.78dB，

在高頻段5GHz 時，其雜訊指數為3.52dB。若不考慮頻率偏移，該電路在低頻段2.4GHz 時，其雜訊指數為2.88dB，在高頻段5.2GHz 時，

其雜訊指數為3.5dB。

由圖(3.60)與圖(3.61)可以觀察到，該電路低頻段與高頻段的線性度特性表現，由單調(one -tone)功率量測，可以發現該電路低頻段時的 IP1dB 為-14dBm，高頻段時的 IP1dB 為-10dBm。由雙調(two-tone)

功率量測，可以發現該電路低頻段時的 IIP3為-4dBm，高頻段時的 IIP3 為0dBm。對於該電路而言，因為在高頻段時的增益較低，所以其線性度的表現比低頻段較好。該電路在低頻段與高頻段時，皆有不錯的線性度表現。

表3.3 Inter-stage matching differential dual-band LNA 模擬與量測結果

Inter-Stage matching differential dual-band LNA (TSMC 0.35μm SiGe BiCMOS)

Item Simulation Measurement

Frequency 2.4GHz 5.2GHz 2.2GHz

(2.4GHz)

5GHz (5.2GHz)

S21 (dB) 12.734 11.686 12.17

(12.42)

NF (dB) 1.789 2.249 2.78

(2.88)

3.52 (3.5)

S11 (dB) -8.97 -10.014 -6.72

(-7.82)

-7.13 (-7.07)

S22 (dB) -6.247 -5.124 -9.7

(-7.83)

-10.2 (-6.96)

IP1dB (dBm) N/A N/A -14 -10

IIP3 (dBm) N/A N/A -4 0

Supply Voltage 2.5 V 2.5 V

Supply Current 20 mA 20 mA

第四章

60GHz 驅動放大器設計

4.1 前言

毫米波頻段系統提供了較寬的頻帶，滿足了現代通訊高速率與大容量的需求，音而成為了近十年來歐、美、日等先進國家無線寬頻通訊產品之重要技術，例如區域多點分佈服務系統(LMDS：Local Multipoint Distribution Service)。目前使用高頻段毫米波頻段的系統甚多，如符合 IEEE 802.16 的寬頻無線接取系統（BWA：Broad band Wireless Access）、23~28 GHz 之高速率無線電數據機（Radio

Modem），35~44 GHz 之超小型口徑通訊站（USAT）、60 GHz 之高速率無線區域網路、35~77 GHz 之汽車防撞雷達及衛星通信系統等。

此章節電路是在設計在毫米波頻段 V band (60GHz)的驅動放大器及功率放大器，由於 60GHz 的量測設備必須要到國家奈米元件實驗室(National Nano Device Laboratories)NDL 去做測試，而 NDL 只有提供 110GHz 的 S-parameter 以及功率特性，沒有 60GHz 的 Load Pull 量測環境，因此，實驗中將利用 S 參數建立元件小訊號模型，並利用 I-V Curve 畫出的最佳電阻值代回小訊號模型得到最佳輸出功率匹配點，來取代 Load Pull 量測。

傳統 bonding wire 對一般低頻電路的影響不大，但是在頻率 60GHz 的時候，bonding wire 已經超過

4的傳輸線長，因此會大大影響電路匹配特性，所以在實作中利用低成本的氧化鋁陶瓷基板進行覆晶封裝(flip-chip)方式，使電路在高頻下仍然不會因為 bonding wire 影響其電路特性。

4.2 基本放大器設計原理

一般在設計放大器時有幾個重要依據，其中最重要的兩個方向即是穩定度和阻抗匹配的問題，穩定度是希望此放大器不要發生振盪問

題，而阻抗匹配則是希望能將最大的輸入功率傳送到負載端，底下則針對這兩部分進行討論[1][2]。

4.2.1 無條件穩定(unconditionally stable)

如圖(4.1)所示，電路選擇一顆電晶體做匹配時，有可能匹配完成

當

4.2.3 阻抗匹配

P power delivered to the load G P power available from the source

S or S

S S

P power delivered to the load

G S

P power input to the network S

 

P power available from the network

G S

P power available from the source S

 都採用 co-planar waveguide (CPW) 使得 flip-chip bonding 造成高頻的損耗較小，而電路中間級匹配則是使用 microstrip line (MS) 來達到兩邊共軛匹配，此作法將會比 CPW mode 使用更小的 IC 面積，整體架構如圖(4.3)所示。

傳輸線輸入端與輸出端採用 CPW mode，是因為此 CPW 模態在覆晶封裝 millimeter-wave monolithic microwave integrated circuits (MMIC)時，電子在 IC 與基板之間的傳送會較連續，而中間級傳輸線匹配採用 MS mode，原因在於由於 MS mode 電場分佈主要是在

substrate 裡面，所以_eff值比電場分佈在空氣中高，由公式

2 2 2

  

     ，可以發現同頻率下，越高波長越短，因此在兩顆電積體中間做共軛匹配時，相較於使用 CPW mode，MS mode 使用的傳輸線長度下可以較短，同樣的，較短傳輸線長度 substrate loss 也較小[4]。如圖(4.4)所示，

圖(4.3) CPW-MS-CPW 兩級驅動放大器架構

圖(4.4)(a)MS 電場分佈 (b)CPW 電場分布

而 CPW 與 MS 的連接則是利用一顆電晶體兩邊的 Via hole 將此兩種模態作連結，如圖(4.5)所示，CPW 兩邊 ground 經過電晶體 Via holes 將訊號 ground 拉往 backside ground，因此連結了 CPW 與 MS 傳輸線模態。

圖(4.5) CPW-MS-CPW 兩級驅動放大器架構

4.3.2 晶片量測結果

40 50 60 70

-30 -25 -20 -15 -10 -5 0 5 10 15 20 25

S11,S21(dB)

Frequency(GHz)

S₁₁with FCB S₂₁with FCB S₁₁without FCB S₂₁without FCB

圖(4.6) FCB 前後S₁₁、S₂₁比較

Backside ground

pHEMT transistor

Via hole

10 20 30 40 50 60 70 S₁₂without FCB S₂₂without FCB

圖(4.7) FCB 前後S₁₂、S₂₂比較

Output Power(f₁) Output Power(2f₁-f₂) [email protected]

OutputPower(dBm)

Input Power (dBm)

IP1dB=-24dBm IIP3=-12dBm

圖(4.8) IP1dB 與 IIP3 量測結果 (LO:53.5GHz)

圖(4.9) 覆晶封裝前之 60GHz 驅動放大器

圖(4.10) 覆晶封裝之 60GHz 驅動放大器

量測時使用 NDL 的 on-wafer 高頻量測環境，由2-Port 110GHz 網路分析儀量得 S 參數。晶片的大小為2 X 1mm²，圖(4.8)為晶片實作

Input Output

DC Pad DC Pad

Input Output

DC Pad DC Pad

DC Pad

照片，圖中可以看到，射頻訊號輸入埠在晶片的左邊，輸出埠在晶片的右邊，DC pad 在晶片上方及下方，下方兩邊的 DC pad 為提供二級電晶體 Gate 的 DC bias，上方兩邊的 DC pad 為提供V_DD的 DC， DC pad 周圍的電容，皆是用來 DC 穩壓之用，圖(4.9)則是晶片經過 flip-chip 處理後的照片。

4.3.3 結果與討論

圖(4.6)以及圖(4.7)則為晶片在 flip-chip 前後量測的結果，由圖可以明顯的發現功率增益S₂₁的 peak 值從模擬的 60GHz 飄到 53.5GHz，

值為 14.81dB，輸入反射損耗S₁₁為-13.3dB 低於-10B，輸出反射損耗S₂₂

為-27dB，隔離度S₁₂小於-30dB，而電路在經過 flip-chip 處理過後，電路 matching 又再飄移到 53GHz，功率增益S₂₁值為 14.52dB，輸入反射損耗S₁₁為-18.1dB 低於-10B，輸出反射損耗S₂₂為-23dB，隔離度S₁₂小於-30dB。flip-chip 過後電路特性S₂₁頻率位置與大小值沒有相差很多，因此驗證了 flip-chip 不太影響 matching，以及在輸入\輸出端利用 CPW mode 使得晶片與基板電場傳遞時，會有較小損耗的目的。

由於電路在作設計時，ADS 沒有提供 CPW mode 傳輸線的模型，

因此在設計時，傳輸線的部份都需要 EM 軟體模擬額外模擬，增加了電路設計的不確定性，並且在電晶體 CPW mode 轉 MS mode 或 MS

在文檔中雙頻道可調式吉伯特混頻器、雙頻道差動低雜訊放大器與毫米波驅動放大器 (頁 112-0)

第三章 雙頻道低雜訊放大器設計

3.5 實作三，中間級匹配之差動雙頻道 LNA

(1) 電路架構

(2) 電晶體元件設計

(3) 中間級匹配網路

Input Output

DC Pad

DC Pad DC Pad

DC Pad

第四章

60GHz 驅動放大器設計

4.1 前言

4.2 基本放大器設計原理

Input Output

DC Pad DC Pad

DC Pad DC Pad

Input Output

DC Pad DC Pad

DC Pad

DC Pad

第三章雙頻道低雜訊放大器設計