電路架構

P power available from the network

G S

P power available from the source S

 都採用 co-planar waveguide (CPW) 使得 flip-chip bonding 造成高頻的 損耗較小，而電路中間級匹配則是使用 microstrip line (MS) 來達到兩 邊共軛匹配，此作法將會比 CPW mode 使用更小的 IC 面積，整體架 構如圖(4.3)所示。

傳輸線輸入端與輸出端採用 CPW mode，是因為此 CPW 模態在 覆晶封裝 millimeter-wave monolithic microwave integrated circuits (MMIC)時，電子在 IC 與基板之間的傳送會較連續，而中間級傳輸線 匹配採用 MS mode，原因在於由於 MS mode 電場分佈主要是在

substrate 裡面，所以_eff值比電場分佈在空氣中高，由公式

2 2 2

LC

  

     ， 可以發現同頻率下，越高波長越短，因此 在兩顆電積體中間做共軛匹配時，相較於使用 CPW mode，MS mode 使用的傳輸線長度下可以較短，同樣的，較短傳輸線長度 substrate loss 也較小[4]。如圖(4.4)所示，

圖(4.3) CPW-MS-CPW 兩級驅動放大器架構

圖(4.4)(a)MS 電場分佈 (b)CPW 電場分布

而 CPW 與 MS 的連接則是利用一顆電晶體兩邊的 Via hole 將此兩種 模態作連結，如圖(4.5)所示，CPW 兩邊 ground 經過電晶體 Via holes 將訊號 ground 拉往 backside ground，因此連結了 CPW 與 MS 傳輸線 模態。

圖(4.5) CPW-MS-CPW 兩級驅動放大器架構

4.3.2 晶片量測結果

40 50 60 70

-30 -25 -20 -15 -10 -5 0 5 10 15 20 25

S11,S21(dB)

Frequency(GHz)

S₁₁with FCB S₂₁with FCB S₁₁without FCB S₂₁without FCB

圖(4.6) FCB 前後S₁₁、S₂₁比較

Backside ground

pHEMT transistor

Via hole

10 20 30 40 50 60 70 S₁₂without FCB S₂₂without FCB

圖(4.7) FCB 前後S₁₂、S₂₂比較

Output Power(f₁) Output Power(2f₁-f₂) [email protected]

OutputPower(dBm)

Input Power (dBm)

IP1dB=-24dBm IIP3=-12dBm

圖(4.8) IP1dB 與 IIP3 量測結果 (LO:53.5GHz)

圖(4.9) 覆晶封裝前之 60GHz 驅動放大器

圖(4.10) 覆晶封裝之 60GHz 驅動放大器

量測時使用 NDL 的 on-wafer 高頻量測環境，由2-Port 110GHz 網路分析儀量得 S 參數。晶片的大小為2 X 1mm²，圖(4.8)為晶片實作

Input Output

DC Pad DC Pad

DC Pad DC Pad

Input Output

DC Pad DC Pad

DC Pad

DC Pad

照片，圖中可以看到，射頻訊號輸入埠在晶片的左邊，輸出埠在晶片 的右邊，DC pad 在晶片上方及下方，下方兩邊的 DC pad 為提供二級 電晶體 Gate 的 DC bias，上方兩邊的 DC pad 為提供V_DD的 DC， DC pad 周圍的電容，皆是用來 DC 穩壓之用，圖(4.9)則是晶片經過 flip-chip 處理後的照片。

4.3.3 結果與討論

圖(4.6)以及圖(4.7)則為晶片在 flip-chip 前後量測的結果，由圖可 以明顯的發現功率增益S₂₁的 peak 值從模擬的 60GHz 飄到 53.5GHz，

值為 14.81dB，輸入反射損耗S₁₁為-13.3dB 低於-10B，輸出反射損耗S₂₂

為-27dB，隔離度S₁₂小於-30dB，而電路在經過 flip-chip 處理過後，電 路 matching 又再飄移到 53GHz，功率增益S₂₁值為 14.52dB，輸入反 射損耗S₁₁為-18.1dB 低於-10B，輸出反射損耗S₂₂為-23dB，隔離度S₁₂小 於-30dB。flip-chip 過後電路特性S₂₁頻率位置與大小值沒有相差很 多，因此驗證了 flip-chip 不太影響 matching，以及在輸入\輸出端利 用 CPW mode 使得晶片與基板電場傳遞時，會有較小損耗的目的。

由於電路在作設計時，ADS 沒有提供 CPW mode 傳輸線的模型，

因此在設計時，傳輸線的部份都需要 EM 軟體模擬額外模擬，增加了 電路設計的不確定性，並且在電晶體 CPW mode 轉 MS mode 或 MS mode 轉 CPW mode 的電場分佈，這部份也沒有辦法做相當準確的估 計，因此量測到的中心頻率 53GHz 與電路設計的 60GHz 有一段差距。

表4.1 60GHz Flip-Chip Driving Amplifier 量測結果

60GHz Flip-Chip Driving Amplifier

(WIN 0.15um PHEMT)

Item Before (FCB) After (FCB)

Frequency 53.5 GHz 53 GHz

S21 (dB) 14.81 14.52

S11 (dB) -13.3 -18.1

S22 (dB) -27 -23

S12 (dB) < -30 < -30

IP1B(dBm) -24 N/A

IIP3(dBm) -12 N/A

Die size 2.0mm x 1.0mm

4.4 實作二， 60GHz 驅動放大器

4.4.1 電路架構

本電路同樣的利用 WIN 0.15m PHEMT 製作實現兩級驅動放大 器。希望能在輸出端得到較大的輸出功率，因此第一級並聯兩顆 (2x50m)電晶體，第二級並聯四顆(2x50m)電晶體，最大增益不變 的情況下，改善輸出功率，電路架構如下圖(4.11)所示，

VDD VDD

VGG VGG

2*50 4X 2*50 2X

圖(4.11) 60GHz 驅動放大器架構

並聯電晶體數目改善輸出功率的同時，也要確保不同增益路徑的 輸出功率能同相位相加，因此電路以樹枝狀的方式來做設計。電路設 計在汲級電壓 3V，閘級電壓-0.2V(最大g_m偏壓點)，並在偏壓點(DC pad)並聯電容電阻以去除 DC 不必要的雜訊，防止 DC 雜訊造成電路 振盪。

4.4.2 晶片量測結果

50 55 60 65 70 -20

-10 0 10

S11

S₂₁ S11,S21(dB)

Frequency (GHz)

圖(4.12) 60GHz 驅動放大器-S₁₁、S₂₁量測結果

50 55 60 65 70

-60 -50 -40 -30 -20 -10 0

S₂₂ S₁₂

S22,S12(dB)

Frequency (GHz)

圖(4.13) 60GHz 驅動放大器-S₂₂、S₁₂量測結果

圖(4.14) 60GHz 驅動放大器

量測時使用 NDL 的 on-wafer 高頻量測環境，由2-Port 110GHz 網路分析儀量得 S 參數。晶片的大小為3 X 2mm²，圖(4.14)為晶片實 作照片，圖中可以看到，射頻訊號輸入埠在晶片的左邊，輸出埠在晶 片的右邊，6 Pin DC pad 在晶片上方及下方，分別為提供二級電晶體 Gate 的 DC bias 以及提供電路的V_DD， DC pad 周圍的電容，皆是用 來 DC 穩壓之用。

4.4.3 結果與討論

圖(4.12)以及圖(4.13)為晶片 S 參數量測結果，由圖可以明顯的發 現功率增益S₂₁值在 60GHz 為 5.77dB，輸入反射損耗S₁₁為-13.76dB 低 於-10B，輸出反射損耗S₂₂為-14.62dB，隔離度S₁₂小於-45dB。電路在 60GHz 頻率匹配上做的很準確，美中不足的是功率增益S₂₁不夠大。

DC Pad

DC Pad

Output

Input

表4.2 60GHz Driving Amplifier 量測結果

60GHz Driving Amplifier

(WIN 0.15um PHEMT)

Frequency 60 GHz

S21 (dB) 5.77

S11 (dB) -13.76

S22 (dB) -14.62

S12 (dB) < -50

Die size 3.0mm x 2.0mm

4.5 實作三，MHEMT 製程之 60GHz 驅動放大器

4.5.1 電路架構

本電路同實驗一，利用採用尺寸最小的電晶體(2x50m)做出兩級 的 60GHz 驅動放大器，不同的是採用 MHEMT 製程，希望能獲得更 高的增益，電路架構如下圖(4.15)所示，

VDD VDD

VGG VGG

圖(4.15) MHEMT 製程之 60GHz 驅動放大器架構

驅動放大器設計上必需先將電晶體的 S 參數定義好才能做設計，

由於製程廠沒有提供到 60GHz 的電晶體 S 參數，因此必需自行建立 小訊號模型。利用製程廠提供的電晶體，如圖(4.16)所示，在國家奈 米實驗時提供的高頻 110GHz 網路分析儀系統下量測，再建立小訊號 模型匹配量測資料並去除電晶體前後傳輸線效果，得到電晶體小訊號 模型，小訊號模型架構如下圖(4.17)所示，

圖(4.16) MHEMT 製程電晶體(2x50m)

圖(4.17) 小訊號 S 參數模型架構

圖(4.18) 小訊號模型與量測資料比較

4.5.2 晶片量測結果

40 50 60 70 80

-30 -20 -10 0 10

S21

S₁₁ S11,S21(dB)

Frequency (GHz)

圖(4.19) MHEMT 製程之 60GHz 驅動放大器-S₁₁、S₂₁量測結果

20 40 60 80 100

0 120

5 10 15 20 25

0 30

freq, GHz

MaxGain1deb_fit_CPW_sparameter_1..MaxGain1

40 50 60 70 80 -60

-50 -40 -30 -20 -10 0

S12

S22

S22,S12(dB)

Frequency (GHz)

圖(4.20) MHEMT 製程之 60GHz 驅動放大器-S₂₂、S₁₂量測結果

圖(4.21) MHEMT 製程之 60GHz 驅動放大器

量測時使用 NDL 的 on-wafer 高頻量測環境，由2-Port 110GHz 網路分析儀量得 S 參數。晶片的大小為1.5 X 1.1mm²，圖(4.21)為晶片 實作照片，圖中可以看到，射頻訊號輸入埠在晶片的左邊，輸出埠在 晶片的右邊，DC pad 在晶片上方及下方，下方兩邊的 DC pad 為提供

DC Pad

Output Input

DC Pad

DC Pad

DC Pad

二級電晶體 Gate 的 DC bias，上方兩邊的 DC pad 為提供V_DD的 DC，

DC pad 周圍的電容，皆是用來 DC 穩壓之用。

4.5.3 結果與討論

圖(4.19)以及圖(4.20)為晶片 S 參數量測結果，由圖可以明顯的發 現功率增益S₂₁值在 60GHz 為 11.15B，輸入反射損耗S₁₁為-9.17dB，輸 出反射損耗S₂₂為-8.44dB，隔離度S₁₂小於-30dB。電路在 60GHz 頻率 匹配上做的很準確，代表了小訊號模型的準確，美中不足的是功率增 益S₂₁沒有比 PHEMT 高，代表的是電路增益不是最大值。

表4.3 MHEMT 60GHz Driving Amplifier 量測結果

MHEMT 60GHz Driving Amplifier

(WIN 0.15um MHEMT)

Frequency 60 GHz

S21 (dB) 11.15

S11 (dB) -9.17

S22 (dB) -8.44

S12 (dB) < -30

Die size 1.5mm x 1.1mm

第五章

結論

本論文第二章利用了 TSMC 0.35 um SiGe BiCOMS 製程，實作與 量測”可調式雙頻道 IQ 降頻混波器”以及” 可調式雙頻道單邊升頻混 波器”，利用這兩種架構可以看到 CR-LR 取代 poly-phase 的特點，第 二章實驗一，”可調式雙頻道 IQ 降頻混波器”可以看出由於此機制為 可調，所以在 IQ 輸出端 IF 埠可以得到很好的雙頻道正交相位訊號，

在頻率 2.4GHz 時，gain mismatch 0.204%，phase mismatch 0.2 度，而 另一頻率 5.2GHz 時，gain mismatch 0.944%，phase mismatch 0.68 度。

同樣的，第二章實驗二，” 可調式雙頻道單邊升頻混波器”則利用 sideband rejection 看出此雙頻率正交相位的頻寬範圍，在頻率 2.4GHz 時，sideband rejection -30dB 的頻寬為 200MHz，在頻率 5.7GHz 時，

sideband rejection -30dB 的頻寬為 740MHz，由上述總結看出此可調式 雙頻道正交相位機制可以達到 802.11a/b/g 頻帶，並且有不錯的正交 相位特性，並且由 S 參數可以看到，此雙頻道正交產生機制是寬頻匹 配。在第二章實驗三中則是使用 WIN 0.15um PHEMT 製程技術，

實現了利用傳輸線產生正交相位，並結合主動電路達到”正交相位之 次諧波混頻器”，而利用傳輸線產生的正交訊號輸出 gain mismatch 1.29%，phase mismatch 0.16 度依舊有不錯表現。

論文第三章，利用 SNIM technique 實現了三顆低雜訊放大器。第 三章實驗一，利用 TSMC 0.13m CMOS 製程完成了一個具有 9.4GHz 單頻道低雜訊放大器，實驗結果顯示該低雜訊放大器在 1.2V 操作 時，擁有 13.41dB 的功率增益；3.34dB 的雜訊指數；-5.05dB 的輸入 反射損耗；-8.09dB 的輸出反射損耗；-14dBm 之 IP1dB 增益壓縮；

-4.5dBm 之 IIP3；與 22.2mW ([email protected])的功率消耗，由雜訊指 數可以驗證設計流程無誤。第三章實驗二，利用 TSMC 0.18m CMOS 製程完成了一個具有 2.2GHz、4.6GHz 的使用變壓器型態之差動雙頻

道低雜訊放大器，實驗結果顯示該低雜訊放大器在 1.8V 操作時，擁 有 10.1、6.08dB 的功率增益；17.05、10.19dB 的電壓增益；3.23、4.37dB 的雜訊指數；-8.27、-14.93dB 的輸入反射損耗；-8.89、-9.1dB 的輸出 反射損耗；-4、0dBm 之 IP1dB 增益壓縮；5.5、9.5dBm 之 IIP3；與 36mW ([email protected])的功率消耗。第三章實驗三，利用 TSMC 0.35m

SiGe BiCMOS 製程完成了一個具有 2.2GHz、5GHz 的中間級匹配之 差動雙頻道低雜訊放大器，實驗結果顯示該低雜訊放大器在 2.5V 操 作時，擁有 12.17、11.46dB 的功率增益；22.3、23.64dB 的電壓增益；

2.78、3.52dB 的雜訊指數；-6.72、-7.13dB 的輸入反射損耗；-9.7、-10.2dB 的輸出反射損耗；-14、-10dBm 之 IP1dB 增益壓縮；-4、0dBm 之 IIP3；

與 50mW ([email protected])的功率消耗。

最後論文第四章則利用 WIN 0.15 um PHEMT 製程技術設計 60GHz 微帶線與共平面波導式的趨動放大器，並利用覆晶封裝的技 術，實際量測 Flip chip 前後的區別，並由量測結果可以發現以共平面 波導的方式來設計趨動放大器，其 Flip chip 的效果會比微帶線式的還 要好，即使在如此高頻，其覆晶封裝的技術仍然是可行的。

第二章：

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[13] H.-C. Chen, T. Wang, S.-S. Lu, and G.-W. Huang, “A monolithic 5.9-GHz CMOS I/Q direct-down converter utilizing a quadrature coupler and

[13] H.-C. Chen, T. Wang, S.-S. Lu, and G.-W. Huang, “A monolithic 5.9-GHz CMOS I/Q direct-down converter utilizing a quadrature coupler and

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