晶片實驗測試板

晶片的量測方式一樣是直接放置 PCB 上，並使用金線作 wire bonding 連接測試晶片與PCB。圖 7-2 為晶片實驗測試板的實體照片。測試晶片位於 電路板下半部份的中心位置黑色圓形的區域，已經使用黑膠覆蓋避免晶片與 空氣接觸，主要輸入輸出（I/O）訊號的走向與晶片之佈局一致。高速輸入 訊號由PCB 的左側輸入，傳送至 PCB 右側的輸出，而 clock 則由下方進入，

在這些主要的 I/O 與晶片之間我們繪製了具備 50Ω 特性阻抗的傳輸線

（Transmission Line），如圖中各端 SMA 接頭與晶片之間的實線所示，另外 其他主要的元件配置也都如圖中所標示。

圖7- 2 90nm 之晶片實驗測試板

7.3. 靜態參數（Static Parameters）量測結果

在第五章提到了在90nm 的測試機制中，我們是將 ADC 跟 DAC 串接起 來作量測，在此測試機制下，給予10GHz 的取樣訊號，對 ADC 輸入 differential DC 電壓，使 DAC 產生相對應於輸入的輸出電壓值，以此方式漸增改變

(0.6~1.0V)，利用測得的數據可畫出所量測之 DAC 輸入輸出轉換特性曲線

（DAC input-out transfer curve）與 ADC 輸入輸出轉換特性曲線（ADC input-out transfer curve），如圖 7-3 與圖 7-4 所示。

0 10 20 30 40 50 60

-0.4 -0.3 -0.2 -0.1 0 0.1 0.2 0.3 0.4

DAC input (code)

DAC output (V)

Measured DAC transfer curve @ Fclk = 10GHz

圖7- 3 90nm 量測之 DAC 輸入輸出轉換特性曲線

經由此兩轉換曲線可計算出DAC 與 ADC 個別的 DNL 和 INL，結果如 圖7-5 所示。DAC 的 DNL 變化從-0.3 到 0.1 LSB，INL 則介於-0.2 到 0.2 LSB 之間。ADC 的 DNL 為-0.4 到 0.4 LSB，INL 從-0.8 到 0.6 LSB。可知 DAC 的DNL 與 INL 都不超過 0.3LSB，，顯示 DAC 本身良好的線性度。ADC 的 DNL 與 INL 則都不超過 0.8LSB，而這些測得的 DNL 與 INL 都是在 10GS/s 的取樣率下得到的結果。

-0.4 -0.2 0 0.2 0.4 0

10 20 30 40 50 60

ADC input (V)

ADC output (code)

Measured ADC transfer curve @ Fclk = 10GHz

圖7- 4 90nm 量測之 ADC 輸入輸出轉換特性曲線

圖7- 5 90nm 測量之 DAC 與 ADC 之 DNL&INL

7.4. 動態參數（Dynamic Parameters）量測結果

我們將測試晶片中的ADC 與 DAC 串接形成 digital loopback 的型態，可 作所有動態參數（Dynamic Parameters）的量測與分析，本節所有提及的量 測結果都是在此測試模式下得到的結果。

7.4.1. 取樣時脈對各種動態參數

（Clock Frequency vs. Dynamic Parameters）

輸入0.5GHz、-1dBFS 的 sinusoidal 訊號，但改變取樣時脈訊號的頻率，

從6GS/s 逐步往上增加到 12GS/s，每個取樣訊號頻率下得到的各種動態參數 如圖7-6 所示。可看出整個資料轉換器對（Data Converter Pair）在取樣訊號 頻率在 11GS/s 以前，SNR 參數都沒有太大的變化，維持在 35dB 以上，一 直到12GS/s 曲線才有明顯開始下降的趨勢。SNDR 參數曲線在 12GS/s 以前 都在20dB 以上，一直到 12GS/s 左右，SNDR 參數開始有明顯的下降，降到 20dB 以下，也就是表示此資料轉換器的取樣時脈訊號頻率到 12GS/s 都可以 操作。由量測的結果顯示此組資料轉換器的效能受到諧波雜訊的影響很嚴 重，SNDR 所對應的有效位元數大約只有 3.6 bits 左右，與預期設計的 6 bits 的規格落差很大，接下來我們便將取樣頻率固定在10GS/s，作輸入訊號頻率 對各種動態參數的量測。

6 7 8 9 10 11 12 0

5 10 15 20 25 30 35 40

Clock Frequency (GHz)

dB/dBc

Measured Dynamic Parameter vs Clock @ Fin = 0.5GHz

SNR SNDR SFDR

圖7- 6 90nm 測量之不同取樣訊號頻率與各動態參數的關係

7.4.2. 輸入訊號頻率對各種動態參數

（Input Frequency vs. Dynamic Parameters）

在10GS/s 的取樣頻率下，將輸入的 sinusodial 訊號頻率從 500MHz 逐漸 增加到約 3.3GHz，可測得圖 7-7 的輸入訊號頻率對各種動態參數的關係。

觀察 SNDR 的響應曲線，可知整組資料轉換器對到 3.3GHz 之前都在 20dB 以上。而當輸入訊號超過2GHz 之後，主要因為訊號主 tone 的功率下降幅度 變快，而導致動態參數發生明顯的下降，不過 SNDR 仍有 21.7dB 以上。而 SFDR 在 3.3GHz 以內都可達到超過 25dBc 以上的水準； SNR 曲線則在 1.5GHz 內都有 30dB 以上的表現，超過 1.5GHz 之後會降到 25dB 左右。圖 7-8 顯示 10GS/s 取樣頻率下且輸入訊號頻率為 1.1GHz 時測得的輸出訊號頻 譜，計算該頻譜的動態參數可得SFDR 為 29.6 dBc、SNDR 為 24.2dB 且 SNR 為29.0 dB。圖 7-9 則為訊號頻率為 2.7GHz 時同樣訊號頻率下測得的輸出訊

號頻譜，計算可得SFDR 為 31.2 dBc、SNDR 為 21.7dB 且 SNR 達 23.8 dB。

跟130nm 的測試方式一樣，串接 A.DC 和 DAC 的量測結果必然包含了 DAC 本身所導致之 ZOH 效應的影響，因此我們在做量測時應把因為 DAC 的ZOH 效應所下降的主 tone 功率補償回去，而我們顯示的量測結果已經做 過補償後的結果。由圖7-8 跟 7-9 可以發現 noise flow 並沒有明顯上升但是 主 tone 功率卻下降的很明顯，但是在 SNDR 參數上的差異卻不大，因為諧 波雜訊也跟著降下來，這表示noise floor 沒有因為輸入訊號頻率上升而導致 ADC 的量化誤差(Quantization error)增加，但是數入訊號的功率確沒有完整 進入電路，而主 tone 功率的下降則可能是transmission line 的阻抗匹配沒有 設計好，而當輸入訊號頻率增加時可以真正進入電路的訊號功率也就越小。

0.5 1 1.5 2 2.5 3

0 5 10 15 20 25 30 35 40

Input Frequency (GHz)

dB/dBc

Measured Dynamic Parameter vs Fin @ Fclk=10GS/s

SNR SNDR SFDR

圖7- 7 90nm 測量之不同輸入訊號頻率與各動態參數的關係(@10GS/s)

圖7- 8 90nm 之輸入 1.1GHz 之 sinusodial 訊號@10GS/s 時測得之頻譜

圖7- 9 90nm 之輸入 2.7GHz 之 sinusodial 訊號@10GS/s 時測得之頻譜

0.5 1 1.5 2 2.5 3 -20

-15 -10 -5 0

Input Frequency (GHz)

Signal-tone Pwr(dBm)

Signal-tone Pwr vs. Fin @10GS/s

Signal-tone Pwr

圖7- 10 90nm 之主 tone 功率隨輸入訊號頻率變化之情形 (@10GS/s)

圖7-10 是在取樣頻率為 10GS/s 的情況下，主 tone 功率隨輸入訊號頻率 變化之情形，由圖中我們可以發現主tone 功率在 1.5GHz 內是維持在-5dBm，

而隨輸入訊號頻率增加超過1.5GHz 之後，主 tone 功率開始大幅下降，下降 到-13dBm，2.3GHz 以後更是下降到-15dBm 以下，此量測結果與 130nm 版 本的情形比較起來是稍微有比較好，但是與學長的量測結果相比較仍然是有 不小的落差。而這個主 tone 的功率變化對資料轉換器的效能影響非常大，

就像前面提到的，圖7-8 跟 7-9 兩者在主 tone 功率上很大的差距，也就是說 如果主 tone 功率有正常進入電路，此資料轉換器的效能可以更好。之前的 量測經驗應該在3GHz 以內都有-1dBm 左右的功率，這與現在的量測結果相 差實在很大，先前推測是 PCB 板的問題，但是口試委員有給我另外一些意 見，就是在這樣的量測方式之下，沒有辦法確定單獨 ADC 與 DAC 的效能，

輸入訊號功率也許是因為ADC 與 DAC 中間的路徑衰減掉了，或者是 ADC

和DAC 其中一個就有問題導致訊號根本沒有被量化處理，當然也就無法正 確的量測。還有就是我們在佈局(layout)上雖然有作 transmission line 設計，

但是高頻傳輸線的特性 matching 我們卻沒有很完整的考量，而訊號在我們 layout 中又比學長的 4-bit 需要更長的 path 來做處理，進一步造成訊號功率 的衰減。

7.5. 90nm 之功率消耗

整個測試晶片的功率消耗如表7-1 所示，在 10GS/s 的取樣頻率以及 1.0V 的供應電源下，DAC 只消耗約 91mW 的功率，且 ADC 消耗約 357mW，此 設計能高達 10GS/s 取樣率，但所消耗的功率卻相對低得許多。說明了我們 在先前所提到前置放大器的級數與功率確實有朝向最佳化的效果。整個測試 晶片包含DfT 考量的部分總共消耗約 448mW。

表7- 1 90nm 之測試晶片之功率消耗比較表

Blocks

Analog Digital Total

DAC _{16 75 91}

ADC 183 174 357

Total Power Consumption

including the DfT Circuits

199 249 448

Unit : mW