1.1. 研究背景
隨著科技的演進，電腦的運算速度越來越快，甚至已經達到每秒數十 億(GHz)的境界，因此資料傳輸量也大幅增加，為了面對此種需求，傳統平 行界面技術已不可行，如何提升資料傳輸率（data rate）才是當務之急。在 各種通訊傳輸系統中，高速介面電路已經被廣泛的使用，並列式匯流排
（Parallel Bus）已逐漸被串列式匯流排（Serial Bus）所取代，成為高速通 訊傳輸技術的主流[1]。串列式傳輸可降低硬體設計的複雜度，並且增進系 統的功率消耗效率，也就是使一瓦特（Watt）的功率消耗能提供更高的資 料傳輸量。以常見的電腦傳輸介面為例，如圖1-1，通用序列匯流排（USB；
Univeral Serial BUS）連接埠已經即將邁入 USB3.0，預計可以達到 4.8Gbps
（600MB/s）的傳輸速率；另一個常見的例子是 PC 中的傳輸介面也已經被 低壓差動訊號（LVDS；Low Voltage Differential Singaling）的匯流排介面所 取代，像是Serial-ATA 和 PCI-Express。
然而，可以預見的是未來大家都希望把所有的東西都做進晶片裡面，
這樣做的好處是可以避免訊號有多餘的雜訊干擾；就算有雜訊，所有的電 路也都是在相同的環境下做處理，對於整個系統是比較好的，也就是所謂 的系統整合晶片（SoC；System on Chip），因此如何提昇晶片與晶片間的連 結傳輸是一大挑戰，也就是高速I/O 介面所要去克服的。
圖1- 1 基本的電腦傳輸介面架構圖
1.2. 研究動機與目的
一般而言，在數位傳輸系統中若沒有加入其他的機制通常就是以數據 流(Bit Stream)的方式傳輸，也就是以邏輯準位(Logic Level) ”0” 和 ”1” 來 傳輸，但是這樣子一次只能傳輸ㄧ個位元，當傳輸資料量暴增後，會受到 傳輸系統頻寬的限制，現在已不敷使用，因此，一些新的調變機制便被提 出來，如non-binary Pulse Amplitude Modulation（PAM）[2]或 Quadrature Amplitude Modulation（QAM）等已被大量應用，成為通訊系統中相當常見 的技術。
所謂的PAM 調變機制的概念就是一次不要只傳輸一個位元的訊號，若 能夠一次傳輸多個位元訊號，則就能在相同的速率下提升資料傳輸量。所
以一次將多個平行並列的Bit Stream 數位訊號轉換成相對應的類比訊號再 做傳輸，這就是PAM 的處理方式。有別於數位訊號不是”0”就是”1＂，類 比電壓訊號可以代表更多的準位，若以一次傳送3 位元的訊號為例，調變 後便可得到8 個可能的電壓位準狀態的類比輸出訊號，且由低到高，每個 電壓位準所對應代表的數位訊號分別為000、001、010、011、100、101、
110 及 111，這種將多個位元（multiple bits）一起表示的方式稱做一個符號
（symbol），因此若有 N 個位元，則表示出來的符號就有 2N個可能的狀態
（State, S）。因此在相同的時間下，使用 PAM 調變機制的傳輸系統最大可 以提高原本傳輸量N 倍的傳輸資料量。
無論使用什麼傳輸系統，目的都是希望在越短的時間內完成傳輸，也 就是傳輸數率越快越好，而由上一段介紹可以知道使用類比訊號傳輸可以 得到比較大的傳輸量，但是限在所有的系統都是使用數位方式在作操作，
因此類比訊號與數位訊號之間的轉換就成為了一個相當重要的部份，如果 這兩者之間的轉換速率越快，整體傳輸的速率也就越快，在此目標的前提 下，我們就會需要一組可以操作在非常高速的資料轉換器對(Data Converter Pair)，包括類比數位轉換器(Analog-to-Digital Converter, ADC)和數位類比轉 換器(Digital-to-Analog Converter, DAC)，但是因為是用於傳輸系統，所以 只需中等的解析度(Resolution)，依照需求所訂立出的資料轉換器對－ADC 與DAC 之主要規格與其所使用的製程如下表 1-1 所示。
表1- 1 ADC 與 DAC 之規格 Two Designs
Technology TSMC 130nm CMOS RF UMC 90nm CMOS Supply Voltage 1.2 V 1.0V
Sampling Rate 5 G-Samples/s 10 G-Samples/s
Resolution 6 bits
I/O Full Swing Differential ±400 mV I/O Termination On-chip 50Ω Terminaton
而在現有已知文獻中，取樣頻率在GS/s 以上之資料轉換器大都為使用 SiGe 或 GaAs 這類的製程[3][4]，這類製程相當適合用於高速電路，但其相 對應消耗的功率也相當驚人。而現今CMOS 製程技術相當成熟與低廉，固 大部分的類比電路都是使用CMOS 製程來設計，而且 CMOS 製程擁有整合 性強的優勢，對實現整合的系統晶片(System on Chip, SOC)是一大利多，因 此我們所要設計的高速資料轉換器預計也是使用CMOS 製程，將以國家晶 片中心(CIC)所提供的台積電(TSMC) 0.13μm CMOS Mixed-Mode RF 製程以 及聯電(UMC)90 奈米(90nm) CMOS Mixed-Signal Low-K 製程來實現。
1.3. 論文章節組織
本論文一共分為八章，第二章會對常見的用來評斷資料轉換器(ADC 和 DAC)效能優劣的參數做介紹，這樣對後面章節的閱讀才不會有所誤解。而 為了節省篇幅，之後的設計說明及模擬結果都以90nm 的版本為主。第三章 便會分析並討論如何實現我們所要設計的這組 10GS/s 6-bit 高速資料轉換 器對，包括架構的選擇、電路的設計考量與實現。第四章則是第三章所設 計完的資料轉換器對的詳細模擬結果。接下來第五章會針對我們如何來測 量 這 組 高 速 資 料 轉 換 器 對 作 說 明 ， 也 就 是 可 測 試 性 設 計
（Design-for-Testability, DfT），使的測試晶片可以有效的做量測，除此之外 還有我們在佈局(layout)上所做的考量。第六章是使用 TSMC 0.13μm 製程所 實現之測試晶片完整的量測結果，包括測試環境的設定以及各種參數的量 測與比較。第七章則是使用UMC 90nm 製程所實現之測試晶片完整的量測 結果，並且會跟第六章的量測結果做分析與比較。最後第八章會對本論文 提出結論。