測試晶片之佈局（Layout）

圖5-19 顯示整個 ADC 與 DAC 之晶片佈局圖（Layout），使用UMC 90nm CMOS Mixed-Mode 1P9M Low-K 的製程。ADC 的有效面積（active area）約 為0.370.76mm²，DAC 的有效面積約為0.280.26mm²。

圖5- 13 測試晶片（test chip）之佈局圖（Layout）

由於考量到晶片下針量測的需求，因此訊號的走向為由左至右，左邊為 ADC 類比訊號輸入端，下方為取樣時脈訊號輸入端，而右方為 DAC 的類比 訊號輸出端，故 ADC 與 DAC 分別放置（placement）在左側以及右側。另

外左右兩側的輸入輸出以及下方取樣訊號輸入側的 PAD 都依照 CIC 量測實 驗室所提供之探針的規範來擺放，上方全部都是DC 訊號用的 PAD。由於整 個晶片會消耗相當程度的功率，因此必需使用適當數量的PAD，以作傳輸電 源之用。整個晶片的面積約為 。另外輸入、輸出及 Clock 這些 要下針的高速訊號線在晶片內是以 50Ω 特性阻抗的傳輸線（Transmission Line）來繪製，我們使用最上層的金屬（Metal9）來設計，使得該傳輸線對 基底有較小的寄生電容效應，並根據製程資料計算出適當的線寬，使其在高 頻時反射量較少、能較順利傳輸。且在佈局中的每條線都有考慮到要承受的 電流，去畫其相對所需的寬度。

1 2

. 1 12 .

1  mm

圖5- 14 ADC 與 DAC 核心之佈局

圖5-14 顯示晶片核心 ADC 及 DAC 的佈局圖，主要的 functional block 也都標示在圖中。因為整個佈局會被 圍起來的大小所限制，所以在核 心 電 路 以 外 的 地 方 ， 我 們 在 幾 個 比 較 大 面 積 的 空 間 使 用

（ ）電容，用來解耦合（ ） 訊號上可能出

現的雜訊或其他干擾，以獲得較穩定的 訊號；而其他零星部分的面積，

我們大量使用如圖 所示的三明治（ ）結構的電容來填補。這主

要是利用各層金屬之間的材質當作電容， 。我們使

用 至 這幾層來製作，其作用也是用作解耦合電容（

，穩 訊號並降低電源端的擾動。至於主要電流走線以

這幾層厚金屬 為主，原因是這幾層金屬單位面積所

片又是相當消耗功率的，所以 必須確保有足夠的承載能力。

PAD

MIM Metal-Insulator-Metal decpupling DC

DC 5-15 sandwich

可得到類似於電容的效果

Metal1 Metal5 Decoupling

Capacitor） 定DC Metal

6 至 Metal 9 (heavy metal)

能承受的電流量是比較高的，而我們的測試晶

V

V

−

M2 M4

M3 M5

M1

圖5- 15 三明治（sandwich）電容之結構

第六章 130nm之實驗晶片量測結果

本章節為130nm 之測試晶片的量測結果，首先會介紹我們的量測環境以 及所使用到的儀器，接下來是說明量測時所使用的 板，量測的結果包 含有靜態參數和動態參數兩部份以及功率消耗，晶片顯微照片也會有所說 明。而我們一共使用了兩種製程來實現前面所介紹的架構，第一種是使用 來實現，實現規格為取樣頻

x M L c 來實現，規格就是我們前面所預期的

μm CMOS Mixed-Mode RF technology 在

相同架構下實現 、

試晶片有比較完整的測試模式，在稍