正交相位產生方式

正交訊號產生方式不外乎五種方法，方法一，除頻器(Divider) [15]，除二除頻器可以將差動訊號轉換為正交訊號，但輸入的差動訊 號頻率需要為正交訊號頻率的兩倍，因此在高頻電路設計上將會有 困難。方法二，正交相位壓控振盪器(Quadrature VCO)[16]-[18]，架 構有很多種，電路特性則是在 phase noise 與 quadrature accuracy 之 間做取捨。方法三，

λ4耦合線(Coupler)[19]-[21]，大部分都還是實作 在 MMIC 運用中，因為在低頻很難將傳輸線整合進 IC 裡，即使利用 繞線縮小面積整合在 IC 上，都很難確保相位的準確度以及振幅的平 衡。方法四，環形震盪器(Ring Oscillators)[22]-[24]，雖然可以提供比 LC 震盪器更寬頻的震盪頻率，但利用此架構無法產生準確的正交訊 號與 phase noise，將會惡化整個系統。方法五，由 RC-CR 所組成的 正交相位產生器(polyphase filter)[25][26]，由於製程上的誤差，實作 上必須利用多級的 RC-CR 來確保正交相位準確，但相對的電阻損耗 也會變大，並且電阻的自振頻率與寄生效應並不適合運用在高頻電 路設計。因為是操作在2.4GHz 的電路，除頻器若能以低電流為目標，

應能符合輸出正交訊號穩定及低功率的要求 3.8.3 除頻器分析

在通訊系統之中，不管是在發送端或接收瑞都需一個穩定的本地 端信號，在前面的實作中以多相位濾波器來達到四相位產生，但其操 作頻率會受被動元件變異所影響且輸出正交信號只有在共振頻有良 好的表現。另外，本地端信號越接近方波，其斜率越大，切換端操作 在 Zero Crossing 越短，對輸出造成的雜訊越小。除頻器能提供近似 方波，又能產生良好的正交輸出信號特性且不受製程變異(正交是因

為電路迴路所造成的)、具有較寬頻特性，缺點則是需要額外的功率 消耗。下圖為傳統全差動的頻率器並利用兩個主/從架構的 D 型正反 器，每一個 D 型正反器被兩個互補輸入信號所觸發。所以兩個 D 型 正反器總是週期 性操作並在兩個模態中交換。當輸入信號為低位 準，其中一個正反器會在 感應模式(sense mode)-把 D 輸入信號傳到 Q 輸出；在這同時另一個正反器則在栓鎖模式(latch mode)-把之前的 信號利用電容儲存。當輸入信號為高位準，兩個正反器的操作模式會 互相交換，這種機制可輸出的頻率將為輸入的一半；簡單地說，D 的 信號經過二倍記時信號才會走到原點，所以信號頻率會為記時信號的 一半。

D Q

Master Slave

D Q

D Q

D Q

CLK CLK

fout+

f

out-fin=2fout

圖(3.64) (a)電流模式邏輯(CML)(b)注入鎖定式

高速除頻器常見有源極耦合邏輯 SCL(source-couple logic)或是注 入鎖住式[圖(3.64)]，比較如。一般來說，SCL 會使用 CML Static 除 頻器[圖(3.65)]，但其速度會因固定負載而限制。因為栓鎖模式的最小 增益需求使負載不能太小，相對太大會限制感應模式的速度，而一般 會使用動態負載來解決。

表3.7 除頻器架構比較表

電路架構 類型 輸出頻率範

圍 速度 功耗

源極耦合

邏輯 靜態、動態 寬 慢 高

注入鎖定

式 動態 窄 快 低

VDD

CLK_n

VI_p VI_n

VQ_n

VQ_n VQ_p VQ_p

CLK_p CLK_p

VI_p VI_n

圖(3.65) 靜態電流模式邏輯除頻器

3.8.4 電路分析

(1)

低電流吉柏特主動混頻器

RF_p VDD

LO_n IF_p IF_n

RF_n LO_p

LO_bias

RF_bias

300 uA 20/0.18

10/0.18 2k

120/1

圖(3.66) 低電流吉柏特混頻器電路圖

不同於先前切換轉導方式，因為 headroom 的問題，使此處無法 加入電流源。由節可知，顫動雜訊跟直流電流成正比，但一般電流小，

其轉導也較小；另外，顫動雜訊的原因(節)使 RF 端的尺寸不能太大，

也不能靠尺寸來增加轉導，在這邊 RF 端的電流密度還蠻大的，不操 作在次臨界區，這也跟先前實作不同之處；如果要有一定的增益，負 載要放kΩ以上；為了不受電阻變異，也使用主動負載。

(2)

產生四相位除頻器

Read Latch Read Latch

VOH VOL

(a) (b)

圖(3.68) 動態除頻器小訊號電路(a)Clock=High (b)Clock=Low 由圖(3.68)求出兩種狀態時的時間常數及輸出的時域響應：

( )

( ) ( )

( )

1 2

= ⇒ = − • + +

 − 

=   

LL ol or

low r l gd

m LL ol or

OH low

R / / r / / r

@Clock Low C C C

g R / / r / / r V t V_α exp t

τ

τ

(3.47) 在式(3.47)中g_m2 是由 latch 的正回授所造成。若g R_{m2 L} >1，VOL

( )

t 會快 速達到V_α；如果g R_{m2 L} <1，則VOL

( )

t ^<V_α，表示 latch 不能維持 data，所 以調^gm2調到比穩態小，就可以讓動態比穩態快。

當時脈為正時，下面 NMOS 為飽和區、上面 PMOS 為線性區(較小電 阻)，這樣在感應模式時間常數也不會太大。當時脈為負時，下面 NMOS 為線性區為線性區(小電流)，使大部份電流都流耦合對(couple pair)。而上面 PMOS 為飽和區，輸出電阻很大，讓信號在栓鎖模式[式 (3.47)]時較無損耗。耦合對的尺寸不能太大，會影響輸出電容且讓在 感應模式時電流較小。

(3)

當地振盪信號緩衝器

因為 LO 埠的電容約有0.2pF，若從除頻器輸出直接進入，可能會 讓除頻器失去功能；且除頻器的輸出電壓與混頻器的 LO 埠電壓不 同，除了可以直接用阻隔電容外分開偏壓。用緩衝器也是不錯的選 擇，一般會用共汲極(common drain)來實現，因輸入電壓約0.8V，若 用共汲極，不可能達到 LO 埠電壓1.1V。故使用共源極(Common Source) 並用二極體負載(Diode Load)方式來自偏壓上面電晶體，其增益為

1 2 m m

g g 。

VDD

Minimum Power (dBm)

LO freqency (GHz)

-50 -45 -40 -35 -30 -25 -20 -15

Conversion Gain (dB)

RF Power (dBm)

圖(3.70) (左)除頻器靈敏度(右)轉換增益對 RF 功率

IF Power (dBm)

RF Power (dBm)

OIP³=13.5 dBm

Conversion Gain (dB)

IF Frequency (MHz)

1 MΩ Load 50Ω Load

圖(3.71) (左)功率線性度(右)轉換增益對 IF 頻率

4.0 4.2 4.4 4.6 4.8 5.0 5.2 5.4 5.6 5.8

2LO-to-RF Isolation 2LO-to-IF Isolation 2LO power= 0 dBm

2LO-to-RF/IF Isolation (dB)

2LO Frequency (GHz)

2.0 2.2 2.4 2.6 2.8 3.0

LO-to-RF Isolation LO-to-IF Isolation

2LO power= 0 dBm

LO-to-RF/IF Isolation (dB)

LO Frequency (GHz)

圖(3.72) (左)2LO to RF/IF 隔離度(右)LO to RF/IF 隔離度

Phase Mismatch (deg)

Gain Mismatch

2LO power= 0 dBm

Gain Mismatch (dB)

LO Frequency (GHz)

-1.5

Phase Mismatch

圖(3.73) (左)輸出增益與相位不匹配(右)輸出波形(2.4GHz)

100k 1M 10M 100M

15 20 25 30 35

2LO Power=-6 dBm 2LO Power=0 dBm 2LO Power=6 dBm

Noise Figure (dB)

Noise Frequency (Hz)

RF=2.4 GHz

100k 1M 10M 100M

15

Noise Figure (dB)

IF Frequency (Hz)

圖(3.74) 雜訊指數對(左)LO 功率(右)LO 頻率

圖(3.75) Die Photo ( 0.9mm × 1.1 mm ) 3.8.6 結果與討論

因為混頻器為低電流操作，以理論來說，顫動雜訊會好很多，但 由實驗結果，發現 Corner 還是在 1MHz 以後[圖(3.74)]。原因可能為 在低電流操作時，為了下面轉導級能提供一定增益下，其尺寸都要很 大，這樣電容效應主宰了顫動雜訊，之後若能用電感來抵消，應會有 相當的改進。使用除頻器的好處，LO 埠所需功率變很小(用直流來 換)，且 I/Q 輸出較能大範圍穩定，整體特性附於表 3.7。

表3.8 使用除二除頻器之低電流混頻器特性表 Item Measurement Supply Voltage (V) 1.8 Conversion Gain (dB) 22

IF Bandwidth (MHz) 50

NF (dB) 30 @ 100 kHz 17 (noise floor)

OP1dB (dBm) -6

IIP3(dBm) -5.5

IIP2 2.5

LO/2LO-to-RF Isolation (dB) >55/>54 LO/2LO-to-IF Isolation (dB) >47/>54

I/Q Imbalance @ 2.4GHz 0.1 dB/0.1°

Current Consumption (mA) 9.2 Chip Size (mm×mm) 0.9 ×1.1

3.9 實作五：使用除二除頻器之直接降頻具閃爍雜 訊改進之接收機(CMOS 0.18-μm)

3.9.1 研究動機

主動混頻器在顫動雜訊上表現不是很好，而直接降頻架構對於低 頻雜訊較無抵制能力，除了低電流操作方式外，在此實作以動態電流 注入的方式及加入除頻器，借用其輸出若為方波，嘗試改善勯動雜訊。

Vctrl

OUTI_nOUTI_p VDD

RF_in VDD RF_p VDD

Vctrl

OUTQ_nOUTQ_p VDD OUT_IOUT_Q Vb1

VDD Vb2

Vb2Vb2 RF_n LNA Mixer VGA VDD

RF_p VDD

RF_n LOI_pLOI_pLOI_n

LOQ_pLOQ_pLOQ_n

CLK_pCLK_n CLK_p LOI_nDivider VDD

VB

LOQ_p VDDLOI_pLOQ_n CLK_nCLK_nCLK_pCLK_p VIVI_inv VQVQ_invVI

VQ_invVQ VI_invVIVI_invVQ_invVQ Buffer VB

1k 8/0.18 500/1

40/0.5

80/0.3

7k

12.5/0.18 12/0.184/0.18 16/0.189/0.1864/0.18 64/0.18 0.4k125/0.5

400/1

500/25 200

圖(3.76) 具閃爍雜訊改進接收機電路圖

3.9.2 顫動雜訊成因分析[28]

switching Switching with noise Overlap)[圖(3.77)-(a)]，M1、M2直流時皆為導通狀態，而與 LO 輸入 波形的關係如圖(3.77)-(a)。當切換級被有限斜率(s)的 LO 信號驅動，

則假設等效在閘極的顫動雜訊(flicker noise)會提前或延遲零交會點 (zero-crossing)發生的時間。使導通時間(duty cycle)跟理想切換不一 樣，其差異用一組脈衝來等效，並視為雜訊，由圖(3.72)-(c)可知這脈

衝具有2f_LO的頻率且振幅為2I。在這裡只考慮脈衝所產生的直流項，

因為V_os <<V ，切換級造成的顫動雜訊遠大於轉導級，歸納前面幾個_ov 來源在輸出的顫動雜訊如圖(3.78)。

WLO 2WLO 1 ( )

V fn

πA

1 ( )

V fn

2I πA π

Baseband flicker noise

Translated flicker noise

i

^on

Freq

圖(3.78) 直接機制對輸出雜訊示意圖 (3)

間接切換級雜訊

LO 埠為理想方波，就沒有延遲零交會點的問題。當 LO 斜率變 大，顫動雜訊還是會由其他機制到輸出，稱為間接機制。把全部切換 級的雜訊等效到其中一邊(此電晶體都在導通情況下，其雜訊週期不 變 且 為 方 波 )[ 圖 (3.79)] 。 基 本 上 就 是 一 個 源 極 跟 隨 器 (source follower)，觀察 Vs 的電壓，雖然也會跟著閘極小訊號，但會有時間 常數的效應；電容上的電流頻率跟閘極雜訊一樣且並無直流項，但對 差動電流輸出而言，其電流頻率為2

ω

_LO，而有直流項。考慮在直流 項載的顫動雜訊並求出 SNR[式(3.54)]

( ) ( )

2 0

2 2 2 2

   0 

=

∫

^T =    − =

o ,n cp p s s p n

i i t dt C V V C V

T T T T (3.53)

2 2 2

= ^m

π

ⁱⁿ = ^{T in}

indirect

g V f V

SNR f C V f V (3.54)

I C

生電流。LO 弦波對直接機制為頻率無關，但理想方波並不會減少顫 動雜訊，但可以由電容變小讓雜訊降低。

3.9.3 電路設計

(1)

動態電流注入之主動混頻器

[29]

經由前面對主動式混頻器的閃爍雜訊分析，可以了解到LO的開 關級會貢獻一直接開關雜訊， _{o n,} 4 Vⁿ

i I

= S T

× ，所以在[21]中提出了電 流注入的方法來減少直接開關雜訊，用意為藉由加上一電流注入電路 可在不改變流經輸入轉導級的電流下，可減少流經開關級的電流，因 此I下降，i_{o n,} 就會下降，這種持續注入概念稱靜態電流注入架構，圖 (3.80)(a)。但是這個電路仍然存在一些trade-off，如在RF的汲極加上 電流注入裝置，使該點的寄生電容變大，對於混頻器的頻寬造成影 響，而且這個裝置會使線性度變差，且白雜訊會上升。動態電流注入 裝置則是只在zero-crossing點的時刻做電流注入的動作，其他的時候 則是維持關掉的狀態[見圖(3.80)(b)]，這種作法可解決前面靜態電流 注入裝置的缺點，主要是因為動態電流注入只在zero-crossing點發 生，對於轉換增益不會減少，也不會增加白雜訊的量。

RF_p

LO_n

RF_n LO_p

output

Iinjection

RF_p

LO_n

RF_n LO_p

output

Iinjection

(a) (b)

圖(3.80) (a)靜態電流注入及(b)動態電流注入機制

RF_p

VDD

RF_n VDD

LOI_p

LOI_n Vctrl

RF Bias LO Bias

1k 100/1 8/0.18

500/1

40/0.5

80/0.3

600uA

130uA

860uA

圖(3.81) 動態電流注入之主動混頻器電路圖

做為抽電流的PMOS尺寸不宜放太大，不然所造成的電容太大，

對間接雜訊的產生會增加；LO電晶體電流還有130uA，跟之前低電流 情況一樣，再低的話LO電晶體的操作區會很不穩定，又因為轉導級 的電流變大使轉導變大，就有空間可以讓負載小一點使頻帶寬一點。

(2)

產生四相位除頻器

[30]

CLK_p

CLK_n CLK_p

CLK_n CLK_n CLK_p CLK_p

VI VI_inv

VQ VQ_inv VI

VQ_inv VQ

VI_inv

圖(3.82) 動態負載除頻器電路圖

在先前除頻器中，在 Latch 並沒有電流源，所以電流較不穩定，

這次在下面加入電流源，但還是為動態除頻器；藉於時域圖變化也可 以說明動態速度快的原因[27]。因為穩態在感應及栓鎖的電流大小一

樣，所以造成的輸出擺幅都是I_read ×R ；相對地，在動態架構下栓鎖_L 的 電 流 會 比 感 應 的 小 ， 所 以 在 栓 鎖 模 式 時 輸 出 擺 幅 會 減 少 為

latch× L

I R ，所以訊號由低到高所需的時間相對變小，即使栓鎖時的斜

I R ，所以訊號由低到高所需的時間相對變小，即使栓鎖時的斜

在文檔中 2.4/5.8-GHz低功率低雜訊CMOS直接降頻接收機 (頁 125-0)