考量功率消耗低雜訊放大器之最佳化

第二章低雜訊放大器之電路設計

2.4 考量功率消耗之低雜訊放大器設計

2.4.2 考量功率消耗低雜訊放大器之最佳化

2 2

Z when certain frequency matching

ω

首先針對雜訊做匹配[見圖(2.13)]，一般來說雜訊較難達到，故先

(

)

2.5

實作一：2.4GHz Low Noise Amplifier(CMOS 0.18-μm)

2.5.1 研究動機

隨著資訊技術的飛速發展和人們對高速率無線通訊的需求，無線應用産品的工作頻率已經從低頻段跨入高頻段。作為全球均無需授權即可使用的 2.4 GHz ISM( Industry Science Medicine)頻段成為主流傳輸技術使用，譬如 Bluetooth，WLAN，ZigBee 等，本實作將設計適合用此技術接收機之前端放大器。

2.5.2 電路設計

VDD

OUT

230fF 0.72nH 7nH

6x60

4x60

3.1nH 1pF

2 mA

VDD

OUT

310fF 0.72nH 7.2nH

6x60

2x60

3nH 0.9pF

2 mA

(a) (b)

圖(2.15) (a)電流密度為 8 (b)17 的低雜訊放大器

在文獻[11]中提供 0.18μm 的元件參數

γ

為 2/3，其值與長通道相差無幾，再由[12]得到 =2, =0.85

( )

⁵ ^{0 5} 0 395

δ γ α

⁼ 32 ⁼

and c j j . 。再

( 5

µ

7.5nH，在差不多電感情況下，小尺寸所需的外加電容就大(0.31pF &

0.23pF)。而上面那顆電晶體也會影響到輸入阻抗，若尺寸變大，負載 NF_min=0.6dB 5µA/µm

f_T=40GHz NF_min=0.5dB 20µA/µm

f T (GHz) NF min(dB)

Current Density (µA/µm)

NF_min (dB)

1 2 3 4 5

Noise Figure (dB)

Frequency (GHz)

NF_min(postsim) NF(postsim)

Noise Figure (dB)

Frequency (GHz)

NF_min(2mA) NF(2mA) NF_min(2.5mA) NF(2.5mA) NF_min(postsim) NF(postsim)

IP1dB=-8.9dBm

IIP³=-1 dBm

IF Power (dBm)

RF Power (dBm)

OIP³=9 dBm

IP1dB=-7.6dBm

IIP³=-2 dBm

IF Power (dBm)

RF Power (dBm)

OIP³=6.6 dBm OP1dB=1 dBm

I=2.5mA

圖(2.19) 功率線性度

2.5.4 結果與討論

本電路採用 CMOS 0.18µm 製程，晶片照片如圖(2.20)所示：兩個 RF 埠採用 GSG pad，DC 點針放在電路的右上角落並加入足夠的穩壓電容，以防振盪情況發生，兩顆晶片面積皆為 0.75×1mm²。

S 參數結果與模擬相差不多，但雜訊指數跟模擬有些差，高電流密度 NFmin 跟 NF 較貼近(差 0.09dB 見表 2.2)相較於低電流密度的 0.13dB(見表 2.1)。而量測出來結果 NF 跟 NFmin兩顆都變較貼近，但 NFmin 值卻升高 0.4dB(Low Current Density)及 0.66dB(High Current Density)。可能原因為量測時本身電晶體雜訊升高，或者為閘極走線的寄生電阻較模擬嚴重(但 NFmin跟 NF 會遠離，應不為原因)，所以可靠度分析應要更嚴謹一點，與相關文獻比較如表 2.4，FOM 公式附於下頁。

表2.1 選取低電流密度之模擬與量測比較

Low Current Density Post-Simulation Measurement Supply Voltage (V) 1.8

Voltage Gain (dB) 29.7 29.3 Noise Figure (dB) 2.13 2.52

NFmin 1.99 2.44

IIP3 (dBm) 1.5 -1 IP1dB (dBm) 3 -8.9 Input Return Loss (dB) <-10

(2.1GHz~2.8GHz)

<-10

(2.1GHz~2.8GHz) Power Consumption (mW) 3.6 4.4

Current Consumption (mA) 2 2.5

表2.2 選取高電流密度之模擬與量測比較

High Current Density Post-Simulation Measurement Supply Voltage (V) 1.8

Voltage Gain (dB) 27.5 28 Noise Figure (dB) 2.17 2.64

NFmin 2.08 2.62

IIP3 (dBm) 3.5 -2 IP1dB (dBm) 3.5 -7.8 Input Return Loss (dB) <-10

(2.2GHz~2.8GHz)

<-10

(2.2GHz~2.8GHz) Power Consumption (mW) 3.6 4.4

Current Consumption (mA) 2 2.5

表2.3 高低電流密度選取之量測比較

Current Density Low High Supply Voltage (V) 1.8

Voltage Gain (dB) 29.3 28 Noise Figure (dB) 2.52 2.64

NFmin (dB) 2.44 2.62

IIP3 (dBm) -1 -2

IP1dB (dBm) -8.9 -7.8 Input Return Loss (dB) <-10

(2.1GHz~2.8GHz)

<-10

(2.2GHz~2.8GHz) Power Consumption (mW) 4.4 4.4

Current Consumption (mA) 2.5 2.5

( ) [ ]

FOM mW Gain

NF P mW

Output return loss

2.6.2 電路設計

Current Density (µA/µm)

NF_min (dB)

NF_min=0.8dB 8µA/µm

f_T=45GHz NF_min=0.7dB 20µA/µm

圖(2.22) 最低雜訊指數及截止頻率對電流密度模擬圖(5.8GHz) 考慮一般在匹配看到的頻寬，在一般定義輸入損耗(S11)<-10dB 才

算在操作頻帶內，故(2.33)由可發現頻寬跟輸入匹配的等效品質因素

gs gs input

o g s

圖(2.23) 輸入返回損耗及電壓增益(左為低電流右為高電流密度)

Noise Figure (dB)

Frequency (GHz)

NF_min(2mA) NF(2mA) NF_min(2.5mA) NF(2.5mA) NF_min(postsim) NF(postsim)

Noise Figure (dB)

Frequency (GHz)

NF_min(2mA) NF(2mA) NF_min(2.5mA) NF(2.5mA) NF_min(postsim) NF(postsim)

Noise Figure (dB)

Volage Gain (dB)

Current Density (µΑ/µm)

Noise Figure (dB)

Gain (dB)

Current Density (µΑ/µm)

IP1dB>5dBm

IIP3=2 dBm

IF Power (dBm)

RF Power (dBm)

OIP³=8.25 dBm OP1dB>11 dBm

I=2.5mA

IP1dB=-1.5dBm

IIP³=0 dBm

IF Power (dBm)

RF Power (dBm)

OIP³=7.7 dBm OP1dB=6.2 dBm

I=2.5mA

圖(2.27) Die Photo (左)( 0.53mm^×0.88mm) (右)( 0.46mm^×0.85mm)

2.6.4 結果與討論

與實作一相同的佈局方式，結果附於表 2.5 及表 2.6，增益掉了 6dB。在 Post-sim 發現有加電容的情況下，線性度變差；因為電容也有非線性效應^C ⁼^C^o

(

¹⁺

^α

¹^V ⁺

^α

²^V² ^+

)

，使閘極與源極間有諧波項產生。

表 2.5 加入外加電容之模擬與量測比較表

External Capacitor Post-Simulation Measurement Supply Voltage (V) 1.8

Voltage Gain (dB) 32 26 Noise Figure (dB) 2.18 2.87

IIP3 (dBm) 0.8 2

IP1dB (dBm) 5 >5 Input Return Loss (dB) <-10

(5GHz~6.6GHz)

<-10

(4.7GHz~6.9GHz) Power Consumption (mW) 3.6 4.4

Current Consumption (mA) 2 2.5

表 2.6 無外加電容之模擬與量測比較表

No External Capacitor Post-Simulation Measurement Supply Voltage (V) 1.8

Voltage Gain (dB) 31 25.7 Noise Figure (dB) 2.18 2.7

IIP3 (dBm) 4.1 0

IP1dB (dBm) 7 -1.5 Input Return Loss (dB) <-10

(4.8GHz~6.9GHz)

<-10

(4.9GHz~6.5GHz) Power Consumption (mW) 3.6 4.4

Current Consumption (mA) 2 2.5

表 2.7 實作比較表 Input Return Loss (dB) <-10

(4.7GHz~6.9GHz)

<-10

(4.9GHz~6.5GHz) Power Consumption (mW) 4.4 4.4

Current Consumption (mA) 2.5 2.5 表 2.8 5.8-GHz 低雜訊放大器文獻比較表

Output return loss

近年來，因為多頻道多模態(Multi Band Multi Mode)通訊系統架構，為一重要的通訊系統模式。該系統架構，希望可以將多種不同的無線通訊系統，整合到單一收發機。根據這個概念，使得接收機端的

低雜訊放大器，需要處理兩個以上的頻率訊號，所以近年來有不少的雙頻道、多頻道低雜訊放大器。於但大部分都是以開關(switch)來切換不同頻率的低雜訊放大器，達到可調的效果。本次實作目的，將實現一個使用雙變壓器型態的共電流低雜訊放大器，雙頻帶的等效電路用電感之間的電容和電感本身來達到。

2.7.2 雙頻帶技術

在傳統雙頻帶放大器設計可分兩類：(1)根據操作頻率來切換兩個單頻放大器[19][20](2)兩(三)個單頻放大器同時運作，利用兩(三)個分開的輸入匹配及共振負載[21]。前者稱為無共存(non-concurrent)；但若使用後者-共存式架構(concurrent)，其電流消耗是前者的兩至三倍。還有另一種方式為把寬頻放大器置於前端電路，但缺點是其他無用的信號也會一起被放大，會嚴重地影響接收機的靈敏度。此實作主要著眼共存式架構，由[21]提供完整的分析及電路[圖(2.27)]。由文獻 [22]可知變壓器也能產生雙頻帶效果，而此實作則是在中間級做雙頻帶的效果。

VBIAS

M1 M2

Lg1

Vin

VDD

Lg2

圖(2.28) 共存式(concurrent)基本架構

2.7.3 電路設計

(1)

輸入級

由 2.2 可知輸入端匹配可用變壓器，並有節省面積的好處。這次採用的也是閘極跟源極的電感做耦合，如下圖：

K Lg

sLg

sLs

+ -sM12i2

- + Vgs

gmVgs

sM21i1

Zin

Cgs

-(a) (b)

圖(2.29) (a)輸入匹配電路及其(b)小信號分析

S(1,1)=0.093 / -170.386 impedance = Z0 * (0.832 - j0.026)

S(1,1)=0.099 / -171.219 impedance = Z0 * (0.821 - j0.025)

10.65GHz

圖(2.31) (a)無耦合及(b)具耦合之 S11模擬比較圖

大，是需斟酌的因素。就此電路來說，要寄生電阻越小，用邊緣耦合

K21=0.358 / 180.000 10.00GHz

圖(2.34) 變壓器之電感及耦合模擬圖

L g _L_s _k₂₁ R _g _R_s 2.19nH 0.33nH 0.36 20Ω 1.6Ω

(2)

中間級

若要實現在 5GHz 及 10GHz，S₂₁均在 10 之上。基本上需要兩級放大器，又因輸入端不為一般雙頻的匹配，所以希望能在中間級有效。先考慮一般雙頻帶的轉移函數，

L

C

V

Z

圖(2.35) 傳統雙頻帶架構

(

)

³ 2 1 2 ² 2 2

(

1 1

)

2 2 2

2 2

1 1 2 2 1 1 2 2

1 1 1

1 1

+ + + +

= ⇒ = + + =

+ + +  + 

L L

s L C C s L C s C L

V Z s L C

V Z B B s L L C sC sC s L C

(2.36) 可知道 B(s)有兩個極點在

2 2

0 1

、 L C ，對 ²

V 則是零點，可有雙頻帶的趨勢

L

L2 L1

Transformer

圖(2.38) 以變壓器實現等效電路由式可知，B(s)有兩個極點在

(

1 2

)

0 1

+ +2

L L M C

、，故 ²

V 的零點變低頻，代表我們可以用較小感值就能達到相同的零點。

C1我們可以用 broadside coupling 兩電感間造成似 MIM 電容效應來實現。另外，第二級放大器若要減少偏壓，可以利用電感+電阻來當回授，這樣電晶體的閘極跟汲極可以共用偏壓，若要跟預計的架構差異不大的話，電阻可以放在Θ 處。最後加入第二級的電晶體，觀察其頻率響應。

V1 V2

Cgs

- + gmv2ro

V3 V4

圖(2.39) 加入後級電晶體之等效電路

( ) ( )

利用 MATLAB 由式(2.35)解出

因為高頻增益較低，最後加入第一級的 LC 共振腔[見圖(2.40)]，把後面拉上來，為了面積的考量把其電感也跟中間級的變壓器繞在一起，

成為雙變壓器(trifilar)型態；因為有耦合效應使L L、₁ ₂變小，達到省面積的效果。

L¹ C2

V1 V2

Cgs

C³

-+ gmv2ro

V3 V4

圖(2.41) 考慮第一級之等效電路

L¹ L2

L³

L² L¹

LS³ S2

P K¹² S¹

K13

K23

P S¹

S²

圖(2.42) 雙變壓器立體圖

K21=0.194 / -0.00010.00GHz freq=

K31=0.373 / -0.000

10.00GHz m19

freq=

K23=0.503 / -0.000 10.00GHz

因為 L3 後面有接一個回授電阻，所以其寄生電阻值大小並無影

Return Loss (dB)

Frequency (GHz)

Input Return Loss Output Return Loss VDD1=0.6 V, VDD2=0.6V

Noise Figure (dB)

Noise Figure

圖(2.46) (左)輸入及輸出返回損耗與(右)S21及雜訊指數

Output Power (dBm)

Input Power (dBm) IM1

Input Power (dBm)

Output Power (dBm)

IM1

IM3 f_in=10GHz

圖(2.47) (左)5GHz 及(右)10GHz 線性度

圖(2.48) Die Photo ( 0.6mm × 0.6 mm ) 2.7.5 結果與討論

本電路採用 CMOS 0.13µm 製程，晶片照片如圖(2.45) 所示：RF、

LO 埠採用 GSG pad，DC 採用 PGP pad，此晶片面積為 0.6×0.6mm²。在設計時，輸入匹配就不為雙頻帶類，原本想走 LC 達到寬頻的效果，發現實作出來還差一點；而輸出因為有回授電阻且放很大，一整個看到高阻抗，就沒有去匹配，不然特性再好一些。整體特性整理如表 2.9

表2.9 5-GHz、10-GHz 雙頻帶放大器量測特性表 Frequency 5-GHz 10-GHz Supply Voltage (V) 1

S21 (dB) 11 11 Noise Figure (dB) 3.7 3.2

IIP3 (dBm) -2 -6

IP1dB (dBm) -13 -11 Input Return Loss (dB) -5.9 -16.5 Output Return Loss (dB) -8 -7 Power Consumption (mW) 17

×mm) ×0.6

2.8

實作四：60-GHz 雙閘極放大器 (CMOS 90-nm)

2.8.1 研究動機

由文獻[23]可知，90nm RF-CMOS 製程(9 層厚銅金屬)的截止頻率高達 120GHz，最高振盪頻率為 200GHz；這樣的電晶體特性，對於拿來設計 60GHz 是很好的選擇，本實作將利用雙閘極方式實作出 60GHz 電路。

2.8.2 雙閘極技術

G1 G2

S1 S1

G1 G2

S1 S1

D2 D2 D2 D2

fingersN N

fingers M2

a1 a2

(a) (b)

圖(2.49) (a)一般疊接放大器及(b)雙閘極電路表示圖

G1 G2 G2G1 G1 G2 G2 G1

S1 D2 S1 ………… S1

圖(2.50) 雙閘極佈局表示圖

在一般疊接放大器中，電晶體接法為圖，實線代表在佈局時的走法，D→ → →S D ，這樣不斷下去，最後全部 S 會接一起(虛線)，

再打接點出來，D 也比照辦理。如此一來，在佈局時 M1 跟 M2 會因有 DRC 規則，使中間會有一小段走線(A 點)，在低頻或許還好，但在 60GHz 會有影響。所以把 M1、M2 包在一起，讓 A 點的長度就是一般 Diffusion 的長度，減少多餘影響。當信號從 G1 進入(只進入其一小顆電晶體)，比較兩圖，發現在 a1 點會看到 N 個 D 端及 S 端寄生電容；相反地，a2 點只看到 1 個 D 端及 S 端寄生電容。由電路分析可知，A 點看到時間常數約為

2 a m

g ，若C_a越小高頻特性會越好。由文獻[24]實作可知，雙閘極的最大穩定增益(MSG)高於一般疊接式電晶體。而一般電晶體用 MSG 來表示其能力在非無條件穩定下的頻率，也代表在高頻的能力。

2.8.3 電路設計

Dual Gate IN

OUT

VG VDD

圖(2.51) 雙閘極放大器電路圖

在設計高頻放大器時，跟一般低頻不一樣的地方，其雜訊表現主要被電晶體特性決定，因為所需感值很小，電感寄生電阻很小。在第一級我們使用雙閘極來達到輸入匹配，所需感值及 Q 值如圖(2.51)，

Q 值還在合理範圍內。在中間級利用電感電容來跟下一級輸入電晶體做匹配，受限於雙閘極上下電晶體尺寸一樣及需達到輸出跟中間級皆要匹配的條件下，在第二級不使用雙閘極來達成，而是一般疊接加電感的方式，中間的電感功能是共振那節點的電容，其值很小(可能一個拉線就到)，對面積來說並無影響。

IP1dB=-7.6dBm IIP3=-1.2 dBm f_in=65GHz

Input Power (dBm)

Output Power (dBm)

IM1

V^G1=0.9 V, V^G2=0.95V Measurement Post-Sim

Noise Figure (dB)

Frequency (GHz)

圖(2.54) 雜訊指數量測圖

圖(2.55) Die Photo ( 0.6mm × 0.6 mm ) 2.8.5 結果與討論

相關特性如表 2.10，輸入匹配變差應為閘極電容比想像中大，因為雙閘極佈局每根 Poly 距離較遠，拉線較長使閘極電容變大，模擬與量測的比較如圖(2.55)，S21變差是輸入與輸出皆變差所導致。

freq (1.000GHz to 100.0GHz)

S(1,1)LNA_ver4..S(1,1)

圖(2.56) S11模擬與量測比較圖

表 2.10 60-GHz 雙閘極放大器量測特性表 Item Post-Simulation Measurement Supply Voltage (V) 1.5 1.5

S21 (dB) 11.5 7 Noise Figure (dB) 7.5 8@64.5GHz

IIP3 (dBm) 0.1 -1.2 IP1dB (dBm) -10 -10.5 Input Return Loss (dB) <-10

(58GHz~94GHz)

<-5

(65.5GHz~85.5GHz) Output Return Loss <-10

(55GHz~65GHz)

<-5

(65GHz~74.5GHz) Power Consumption (mW) 24 25.5

Current Consumption (mA) 16 17

第三章

2.4/5.8-GHz 低功率接收機

3.1 前言

資訊不斷變遷的時代裡，科技的發展不斷地日新月異。無論是遠距離的個人行動通訊 WWAN (wireless wide area network)，或是較近距離的像已訂定的標準有 IEEE802.11 的無線區域網路 WLAN

(wireless local area network)及 Bluetooth 聯盟的無線個人網路 WPAN (wireless personal area networking)為主要的通訊標準都已有相當完整的解決方案並有實際應用，像是一般常見 3C 產品皆有支援。無論是 WWAN 或 WPAN 其通訊設備常常都是可攜式，其使用時間為消費者所考慮之一，除了在電池技術上著墨外，對於更換電池不易之產品，

如何降低電路的耗電量更是重要的議題，低功率的應用也隨之產生。

本章將先從系統架構切入，之後深入討論電路架構選擇及其子電路，

以低功率著眼加上其他特性要求像是雜訊表現、線性度等，在上面幾個限制中權衝，最後實作出具低功率特性及符合其他特性之電路。

在文檔中 2.4/5.8-GHz低功率低雜訊CMOS直接降頻接收機 (頁 35-0)

第二章 低雜訊放大器之電路設計

2.4 考量功率消耗之低雜訊放大器設計

2.4.2 考量功率消耗低雜訊放大器之最佳化

ω

(

)

2.5

γ

( )

δ γ α

µ

µ

( ) [ ]

(

α

α

)

輸入級

中間級

L

L

C

C

V

V

Z

(

)

(

)

L

(

)

( ) ( )

2.8

第三章

2.4/5.8-GHz 低功率接收機

3.1 前言

第二章低雜訊放大器之電路設計

^α

^α