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2.4/5.8-GHz低功率低雜訊CMOS直接降頻接收機

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Academic year: 2021

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國 立 交 通 大 學

電信工程研究所

碩 士 論 文

2.4/5.8-GHz 低功率低雜訊 CMOS 直接降頻

接收機

2.4/5.8-GHz Low-Power Low-Noise CMOS Direct Conversion

Receivers

研究生:張智凱

指導教授:孟慶宗

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2.4/5.8-GHz 低功率低雜訊 CMOS 直接降頻

接收機

2.4/5.8-GHz Low-Power Low-Noise CMOS Direct Conversion

Receivers

研究生:張智凱 Student: Chih-Kai Chang

指導教授:孟慶宗 博士 Advisor: Dr. Chinchun Meng

國 立 交 通 大 學

電信工程研究所

碩士論文

A Thesis

Submitted to Institute of Communication Engineering College of Electrical and Computer Engineering

National Chiao Tung University in Partial Fulfillment of the Requirements

For the Degree of Master of Science

In

Communication Engineering

July 2010

Hsinchu,Taiwan, Republic of China 中華民國九十九年七月

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2.4 / 5.8-GHz 低功率低雜訊 CMOS 直接降頻接

收機

學生:張智凱 指導教授:孟慶宗 博士 國立交通大學 電信工程研究所碩士班

摘 要

本篇論文設計並實現適用於無線個人區域網路的射頻積體電路。主 要會依電路大小分成兩大部份:第一部份為前端接收電路中最重要的低 雜訊放大器,實現應用於低頻及高頻之電路。第二部份則是實現出適用 於 ISM 頻帶的接收機。 論文首先會對於低雜訊放大器架構及其低功率技作研究,針對一般 疊接放大器做探究再利用 TSMC 0.18-µm CMOS 製程 2.4-GHz&5.8-GHz 具功率考量之單頻放大器,以及利用 TSMC 0.13-µm CMOS 製程結合雙 變壓器元件實現雙頻帶放大器,最後利用 TSMC 90-nm CMOS 製程應用 雙閘極技術完成 60-GHz 放大器。 有前章具功率考量放大器實作後,進一步延伸到低功率接收機設 計。先行探討主動混頻器及可調增益放大器各類特性,分別搭配不同本 地震盪產生器,在考量電流消耗下,利用 TSMC 0.18-µm CMOS 製程實 現出具低功率、低雜訊接收機。

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Conversion Receivers

Student:Chih-Kai Chang Advisor:Chinchun Meng

Institute of Communication Engineering National Chiao Tung University

Abstract

In this thesis, the radios which are suitable for Wireless Personal Area Network (WPAN) applications are designed and implemented. The thesis consists of two parts. The first part focuses on the most important part in front-end circuits - Low Noise Amplifier, and implements in low & high frequency. The second part implements receivers which are suitable for ISM band applications.

First, we study low noise amplifier schematics and its different low-power techniques. And then, we discuss for cascode low noise amplifier and implement 2.4-GHz & 5.8-GHz power-constrained single-band amplifier in TSMC 0.18-µm CMOS technology. Otherwise, we use trifilar-type component implementing dual-band amplifier in TSMC 0.13-µm CMOS technology. Finally, 60-GHz dual-gate LNA is implemented in TSMC 90-nm CMOS technology.

Because power-constrained amplifier implemented in former chapter, we can use it to extending to the low power receivers. First , we consider various performance in active mixer and VGA. Composed with various LO generator individually , we implement low power low noise receivers on the power restriction in TSMC 0.18-µm CMOS technology.

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誌謝

回想當初對電路設計並無基礎下,還能在二年後完成這本論文,在 這要感謝的人真的很多。首先感謝孟慶宗教授讓我能真正踏入射頻積 體電路之這塊領域,並在研究方面惠學生良多。再來感謝特地抽空來 參與學生口試的鍾世忠教授、蘇朝琴教授以及徐碩鴻教授,老師們在 口試中所提出的問題以及提拔都讓學生銘記在心。而在晶片的量測過 程中,要感謝國家奈米元件實驗室全體同仁的協助,特別是汶德、志 華、榮彥、書毓,非常複雜的下針佈局在你們操作下,也能順利獲得 不錯的量測結果。 918 實驗室的大家,先要感謝你們能忍受我古怪個性。首先,相 處最久戰友們-忠佑及嘉苓,不論是在搞笑、玩樂及研究上,都會有 你們的身影,在這兩年中有你們真好!而博士班的金詳學長,本文許 多晶片的模擬及量測所需知識從出自他手,可謂此論文之推手,研究 積極態度更是學弟所學習的;宏儒學長的高頻電路專長,讓我對這方 面也能有一定涉獵;珍儀學姐就像大姐姐一樣照顧大家,讓人有安心 的感覺。也非常感謝碩士班的熙良學長,做事效率、快速積極態度及 對學弟的熱心幫助,是個學長諧模;大維學長對於美食的追求不下於

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的涉獵,讓我知道書本的重要;欣怡學姐負責且正直的處事態度,讓 我留下深刻印象。彥鋒學弟的冷笑話,總是會有意外的效果;雋學弟 對大家的付出有目同睹,從慶生就可略知一二;助理建守是室長,能 讓大家更無慮地在研究上努力。 感謝一路陪伴我的父母跟姐姐,沒有你們的支持鼓勵我是不可能 走到這裡,更遑提此論文的出現。最後,在此將本論文的榮耀獻給在 這兩年來伴我走過的人們。 張智凱 謹於 Lab918, 交通大學 2010 年 7 月

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目錄

中文摘要 i 英文摘要 ii 誌謝 iii 目錄 v 表目錄 viii 圖目錄 ix 第一章 導論 1 1.1 研究動機 2 1.2 論文組織 3 第二章 低雜訊放大器之電路設計 5 2.1 前言 6 2.2 輸入級架構比較 7 2.3 低功率之放大器探討 10 2.3.1 低電流操作 11 2.3.2 低電壓操作 13 2.3.3 電流共用 14 2.4 考量功率消耗之低雜訊放大器設計 15 2.4.1 主動元件特性 18 2.4.2 考量功率消耗低雜訊放大器之最佳化 20 2.5 實作一:2.4 GHz 低雜訊放大器(CMOS 0.18-µm) 24 2.5.1 研究動機 24 2.5.2 電路設計 24 2.5.3 晶片模擬與量測結果 25 2.5.4 結果與討論 27 2.6 實作二:5.8 GHz 低雜訊放大器(CMOS 0.18-µm) 29 2.6.1 研究動機 29 2.6.2 電路設計 30 2.6.3 晶片量測結果 31 2.6.4 結果與討論 33 2.7 實作三:雙頻帶雙變壓器型態之低雜訊放大器(CMOS 0.18-µm) 35 2.7.1 研究動機 35 2.7.2 雙頻帶技術 36 2.7.3 電路設計 37 2.7.4 晶片量測結果 47

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2.8.1 研究動機 49 2.8.2 雙閘極技術 49 2.8.3 電路設計 51 2.8.4 晶片量測結果 52 2.8.4 結果與討論 53 第三章 2.4/5.8-GHz 低功率接收機 55 3.1 前言 56 3.2 系統架構比較與選擇 57 3.3 吉柏特混頻器 58 3.3.1 增益分析 58 3.3.2 熱雜訊分析 59 3.3.3 線性度分析 62 3.4 主動混頻器型態比較 72 3.5 實作一:利用次臨界技術低功率低雜訊之 2.4-GHz 直接降頻接收機 (CMOS 0.18-µm) 75 3.5.1 研究動機 75 3.5.2 可調增益放大器分析 76 3.5.3 電路設計 77 3.5.4 晶片量測結果 83 3.5.5 結果與討論 86 3.6 實作二:5.8-GHz 低功率低雜訊接收機 (CMOS 0.18-µm) 87 3.6.1 研究動機 87 3.6.2 電路設計 89 3.6.3 晶片量測結果 97 3.6.4 結果與討論 100 3.7 實作二:5.8-GHz 具輸入二階交調截點之低功率低雜訊接收機(CMOS 0.18-µm) 101 3.7.1 研究動機 101 3.7.2 二階交調截點改善方法 102 3.7.3 電路設計 104 3.7.4 晶片模擬結果 107 3.8 實作四:使用除二除頻器之直接降頻混頻器(CMOS 0.18-µm) 108 3.8.1 研究動機 108 3.8.2 正交相位產生方式 110 3.8.3 除頻器分析 110 3.8.4 電路分析 113

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3.9 實作五:使用除二除頻器之低功率低雜訊直接降頻混頻器(CMOS 0.18-µm) 119 3.9.1 研究動機 119 3.9.2 顫動雜訊成因分析 120 3.9.3 電路設計 124 3.9.4 晶片量測與結果 129 3.9.5 結果與討論 132 第四章 結論 135 參考文獻 137 附錄一:電晶體元件量測結果 143 A1.1 電路設計 144 A1.2 量測結果 144 附錄二:5.8-GHz 低雜訊放大器 149 A2.1 電路設計 150 A2.2 量測結果 150 附錄三:5.8-GHz 低功率低雜訊接收機 154 A3.1 電路設計 155 A3.2 量測結果 156 Vita 159

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表目錄

表 1.1 全球 SRD 可用頻率 3 表 2.1 選取低電流密度之模擬與量測比較 27 表 2.2 選取高電流密度之模擬與量測比較 28 表 2.3 高低電流密度選取之量測比較 28 表 2.4 2.4-GHz 低雜訊放大器文獻比較表 29 表 2.5 加入外加電容之模擬與量測比較表 34 表 2.6 無外加電容之模擬與量測比較表 34 表 2.7 5.8-GHz 低雜訊放大器實作比較表 35 表 2.8 5.8-GHz 低雜訊放大器文獻比較表 35 表 2.9 5-GHz、10-GHz 雙頻帶放大器量測特性表 48 表 2.10 60-GHz 雙閘極放大器量測特性表 54 表 3.1 輸入轉導級之二次轉導對製程變異表 67 表 3.2 切換轉導級混頻器與一般混頻器比較表 74 表 3.3 利用次臨界技術低功率低雜訊之 2.4GHz 之直接降頻接收機量 測與模擬比較表 87 表 3.4 5.8-GHz 低功率低雜訊直接降頻接收機量測與模擬比較表 100 表 3.5 5~6-GHz 接收機文獻比較表 101 表 3.6 5.8GHz 具輸入二階交調截點改善之低功率低雜訊接收機表 108 表 3.7 除頻器架構比較表 112 表 3.8 使用除二除頻器之低電流混頻器特性表 118 表 3.9 使用除二除頻器之直接降頻具閃爍雜訊改進之接收機特性表 133 表 3.10 2.4-GHz 接收機文獻比較表 134 表 A2.1 5.8-GHz 放大器量測比較表 153 表 A3.1 5.8-GHz 低功率接收機量測特性 158

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圖 1.1 無線通訊標準發展層次示意圖 2

圖 2.1 (a)共源極、共閘極匹配及(b)常見電路 7

圖 2.2 (a)共源極及(b)共閘極雜訊分析 8

圖 2.3 (a)利用回授共閘極匹配架構及(b)以變壓器實現架構 8

圖 2.4 (a)利用變壓器共源極匹配架構及(b)其小信號分析 10

圖 2.5 模擬(左)60µm/0.18µm(b)240µm/0.18µm NMO 之 fT and gm/Id 12

圖 2.6 模擬(左)60µm/0.18µm(b)240µm/0.18µm NMO 之 gm and rds 13 圖 2.7 折疊式低雜訊放大器[4] 13 圖 2.8 順向基極偏壓之放大器[5] 14 圖 2.9 常見電流共用架構[6][7] 14 圖 2.10 疊接放大器電路架構 17 圖 2.11 具源極退化疊接放大器雜訊分析 17 圖 2.12 電晶體雜訊模型 19 圖 2.13 考慮功率消耗之低雜訊放大器 20 圖 2.14 最低雜訊指數(量測)及截止頻率(模擬)對電流密度關係圖 21 圖 2.15 (a)電流密度為 8 (b)17 的低雜訊放大器 24 圖 2.16 最低雜訊指數及截止頻率對電流密度模擬圖(2.4GHz) 25 圖 2.17 輸入返回損耗及電壓增益(左為低電流右為高電流密度) 25 圖 2.18 雜訊指數 26 圖 2.19 功率線性度 26 圖 2.20 Die Photo (左)( 0.75mm×1mm ) (右) ( 0.75mm×1mm ) 26 圖 2.21 (a)並聯外加電容及(b)無外加電容放大器 30 圖 2.22 最低雜訊指數及截止頻率對電流密度模擬圖(5.8GHz) 30 圖 2.23 輸入返回損耗及電壓增益(左為低電流右為高電流密度) 31 圖 2.24 雜訊指數 32 圖 2.25 電壓增益及雜訊指數對電流密度 32 圖 2.26 功率線性度 32 圖 2.27 Die Photo (左)( 0.53mm×0.88mm) (右)( 0.46mm×0.85mm) 33 圖 2.28 共存式(concurrent)基本架構 37 圖 2.29 (a)輸入匹配電路及其(b)小信號分析 37 圖 2.30 (a)無耦合及(b)具耦合之疊接放大器 38 圖 2.31 (a)無耦合及(b)具耦合之 S11模擬比較圖 38 圖 2.32 輸入級考慮寄生電阻之等效雜訊電路 39 圖 2.33 實作變壓器立體圖 40

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圖 2.36 具零點電路架構 42 圖 2.37 (a)考慮耦合及其(b)等效電路 42 圖 2.38 以變壓器實現等效電路 43 圖 2.39 加入後級電晶體之等效電路 43 圖 2.40 加入後級電晶體之等效電路模擬圖 44 圖 2.41 考慮第一級之等效電路 45 圖 2.42 雙變壓器立體圖 45 圖 2.43 雙變壓器感值及各耦合值模擬圖 46 圖 2.44 雙變壓器寄生電阻模擬圖 46 圖 2.45 利用雙變壓器型態之雙頻帶放大器 46 圖 2.46 (左)輸入及輸出返回損耗與(右)S21及雜訊指數 47 圖 2.47 (左)5GHz 及(右)10GHz 線性度 47 圖 2.48 Die Photo ( 0.6mm × 0.6 mm ) 48 圖 2.49 (a)一般疊接放大器及(b)雙閘極電路表示圖 49 圖 2.50 雙閘極佈局表示圖 49 圖 2.51 雙閘極放大器電路圖 51 圖 2.52 第一級(左)電感值(右)品質因素 52 圖 2.53 (左)S 參數與(右)功率線性度量測圖 52 圖 2.54 雜訊指數量測圖 52 圖 2.55 Die Photo ( 0.6mm × 0.6 mm ) 53 圖 2.56 S11模擬與量測比較圖 53 圖 3.1 超外差接收機架構 58 圖 3.2 (a)低中頻接收機及(b)直接降頻接收機架構 58 圖 3.3 混頻器熱雜訊源示意圖 59 圖 3.4 (a)非完全切換等效 G(t)函數及(b)完全切換雜訊分析 61 圖 3.5 混頻器非線性來源示意圖 62 圖 3.6 (a)考慮 RF-LO 泄漏之切換級及其(b)切換函數 63 圖 3.7 軟切換造成非線性示意圖 64 圖 3.8 切換級本身非線性示意圖 65 圖 3.9 切換級本身非線性示意圖 68 圖 3.10 考慮切換級不匹配及電容效應電路 69 圖 3.11 整流輸入對切換級影響示意圖 70 圖 3.12 吉柏特混頻器及切換轉導混頻器比較圖 72 圖 3.13 切換轉導混頻器電路 73 圖 3.14 (a)電流對時間函數及(b)等效轉導時間函數 73 圖 3.15 轉導級熱雜訊對輸出示意圖 74

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圖 3.18 考慮功率消耗之低雜訊放大器電路圖 77 圖 3.19 (左)負載為 50Ω(右)負載為開路的輸入返回損耗量測圖 79 圖 3.20 (a)考慮負載後等效電路(b)負載對 S11示意圖 79 圖 3.21 次臨界導通主動式混頻器電路圖 80 圖 3.22 次臨界導通可變增益放大器電路圖 81 圖 3.23 次臨界導通可變增益放大器之負載小訊號等效模型 82 圖 3.24 多相位濾波器電路圖 83 圖 3.25 (左)轉換增益對 LO 功率(右)轉換增益對 RF 頻率 83 圖 3.26 (左)中頻輸出功率對 RF 功率(右)轉換增益對 RF 功率 84 圖 3.27 (左)轉換增益對控制電壓(右)功率線性度 84

圖 3.28 轉換增益對中頻頻率(左)1M Ohm Load(右)50 Ohms Load 84

圖 3.29 (左)輸入返回損耗(右)LO 埠對 RF 及 IF 埠隔離度 85 圖 3.30 接收機雜訊指數 85 圖 3.31 Die Photo ( 1mm × 1 mm ) 85 圖 3.32 5.8GHz 低功率低雜訊接收機電路圖 88 圖 3.33 考慮功率消耗之低雜訊放大器電路圖 89 圖 3.34 以電流源等效差動放大器 90 圖 3.35 (a)具耦合電感負載之差動放大器示意圖及其(b)等效電路 91 圖 3.36 (左)一般電感及(右)具耦合電感負載共模與差模增益 91 圖 3.37 單端轉雙端放大器電路圖 91 圖 3.38 Vg無共用時(a)共模及(b)差模電路 92 圖 3.39 Vg共用時(a)共模及(b)差模電路 92 圖 3.40 低電流混頻器電路圖 95 圖 3.41 低電流可調增益放大器電路圖 96 圖 3.42 (左)轉換增益對 LO 功率(右)轉換增益對 RF 頻率 97 圖 3.43 (左)中頻輸出功率對 RF 功率(右)轉換增益對 RF 功率 97 圖 3.44 (左)轉換增益對控制電壓(右)高增益模式功率線性度 97 圖 3.45 低增益模式功率線性度(左)VGA 調整(右)LNA 調整 98

圖 3.46 轉換增益對中頻頻率(左)1M Ohm Load(右)50 Ohms Load 98

圖 3.47 (左)輸入返回損耗(右)LO 埠對 RF 及 IF 埠隔離度 98 圖 3.48 接收機雜訊指數(左)對 RF 頻率(右)對可調電壓 99 圖 3.49 (左)輸出增益與相位不匹配(右)輸出波形(5.5GHz) 99 圖 3.50 Die Photo ( 1.5mm × 1 mm ) 99 圖 3.51 二次諧波對直接降頻頻帶示意圖 102 圖 3.52 消除二次諧波架構圖 102 圖 3.53 具輸入二階交調截點改善之接收機器電路圖 103

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圖 3.56 (左)電感值(右)耦合值模擬比較圖 105 圖 3.57 品質因素(Q)值模擬比較圖 105 圖 3.58 具輸入二階交調截點改善之混頻器電路圖 106 圖 3.59 高輸入二諧波交調截點之切換級解決方法 106 圖 3.60 (左)轉換增益對 LO 功率(右)轉換增益對 RF 頻率 107 圖 3.61 (左)轉換增益對 RF 功率(右)轉換增益對中頻 107 圖 3.62 (左)輸入返回損耗 (右)雜訊指數 107 圖 3.63 使用除二除頻器之直接降頻具閃爍雜訊改進之混頻器電路圖 109 圖 3.64 (a)電流模式邏輯(CML)(b)注入鎖定式 111 圖 3.65 靜態電流模式邏輯除頻器 112 圖 3.66 低電流吉柏特混頻器電路圖 113 圖 3.67 動態負載除頻器電路圖 114 圖 3.68 動態除頻器小訊號電路(a)Clock=High (b)Clock=Low 114 圖 3.69 (a)共汲極(b)共源極電路圖 116 圖 3.70 (左)除頻器靈敏度(右)轉換增益對 RF 功率 116 圖 3.71 (左)功率線性度(右)轉換增益對 IF 頻率 116

圖 3.72 (左)2LO to RF/IF 隔離度(右) LO to RF/IF 隔離度 117

圖 3.73 (左)輸出增益與相位不匹配(右)輸出波形(2.4GHz) 117 圖 3.74 雜訊指數對(左)LO 功率(右)LO 頻率) 117 圖 3.75 Die Photo ( 0.9mm × 1.1 mm ) 118 圖 3.76 具閃爍雜訊改進接收機電路圖 119 圖 3.77 (a)考慮電容效應切換級(b)開啟重疊及(c)輸出雜訊示意圖 120 圖 3.78 直接機制對輸出雜訊示意圖 122 圖 3.79 電容效應對切換級示意圖 123 圖 3.80 (a)靜態電流注入及(b)動態電流注入機制 124 圖 3.81 動態電流注入之主動混頻器電路圖 125 圖 3.82 動態負載除頻器電路圖 125 圖 3.83 動態及穩態的時域圖 126 圖 3.84 (a)具主動電感(b)二極體負載之差動放大器 127 圖 3.85 (左)主動負載電路分析(右)主動負載與二極體負載模擬圖 127 圖 3.86 ADS 變壓器物理等效電路 127 圖 3.87 變壓器佈局圖 128 圖 3.88 (左)除頻器靈敏度(右)轉換增益對 RF 頻率 129 圖 3.89 (左)中頻輸出功率對 RF 功率(右)轉換增益對 RF 功率 129 圖 3.90 (左)轉換增益對控制電壓(右)高增益模式功率線性度 129 圖 3.91 (左)中增益模式(右)低增益功率線性度 130

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圖 3.94 (左)2LO 及(右)LO 埠對 IF、RF 隔離度 131

圖 3.95 接收機雜訊指數(左)量測(右)模擬圖 131

圖 3.96 (左)增益與相位不匹配(右)輸出波形(@2.25GHz) 131

圖 3.97 Die Photo ( 1.5 mm × 1.3 mm ) 132

圖 A1.1 Die Photo ( 1 mm × 1 mm ) 144

圖 A1.2 (左)2x32 (右)2x64的最低雜訊 144 圖 A1.3 (左)4x16 (右)4x32的最低雜訊 145 圖 A1.4 (左)4x64 (右)8x64的最低雜訊 145 圖 A1.5 (左)50/0.5 (右)100/1雜訊分布圖 145 圖 A1.6 (左)200/2 (右)NPN2雜訊分布圖 146 圖 A1.7 (左)NPN5 (右)NPN10雜訊分布圖 146 圖 A1.8 NPN2(左) ft(右)fmax 146 圖 A1.9 NPN2(左)tf右)Gummel 147 圖 A1.10 NPN5(左) ft(右)fmax 147 圖 A1.11 NPN5(左)tf右)Gummel 147 圖 A1.12 NPN10(左)ft(右)fmax 148 圖 A1.13 NPN10(左)tf右)Gummel 148 圖 A2.1 低雜訊放大器電路圖 150 圖 A2.2 A-電路之(左)S 參數(右)雜訊指數量測圖 150 圖 A2.3 A-電路之(左)增益雜訊(右)功率線性度量測圖 151 圖 A2.4 B-電路之(左)S 參數(右)雜訊指數量測圖 151 圖 A2.5 B-電路之(左)增益雜訊(右)功率線性度量測圖 151 圖 A2.6 C-電路之(左)S 參數(右)雜訊指數量測圖 152 圖 A2.7 C-電路之(左)增益雜訊(右)功率線性度量測圖 152

圖 A2.8 Die Photo 152

圖 A3.1 利用次臨界技術接收機電路圖 155

圖 A3.2 (左)轉換增益對 LO 功率(右)轉換增益對 RF 頻率 156

圖 A3.3 (左) 轉換增益對 RF 功率(右)轉換增益對控制電壓 156

圖 A3.4 (左) 功率線性度(右) 輸入返回損耗 156

圖 A3.5 轉換增益對中頻頻率(左)1M Ohm Load(右)50 Ohms Load 157

圖 A3.6 (左) LO 埠對 RF 及 IF 埠隔離度(右)雜訊指數 157

圖 A3.7 (左)輸出增益與相位不匹配(右)輸出波形(6.5GHz) 157

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第一章

(17)

1.1

研究動機

IEEE 電機及電子工程師協會綜合數百名業內之專家學者意見, 以涵蓋之區域大小為基準,訂出了無線通訊標準發展層次示意圖,如 所示。該圖包括了從個人區域網 PAN(Personal Area Network)的 IEEE 802.15標準到本地區域網 LAN(Local Area Network)的 IEEE 802.11 標準、都市區域網 MAN(Metropolitan Area Network)的 IEEE 802.16 標準,直至提議中的廣域網 WAN(Wide Area Network)的 IEEE 802.20 標準[1]。 (Bluetooth) (HomeRF) (WiFi) (HyperLAN) (WiMAX) (GSM) (GPRS) UMT(3G)

Wireless Wide area networks (WWAN)

Wireless personal area networks (WPAN)

Wireless local area networks (WLAN)

Wireless metroplitan area networks (WWAN)

圖(1.1) 無線通訊標準發展層次示意圖

短距離裝置(Short Range Device, SRD)一詞,指的是具備單向或 雙向通訊能力,且不會對其他無線裝置造成干擾的無線收發器。SRD 應用廣泛,能夠提供多種不同的服務,比較常見的應用包含家庭或大 樓自動化系統中的遙控應用、無線感測器系統、報警、汽車(如遠端 無鑰匙車門鎖和遠端汽車啟動)以及語音和視訊的無線傳輸等。 在選擇無線通訊頻率時,SRD 無線系統的設計者必須非常小心。 在大多數情況下,可選擇的範圍局限於在滿足特定的規範和使用條件

(18)

的前提下可免授權使用的頻段[表1.1]。,設計者通常選用2.4GHz 頻 段。事實上,它已經成為藍牙(Bluetooth)、無線區域網路(WLAN)和 ZigBee 等標準首選的工作頻段。而在無線電話或802.11a 版本的 WLAN 應用中,有些系統也採用5.8GHz 頻段,但其共存問題為電池 供電。所以針對這兩頻段,在第二章會設計具功率限制低雜訊放大 器。接下來再針對近年來新興的通訊標準60-GHz 頻段,實現相關應 用的 CMOS 元件60-GHz 前端電路。 表1.1 全球 SRD 可用頻率 全球頻率分配 說明 13.56-MHz 用於近場通訊 40-MHz 不常用,可用於長距離通訊 433-MHz 美國使用,須降低功率 2.4-GHz 全球通用的頻段 5.8-GHz 有些系統從 2.4GHz 轉向使用 5.8GHz 在第三章中,延續第二章的 ISM 頻段電路,從低雜訊放大器電路 延伸到整體接收機,探討混頻器及可調增益放大器特性,實現出適用 於此頻段的低功率低雜訊接收機,解決在 SRD 中電池更換不易需低 功率,以提高產品的方便性。

1.2

論文組織

本篇論文將利用 TSMC 0.18 µm CMOS、 TSMC 0.13 µm CMOS 及 TSMC 90 nm CMOS 製程技術來設計晶片。本論文分為四個章節, 第一章為導論,說明了研究動機與論文組織。第二章為低雜訊放大器 設計,介紹各種放大器架構及低功率的技術,依操作頻段及頻率類

(19)

型,實作出一系列放大器。第三章為適用於 ISM 頻帶的低功率接收 機,在第二章現有實作下,利用主動混頻器撘配不同的本地震盪產生 器,實現分別具低雜訊、線性度改善及顫動雜訊改善之電路。第四章 則對上述的所有電路設計與實作結果做個結論與比較。

(20)

第二章

(21)

2.1

前言

由於 WLAN、Bluetooth、CDMA . . .等無線通訊系統的普及與風行, 因此無線電收發機的設計與研製在現今各種不同的通訊系統當中也 格外的顯得非常重要。而在接收機中,靈敏度(Sensitivity)及動態範圍 (Dynamic Range)為主要考量因素,第一級的雜訊指數( noise figure)決 定整個接收端的靈敏度及動態範圍,對訊號傳輸品質有很大影響;其 中,低雜訊放大器(low noise amplifier)是天線端接收之後的最前端射 頻元件電路;另外,針對接收機整體雜訊指數為: 2 3 1 1 1 2 1 1 ... − − = + + + total NF NF NF NF G G G (2.1) 可發現若第一級電路提供足夠增益,則由後面電路造成的雜訊貢獻將 可忽略,只剩低雜訊放大器本身的雜訊指數。因此使接收端具高增 益、低雜訊的特性,才能確保整個系統有最佳的性能。本章節將討論 低雜訊放大器在功率限制下的設計流程,並針對不同接收機解決方 案,實作單頻且適用於無線通訊頻帶(2.4GHz & 5.8 GHz )之放大器, 及操作雙頻帶(5GHz & 10 GHz)之放大器,最後再針對由

WiGig(Wireless Gigabit Alliance)發展的高傳輸 1Gb 速率短距離無線技 術,實作出 60-GHz 之雜訊放大器。

(22)

2.2

輸入端架構比較

依照電路類型來分,大概可分為兩種:共閘極(Common Gate)及 共源極(Common Source),如圖(2.1): Matching Network Ls Matching Network Ls Rs Lg Zin1 Z in2 M1 M2 vs Rs vs Rs vs vs Rs (a) (b) 圖(2.1) (a)共源極、共閘極匹配及(b)常見電路 其中 Matching Network 能決定操作頻率及頻寬。而最一般的架構如圖 (2.1)右邊。若針對其阻抗做比較,可得 1 1 2 2 1 ( ) 1 ( ) m s in s g gs gs in m gs g L Z s L L sC sC Z g sC= + + +    = +  (2.2) 在史密斯圖上可得到一個為從開路到 50;另一個則在 50 歐姆附近。 可知 CS 為窄頻應用;CG 為寬頻。兩者在雜訊表現為: 2 2 2 2 1 2 2 2 2 2 2 2 2 2 2 2 2 2 2 1 1 1 1 1 1 1 1 ind m s ind m s m s ins ins m s

ins m s ind ind

m s ins ins m s i g R i F g R g R i i g R i g R i i F g R i i g R •     = + = +       •  +      =  • + = +                  (2.3)

(23)

Rs Rs ind ins ino ino ind ins (a) (b) 圖(2.2) (a)共源極及(b)共閘極雜訊分析 因為匹配的問題,CG 的 1 s m s 1 m R g R g = ⇒ = ,就輸入端電晶體所造 成的雜訊來比(先不考慮電感寄生電阻),共源極的表現通常會比較 好;另外,在增益方面,假設轉導值相同,可得 1 1 1 2 2 1 d m s g d g i g R i i i=     =  (2.4) CG 電流增益幾乎為 1,跟本身電晶體的轉導無關,CS 則是跟轉導有 關。 針對共閘極在雜訊表現不好,[1]提供一種架構如圖(2.3)-(a): Rs ino ind ins -A VB Lp L s k 1:n vs Rs (a) (b) 圖(2.3) (a)利用回授共閘極匹配架構及(b)以變壓器實現架構 其雜訊指數為(2.5)所示,可視為電晶體的轉導因迴路放大器而放大 A

(24)

倍,所以匹配條件

(

1+ A g R

)

m s = ,其電晶體轉導可以變小,代表偏1 壓電流可以比較小順帶讓通道雜訊( 2 nd i )較小,使輸出節點看到的總 和雜訊變小。

(

)

2 2 2 2 1 2 2 2 1 1 1 1 1 1 ind m s ind m s m s ins ins m s i g R i F A g R g R i i g R   •     = + = + +   •  + (2.5) 圖(2.4)-(b)則是利用變壓器的方式來達到轉導增加,這樣不會增加額 外電流。其完整特性公式如下(2.6):

(

)

(

)

(

)

2 2 1 1 1 2 , 1 1 s in m gs p p s p L M Y nk g nk n sC k n L L L sL F nk α  ≈ + + + + + = =    ≈ + ϒ +  針對共源極一般用於窄頻,[2]利用類似回授的方法,讓匹配能有 寬頻的特性如圖(2.4),其完整特性公式如下(2.7):

(

) (

)

(

)

(

)

(

)

2 sec 2 2 2 2 2 1 1 1 1 1 1 , 1 1 1 1 1 4 1 g in pri m m s m gs g ds m s g pri r A A Z r r A g A A A g i A g C n i A i F A g kt R r r β β β β β β β β  + +++ • ++     = = = +    Θ  ≈ + + • Θ + •  • +  −   Θ = + +  回授方式跟上一個相似,在閘極與源極引入,在閘極為並聯,把閘極 原本看到的大阻抗變小,而不是利用電感產生所需要的實部。由上式

(25)

可知,輸入阻抗跟電感電容無關,為純實部;若在 50 歐姆附近,就 可達到寬頻的效果。雜訊方面,當增加回授因素β 會降低,也就是要 增加變壓器的圈數比;增加轉導也可以降低雜訊,文獻中提到藉由尺 寸放大增加轉導能降低主動元件對寬頻的影響。 VGG T1 n:1 Rs rsec rg Cgs gmVgs n:1 RFin ig iin -ifb rpi id is vs Rs (a) (b) 圖(2.4) (a)利用變壓器共源極匹配架構及(b)其小信號分析 由上述得知,變壓器用於輸入端匹配,不僅能有改善的效果並有 減少面積的優點。

2.3

低功率之放大器探討

不管是哪種架構的接收機,低雜訊放大器通常都是功率消耗最大 的一部份,如何能降低電流使增益跟雜訊都在可接受的範圍內,是本 節最大重點。低功耗相關的技術大致分成兩類:(1)低電壓、(2)低電 流、(3)電流共用,以下將分別這三類技術做探討。

(26)

2.3.1 低電流操作

低電流操作,可以藉由將電路偏壓在次臨界導通(subthreshold)區 域來達成。次臨界導通偏壓已經是個標準的低功率設計技術,被廣泛 的應用於類比電路的設計。和一般偏壓在強反轉區相比,將 MOSFET 偏壓在次臨界導通主要的優點,可以大幅增加轉導對偏壓電流比。次 臨界導通運作也已經實現在供應電壓低於電晶體臨界電壓的超低功 率數位電路。

操作在弱反轉區(weak inversion region)NMOS 電晶體的汲極電流

D

I 可以近似成

1 exp DS exp GS t off

D SO t t V V V v I I V nV     − −  =       (2.8) 在此 Voff是偏移電壓,ISO正比於 W/L,k 是波資曼常數,T 是溫 度(K),q 是電子的電荷量。若不考慮 VDS的影響,電晶體的轉導如下 D m I g nkT q =       (2.9) 因為次臨界導通的 MOS 電晶體其元件特性類似雙極性(bipolar) 元件。雖然gm /ID比值高過強反轉區,但因為電流本身不大,所以出 來的轉導也不夠。舉例來說,一個 20µm/0.18µm 的 NMOS 電晶體, 偏壓電流為 3mA 且偏壓在強反轉區,可以提供 9.5mS 的 gm。同樣的

(27)

元件,當偏壓在弱反轉區且偏壓電流為 39µA,可提供 0.8mS 的 gm。 如(2.9)式所示,gm無法在 ID固定的狀況下,藉由增加 W/L 而增加, 這點不像強反轉區。然而,如果電流密度保持固定,gm 會隨著 W/L 而線性的增加。若將元件寬度 (到 240µm)和偏壓電流(到 468µA) 增 加 12 倍,gm會增加至 9.5mS。因此,我們藉由使用更大的主動元件 操作在次臨界導通,可以在更低的電流達到相同的轉導,導致極低的 功率消耗。 在次臨界導通區的 fT也比強反轉區低很多,而且公式如下 1 1 2 D T js I f WLC kT q π =       (2.10) js C 是空乏區電容。隨著製程的縮小,次臨界導通的轉換頻率 (transition frequency)可以用於幾 GHz 內應用。 10-3 10-2 10-1 100 101 102 0 10 20 30 40 50 60 g m /I d ( S /A) & f T ( G H z) g m/Id (S/A) fT (GHz) Id (mA) 1E-3 0.01 0.1 1 10 0 10 20 30 40 50 60 g m /I d ( S /A) & f T ( G H z) Id (mA) gm/Id (S/A) fT (GHz) 圖(2.5) 模擬(左)60µm/0.18µm (b)240µm/0.18µm NMOS 之 fT andgm/Id,

(28)

1E-3 0.01 0.1 1 10 100 0 20 40 60 80 r ds ( k) & g m ( mS ) Id (mA) gm (mS) rds (kΩ) 1E-3 0.01 0.1 1 10 0 10 20 r ds ( k) & g m ( mS ) Id (mA) gm (mS) rds (kΩ)

圖(2.6) 模擬(a)60µm/0.18µm (b)240µm/0.18µm NMOS 之 gm and rds

應用於放大器部份,低電流所用的架構跟一般無異[3],並不多做 闡述,在下一章混頻器部份會有相關電路介紹。

2.3.2 低電壓操作

低電壓操作,大致上有折疊(folded)和順向基極偏壓(forward body biasing)這兩大類方式可以實現。 折疊方式藉由多出來的電流路徑,換取更多的電壓空間,是常見 的低壓操作技巧。但是這種作法,常常會需要額外的電流,造成多餘 的功率消耗。 RFin Lg Ls RFout 圖(2.7) 折疊式低雜訊放大器[4]

(29)

順向基極偏壓技術是利用改變基板-源極偏壓來降低臨界電壓式 (2.11),使原本只能操作在弱反轉區的電壓可以進入飽和區,也可以 讓元件雜訊降低。此種作法的缺點在於,會多出額外的一個偏壓,而 且順向基極偏壓可能會使 MOSFET 的源極對基極之接面導通,產生 一個和基極電壓成指數關係的直流電流,導致額外的功率消耗及可能 的閂鎖效應(latch-up),因此在設計上要多加注意。 Vth =Vth0

(

fVbs − 2ϕf

)

(2.11) RFin Lg Ls Vb RFout 圖(2.8) 順向基極偏壓之放大器[5]

2.3.3 電流共用

RFin Lg Rf RFin Vb Ls M2 M1 Lc IDC IRF (a) (b) 圖(2.9) 常見電流共用架構[6][7]

(30)

圖(2.9)是常見的電流共同(Current Reuse)架構,(a)圖可視為兩級 共源極串接,DC 是走 LC路徑,而高頻則是看到 M2 的閘極(若 LC很 大)所以小信號會看到兩級放大,但因為都是單級放大,其隔離度會 不如一般的疊接放大器。 另一個利用 PMOS 堆疊在 NMOS 上,使等效的轉導變 m mp mn G =g +g ,可使電流只需原來的一半即可。其電路特性如下:

(

)

1 1 2 1 2 in mn mp m m s Z g g g F g R α  =+   ϒ  ≈ +  (2.12) 由式可知此匹配較寬頻,雜訊表現跟 CG 很像。最重要的是輸出看到 的是 RC,是個低通型態,就電晶體電容跟 Rf來說,其頻寬可能只有 1GHz 內,為此架構最大缺點,若要設計在 5GHz ISM 頻段電路,此 者不宜使用。

2.4

考量功率消耗之低雜訊放大器設計

經過上述對現有低功率雜訊放大器的比較,若要符合對雜訊放大器 的要求:(1)雜訊指數小於 2dB,由(2.1)式知道,接收機的最前端電路 主宰了整個雜訊指數(當後面的混頻器、可變增益放大器的增益夠大 時)。(2)偏壓電流小於 2mA,若接收機總電流為 5mA,扣除後級所需 電路後所得。(3)電壓增益大於 30dB,混頻器本身的雜訊要被抑制,

(31)

需要前端放大器有足夠的增益。(4)具高度整合性。(5)低成本考量。 以低電壓操作來說,混頻器及可增益放大器若沒有也採取相同方式 下,供給電壓會前後不一,可能需要其他的直流電壓轉換器(DC Converter)。而次臨界導通的 CMOS 電晶體也會遭受更大的元件雜 訊。通道雜訊,正比於 gm,是強反轉區主要的元件雜訊來源。當閘 極-源極電壓(vGS)下降至低於臨界電壓,感應出的閘極雜訊會開始主 宰整體的元件雜訊。由於高感應閘極雜訊,NFmin在次臨界導通會高 幾分貝[8],而現有文獻結果[9]約為 6dB 左右,故次臨界導通運作或 許對於需要非常高靈敏度的應用不是個可行的選項。而電流共用的方 式如圖(2.9)-(a),其 Lc 要夠大,面積也會較大,對成本的影響甚鉅; 且其隔離度很差,若要增加必須疊接 3~4 級 NMOS,其線性度下降 許多;圖(2.9)-(b)則是有操作頻率的考量(∵輸出電容太大)。故最後採 用一般的疊接放大器,如圖(2.10)所示,這是一個最常見的疊接低雜 訊放大器架構,電晶體M1提供了增益,並且降低電晶體M2的雜訊貢 獻,而共閘極操作的電晶體M2由於低輸入阻值的特色,減小了電晶 體M1米勒電容,使電路能寬頻操作,而整個疊接組態也提供了較好 的反向隔離度。

(32)

Lg Matching Circuit Zsvs VBIAS iout M1 M2 Rs Ls Zin 圖(2.10) 疊接放大器電路架構 Lg Matching Circuit Zsvs iout Rs Zin Cgs rd 2 g i + -Vgs gmVgs 2 d i 圖(2.11) 具源極退化疊接放大器雜訊分析 根據[10],可知雜訊參數如下 0 n n m R R g γ α = = (2.13) 0 0 1 Re

opt opt s opt s

gs Z Z sL Z m sL sC   = − = − − (2.14)

(

2

)

0 2 1 1 5 min min T F F ω γδ c ω = = + − (2.15)

(33)

(

)

(

)

2 0 2 2 2 1 5 5 1 1 5 5 1 opt gs j c c Z C c c δ δ α α γ γ α δ δ ω α γ γ   + + −   =    + +      −     (2.16)

(

)

(

)

2 2 2 2 5 5 1 5 5 1 t gs opt s t gs gs C j c C c Z sL C C c C c δ δ α α γ γ α δ δ ω α γ γ   +  +  = −    + +      −       (2.17) n RFmin都是疊接放大器在沒有Ls串接下的雜訊指數,因此由上面式 子看出電路增加了Ls並不影響RnFmin的值,而且可以將最佳雜訊匹 配點Zopt的虛部拉往Zin的負虛部。 由於加入了電感Ls,輸入阻抗等效為 in = g + 1 +ωT s gs Z sL L sC (2.18) 由式子發現Ls的加入將可以使得輸入阻抗產生一實部ωTLs,這將使得 opt Z 的實部與Zin的實部拉近。

2.4.1 主動元件特性

由公式(2.15)可知,電路最低雜訊指數與元件最低雜訊指數有直接 的關係。首先我們先建立電晶體雜訊等效電路如圖,gm是在其工作 點的轉導而gdo為元件在Vgs = 時的輸出電導。0 i 為電荷的熱擾動所g2 造成的通道電壓波動耦合到閘極而感應閘極電流。此雜訊電流不為白

(34)

雜訊,代表汲極雜訊電流跟閘極雜訊電流具有相關性,其符號為 c。 可得元件最佳雜訊匹配阻抗,為一複數如下(2.19)

(

2

)

2 1 1 5 5 u opt c gs opt gs n G G G C c B C c R δ δ αω ω α γ γ   = + = − = − +   、 其雜訊電阻及最低雜訊指數為 2 1 0 1 2

(

1 2

)

5 do n min m m T g R F c g g γ γ ω γδ α ω = = • 、 = + − (2.20) 在長通道元件中, 2 , =1 ,

( )

5 0 5 0 395 =4 3 32 3 . c j j . and γ = α = = δ 。 Cgs rd

G

2 g i + -Vgs gmVgs 2 d i

S

D

圖(2.12) 電晶體雜訊模型

(35)

2.4.2 考量功率消耗低雜訊放大器之最佳化

Lg Zsvs VBIAS M1 M2 Rs Ls Zin2 Ld Cd Vout VDD Zin1 圖(2.13) 考慮功率消耗之低雜訊放大器 因為下一級混頻器的輸入為大阻抗,所以輸出不以達到 50 歐姆 為目標,以共振腔取代之,在特定頻率時開路看到的輸出阻抗最大, 輸出電壓也會變大,電壓增益我們可以由 S 參數轉 ABCD 矩陣獲得。

(

) (

)

(

11 12 21 22

) (

13 14 23 24

)

1 1 1 2 31 32 41 42 33 34 43 44 2 1 2 2 1 2 D D D D D D D D S S S S S S S S S S S S S S S S S S S S  − − + − − +    =     + +    

而電壓增益 Av ( available voltage gain )為 ABCD 矩陣中 A 的倒數,所

(

11

)(

2122

)

12 21 2 1 1 v S A S S S S = + − + ,將量測的雙埠 S 參數代入,便可得 Av,相關增益公式如下: 2 (1 ), ≈ + = L Load LS LS L C R R Q Q R (2.21)

(36)

2 2 (1 ) 1 ( ) ( 50 ) + + = = = T ex gs ex gs meff m in in in C s C C C G g Z Z

Z when certain frequency matching

ω ω Ω (2.22) 設計步驟大體可分兩部份:電晶體與被動元件 選取電流密度:由上節可知電流與最低雜訊指數有關,又從式 (2.22)得知增益跟截止頻率有關。而一般我們會用電流密度來排除電 晶體尺寸的影響,下圖就是最低雜訊指數及截止頻率對電流密度做 圖。 0 5 10 15 20 25 30 35 40 0.0 0.5 1.0 1.5 2.0 2.5 3.0 NF mi n ( d B) JD (µA/µm) 2.4 GHz Meas. Sim. 5.8 GHz Meas. Sim. 12 GHz Meas. Sim. W/L=4µmx64/0.18µm 0 10 20 30 40 50 Sim. ft f t ( G H z) 圖(2.14) 最低雜訊指數(量測)及截止頻率(模擬)對電流密度關係圖 由圖(2.14)可發現電流密度低到一定程度,最低雜訊指數會有劇烈 上升,而截止頻率也下降(∵增益會降低);而太高的話,匹配所需的 電感會很大(∵面積考量),由這兩限制可定出一個電流密度範圍,尺 寸範圍也能定出來。

(37)

首先針對雜訊做匹配[見圖(2.13)],一般來說雜訊較難達到,故先 考慮:

(

)

(

)

2 2 2 2 5 1 Re[ ] 5 5 1 Re[ ] opt t gs gs s c Z C C c C c Z δ α γ α δ δ ω α γ γ − =    + +      −       = (2.23)

(

)

2 2 2 5 Im[ ] 5 5 1 Im[ ] t gs opt s t gs gs s C j c C Z sL C C c C c Z δ α γ α δ δ ω α γ γ   +       = −    + +      −       = (2.24) 由(2.23)式可求得C (當操作頻率確定),當頻率太低時,gs C 會很gs 大,那就以尺寸範圍內可達到為主,此步可以確定電晶體尺寸。在這 也把功率輸入匹配考慮進來: 1 1 Im[ ]= Im[ ] + = − = − in s gs s g Z sL sC Z sL (2.25) 1 Re[ ]= Re[ ]=50 = Ω m s in gs s g L Z C Z (2.26) 現在需選取的變數為L Ls g,從(2.25)發現皆需這兩個變數,所以 從(2.26)下手,但因為(2.23)跟(2.26)有關,在(2.23)能達到的前提下, 我們可以求出 。

(38)

(

2

)

5 1 s T gs c L C δ α γ ωω − ≈ (2.27) 光靠Ls不足以抵銷C 產生的電抗,使在操作頻率使gs Im[Zin]=0(尤 其在低頻時),故串聯電感L 來增加效果,大電感若是實現在矽製程g 上,其寄生的阻抗相當可觀,這個阻抗會成為雜訊貢獻的主因之一(在 實作中會討論),因此外加的Cex若能減少L ,對於雜訊指數也可能會g 有改善的效果。基本上電容不會有雜訊提供,相關雜訊匹配不會有影 響,但對輸入匹配公式有影響:

(

1

)

Im[ ]= Im[ ] + + = − = − in s gs ex s g Z sL s C C Z sL (2.28)

(

)

Re[ ]= Re[ ]=50 + = Ω m s in gs ex s g L Z C C Z (2.29) 由式(2.29)知Ls會稍微變大,若再考慮式(2.23),可得式(3.30),趨 勢會由ωTCt決定,但過大的Cex會減少等效ωT,會使增益降低及Fmin 升高,這是需要去權衡的地方。

(

2

)

5 1 s T t c L C δ α γ ωω − ≈ (2.30)

(39)

2.5

實作一:2.4GHz Low Noise Amplifier(CMOS 0.18-μm)

2.5.1 研究動機

隨著資訊技術的飛速發展和人們對高速率無線通訊的需求,無線 應用産品的工作頻率已經從低頻段跨入高頻段。作為全球均無需授權 即可使用的 2.4 GHz ISM( Industry Science Medicine)頻段成為主流傳 輸技術使用,譬如 Bluetooth,WLAN,ZigBee 等,本實作將設計適 合用此技術接收機之前端放大器。

2.5.2 電路設計

IN VDD OUT 230fF 0.72nH 7nH 6x60 4x60 3.1nH 1pF 2 mA IN VDD OUT 310fF 0.72nH 7.2nH 6x60 2x60 3nH 0.9pF 2 mA (a) (b) 圖(2.15) (a)電流密度為 8 (b)17 的低雜訊放大器 在文獻[11]中提供 0.18μm 的元件參數γ為 2/3,其值與長通道相 差無幾,再由[12]得到 =2, =0.85

( )

5 0 5 0 395 32 δ α γ = = . and c j j . 。再

(40)

( 5µAµ ~ 20µAµ m m),在尺寸的選擇上取較極端值做設計,最後選 取的電流密度為8µAµ m和17 µ µ A m。而閘極電感可容許值約在 7.5nH,在差不多電感情況下,小尺寸所需的外加電容就大(0.31pF & 0.23pF)。而上面那顆電晶體也會影響到輸入阻抗,若尺寸變大,負載 的 Q 值會變小,在共振頻時會較接近 50Ω(在同樣的輸入匹配下),但 增益會比較低一點,只要有過 30dB 即可。 0 10 20 30 40 50 0.5 1.0 1.5 2.0 2.5 3.0 Design Region fT=15GHz NFmin=0.6dB 5µA/µm fT=40GHz NFmin=0.5dB 20µA/µm f T ( G H z) NF mi n (d B)

Current Density (µA/µm)

NFmin (dB) 0 10 20 30 40 50 60 fT (GHz) 圖(2.16) 最低雜訊指數及截止頻率對電流密度模擬圖(2.4GHz)

2.5.3 晶片模擬及量測結果

2 4 6 -30 -20 -10 0 10 20 30 Jc=8µA/µm Frequency (GHz) G a in ( dB ) Av(postsim) S11(2mA) Av(2mA) S11(2.5mA) Av(2.5mA) S11(postsim) 1 2 3 4 5 6 -20 -10 0 10 20 30 Jc=17µA/µm Frequency (GHz) G a in ( dB ) S11(2mA) Av(2mA) S11(2.5mA) Av(2.5mA) S11(postsim) Av(postsim) 圖(2.17) 輸入返回損耗及電壓增益(左為低電流右為高電流密度)

(41)

1 2 3 4 5 1 2 3 4 5 6 7 8 Jc=8µA/µm N oi s e Fi gur e ( dB ) Frequency (GHz) NFmin(postsim) NF(postsim) NFmin(2mA) NF(2mA) NFmin(2.5mA) NF(2.5mA) 1 2 3 4 5 2 4 6 8 Jc=17µA/µm N oi s e Fi gur e ( dB ) Frequency (GHz) NFmin(2mA) NF(2mA) NFmin(2.5mA) NF(2.5mA) NFmin(postsim) NF(postsim) 圖(2.18) 雜訊指數 -40 -30 -20 -10 0 10 -100 -80 -60 -40 -20 0 20 Jc=8µA/µm S21=10dB IP1dB=-8.9dBm IIP3=-1 dBm IF P ow e r ( dB m ) RF Power (dBm) OIP3=9 dBm OP1dB=1.1 dBm I=2.5mA -40 -30 -20 -10 0 10 -100 -80 -60 -40 -20 0 20 Jc=17µA/µm S21=8.6dB IP1dB=-7.6dBm IIP3=-2 dBm IF P ow e r ( dB m ) RF Power (dBm) OIP3=6.6 dBm OP1dB=1 dBm I=2.5mA 圖(2.19) 功率線性度

(42)

2.5.4 結果與討論

本電路採用 CMOS 0.18µm 製程,晶片照片如圖(2.20)所示:兩個 RF 埠採用 GSG pad,DC 點針放在電路的右上角落並加入足夠的穩壓 電容,以防振盪情況發生,兩顆晶片面積皆為 0.75×1mm2 S 參數結果與模擬相差不多,但雜訊指數跟模擬有些差,高電流 密度 NFmin 跟 NF 較貼近(差 0.09dB 見表 2.2)相較於低電流密度的 0.13dB(見表 2.1)。而量測出來結果 NF 跟 NFmin兩顆都變較貼近,但

NFmin 值卻升高 0.4dB(Low Current Density)及 0.66dB(High Current

Density)。可能原因為量測時本身電晶體雜訊升高,或者為閘極走線

的寄生電阻較模擬嚴重(但 NFmin跟 NF 會遠離,應不為原因),所以可

靠度分析應要更嚴謹一點,與相關文獻比較如表 2.4,FOM 公式附於 下頁。

表2.1 選取低電流密度之模擬與量測比較

Low Current Density Post-Simulation Measurement

Supply Voltage (V) 1.8 Voltage Gain (dB) 29.7 29.3 Noise Figure (dB) 2.13 2.52 NFmin 1.99 2.44 IIP3 (dBm) 1.5 -1 IP1dB (dBm) 3 -8.9

Input Return Loss (dB) <-10

(2.1GHz~2.8GHz)

<-10

(2.1GHz~2.8GHz)

Power Consumption (mW) 3.6 4.4

(43)

表2.2 選取高電流密度之模擬與量測比較

High Current Density Post-Simulation Measurement

Supply Voltage (V) 1.8 Voltage Gain (dB) 27.5 28 Noise Figure (dB) 2.17 2.64 NFmin 2.08 2.62 IIP3 (dBm) 3.5 -2 IP1dB (dBm) 3.5 -7.8

Input Return Loss (dB) <-10

(2.2GHz~2.8GHz)

<-10

(2.2GHz~2.8GHz)

Power Consumption (mW) 3.6 4.4

Current Consumption (mA) 2 2.5

表2.3 高低電流密度選取之量測比較

Current Density Low High

Supply Voltage (V) 1.8 Voltage Gain (dB) 29.3 28 Noise Figure (dB) 2.52 2.64 NFmin (dB) 2.44 2.62 IIP3 (dBm) -1 -2 IP1dB (dBm) -8.9 -7.8

Input Return Loss (dB) <-10

(2.1GHz~2.8GHz)

<-10

(2.2GHz~2.8GHz)

Power Consumption (mW) 4.4 4.4

(44)

(

)

[

]

1 1 −   =   − • noise dc Gain FOM mW NF P mW 表2.4 2.4-GHz 低雜訊放大器文獻比較表 Ref fC (GHz) NF (dB) PDC (mW) Gain (dB) Input return loss (dB) Output return loss (dB) IIP3 (dBm) P1dB (dBm) Tech. FOM (mW-1) This work 2.4 2.5 4.4 9.72 -21 N/A -1 -8.9 0.18-µm CMOS 0.89

[13] 2.4 3.6 6.5 13 -12 N/A N/A N/A 0.13-µm

CMOS 0.53 [14] 2.4 2.56 12.9 22.1 -12.66 -19.45 -10.83 N/A 90nm CMOS 1.23 [15] 2.4 2.8 15 20.5 -25 -11 N/A N/A 0.18-µm CMOS 0.78 [16] 2.4 2.87 11 13.3 -12.35 -13.16 -2.2 N/A 0.18-µm CMOS 0.45

2.6

實作二:5.8GHz 低雜訊放大器 (CMOS 0.18-µm)

2.6.1 研究動機

隨著傳輸速度引發的無線頻寬需求,以及各種技術林立導致的訊 號干擾等因素影響,短距無線通訊技術將從現有的 2.4GHz 頻段,逐 漸朝向 5.8GHz 發展,故已有無線電話或 802.11a 版本的 WLAN 應用 於此頻帶,且此頻段不需要申請執照,相對於高昂的佈線成本的各種 寬頻接取設備而言,採用無線頻帶的方式成本相對便宜許多,對開發 中國家及邊遠地區特別適用。本實作將設計適合用此技術接收機之前 端放大器。

(45)

2.6.2 電路設計

IN VDD OUT 100fF 0.45nH 2nH 3x60 3x60 1.4nH 0.3pF 2.7 mA IN VDD OUT 0.45nH 3nH 3x60 3x60 1.4nH 0.3pF 2 mA (a) (b) 圖(2.21) (a)並聯外加電容及(b)無外加電容放大器 圖(2.22)為在 5.8G 時電流密度對最低雜訊指數及截止頻率做圖, 發現 NFmin約上升到 0.7dB,再由電感選擇可知其寄生電阻應較小。 但在模擬時發現能達到的 NFmin是差不多的。可能原因是由式可知, 操作頻率也會影響到可達到的雜訊。 0 10 20 30 40 0.0 0.5 1.0 1.5 2.0 2.5 f T ( G H z) NF mi n (d B)

Current Density (µA/µm)

NFmin (dB) Design Region 0 10 20 30 40 50 60 fT (GHz) fT=20GHz NFmin=0.8dB 8µA/µm fT=45GHz NFmin=0.7dB 20µA/µm 圖(2.22) 最低雜訊指數及截止頻率對電流密度模擬圖(5.8GHz) 考慮一般在匹配看到的頻寬,在一般定義輸入損耗(S11)<-10dB 才

(46)

算在操作頻帶內,故(2.33)由可發現頻寬跟輸入匹配的等效品質因素 有關,其中 g L R 為源極電感的寄生電阻;故在窄頻設計中,電感的選 擇能決定頻寬及 S11最低值

(

)

(

)

(

)

(

)

2 2 11 2 2 1 50 1 50 50 50 + + + + − + = = + + + + + + + + = Ω   + +      gs g s m Lg gs gs o s o g s m Lg o gs gs input o g s input s m L gs L s L L g R sC C s S L s L L g R s s sC C Q L L Q Matching L g R C ω ω ω ω (2.31) 20logS11 < −10dB (2.32) 10 10 2 6 6 ω ω π π π ∆ ∆ = dB = = o dB input B f Q (2.33) 由上實作可知,在電流密度較低時,量測結果較好。所以這次尺寸選 擇上,選在最低的地方8µAµ m,固定 Ls、電晶體尺寸及負載共振腔 的 LC,比較有無外加電容的影響。

2.6.3 晶片量測結果

1 2 3 4 5 6 7 8 9 10 -30 -20 -10 0 10 20 30 40 S11(2.5mA) Av(2.5mA) S11(postsim) Jc=8µA/µm Frequency (GHz) G a in ( dB ) Av(postsim) S11(2mA) Av(2mA) 1 2 3 4 5 6 7 8 9 10 -30 -20 -10 0 10 20 30 40 Av(2.5mA) S11(postsim) Av(postsim) Jc=17µA/µm Frequency (GHz) G a in ( dB ) S11(2mA) Av(2mA) S11(2.5mA)

(47)

圖(2.23) 輸入返回損耗及電壓增益(左為低電流右為高電流密度) 1 2 3 4 5 6 7 8 9 10 0 2 4 6 8 10 Jc=17µA/µm N oi s e Fi gur e ( dB ) Frequency (GHz) NFmin(2mA) NF(2mA) NFmin(2.5mA) NF(2.5mA) NFmin(postsim) NF(postsim) 1 2 3 4 5 6 7 8 9 10 0 1 2 3 4 5 6 7 8 9 10 Jc=17µA/µm N oi s e Fi gur e ( dB ) Frequency (GHz) NFmin(2mA) NF(2mA) NFmin(2.5mA) NF(2.5mA) NFmin(postsim) NF(postsim) 圖(2.24) 雜訊指數 5 10 15 20 25 30 25 26 27 S21 N oi s e Fi gur e ( dB ) V ol a ge G a in ( dB ) Current Density (µΑ/µm) 2 3 4 W/L=6x30/0.18 NF I=2.5mA 5 10 15 20 25 30 25 26 27 S21 N oi s e Fi gur e ( dB ) G a in ( dB ) Current Density (µΑ/µm) 2 3 4 W/L=6x30/0.18 NF I=2.5mA 圖(2.25) 電壓增益及雜訊指數對電流密度 -30 -20 -10 0 10 -100 -80 -60 -40 -20 0 20 Jc=8µA/µm S21=6.25dB IP1dB>5dBm IIP3=2 dBm IF P ow e r ( dB m ) RF Power (dBm) OIP3=8.25 dBm OP1dB>11 dBm I=2.5mA -30 -20 -10 0 10 -100 -80 -60 -40 -20 0 20 Jc=17µA/µm S21=7.7dB IP1dB=-1.5dBm IIP3=0 dBm IF P ow e r ( dB m ) RF Power (dBm) OIP3=7.7 dBm OP1dB=6.2 dBm I=2.5mA

(48)

圖(2.27) Die Photo (左)( 0.53mm×0.88mm) (右)( 0.46mm×0.85mm)

2.6.4 結果與討論

與實作一相同的佈局方式,結果附於表 2.5 及表 2.6,增益掉了 6dB。在 Post-sim 發現有加電容的情況下,線性度變差;因為電容也 有非線性效應

(

2

)

1 2 1 = o + + + C C αV α V ,使閘極與源極間有諧波項 產生。

(49)

表 2.5 加入外加電容之模擬與量測比較表

External Capacitor Post-Simulation Measurement

Supply Voltage (V) 1.8

Voltage Gain (dB) 32 26

Noise Figure (dB) 2.18 2.87

IIP3 (dBm) 0.8 2

IP1dB (dBm) 5 >5

Input Return Loss (dB) <-10

(5GHz~6.6GHz)

<-10

(4.7GHz~6.9GHz)

Power Consumption (mW) 3.6 4.4

Current Consumption (mA) 2 2.5

表 2.6 無外加電容之模擬與量測比較表

No External Capacitor Post-Simulation Measurement

Supply Voltage (V) 1.8

Voltage Gain (dB) 31 25.7

Noise Figure (dB) 2.18 2.7

IIP3 (dBm) 4.1 0

IP1dB (dBm) 7 -1.5

Input Return Loss (dB) <-10

(4.8GHz~6.9GHz)

<-10

(4.9GHz~6.5GHz)

Power Consumption (mW) 3.6 4.4

(50)

表 2.7 實作比較表

External Capacitor Yes None

Supply Voltage (V) 1.8

Voltage Gain (dB) 26 25.7

Noise Figure (dB) 2.87 2.7

IIP3 (dBm) 2 0

IP1dB (dBm) >5 -1.5

Input Return Loss (dB) <-10

(4.7GHz~6.9GHz)

<-10

(4.9GHz~6.5GHz)

Power Consumption (mW) 4.4 4.4

Current Consumption (mA) 2.5 2.5

表 2.8 5.8-GHz 低雜訊放大器文獻比較表 Ref fC (GHz) NF (dB) PDC (mW) Gain (dB) Input return loss (dB) Output return loss (dB) IIP3 (dBm) P1dB (dBm) Tech. FOM (mW-1) This

work 5.8 2.7 4.4 7.73 -16.5 N/A N/A N/A

0.18-µm CMOS 0.64 [12] 5.2 3.3 3.6 8 -29 -16 0.4 -8.33 0.25-µm CMOS 0.61

[17] 5.2 2.45 26.4 19.3 N/A N/A -6.1 N/A 0.35-µm

CMOS 0.46 [18] 5.7 3.4 3.96 11.45 -14 -17 N/A -8 0.18-µm CMOS 0.79

2.7

實作三:雙頻帶雙變壓器型態之低雜訊放大器 (CMOS

0.13-μm)

2.7.1 研究動機

近年來,因為多頻道多模態(Multi Band Multi Mode)通訊系統架 構,為一重要的通訊系統模式。該系統架構,希望可以將多種不同的 無線通訊系統,整合到單一收發機。根據這個概念,使得接收機端的

(51)

低雜訊放大器,需要處理兩個以上的頻率訊號,所以近年來有不少的 雙頻道、多頻道低雜訊放大器。於但大部分都是以開關(switch)來切 換不同頻率的低雜訊放大器,達到可調的效果。本次實作目的,將實 現一個使用雙變壓器型態的共電流低雜訊放大器,雙頻帶的等效電路 用電感之間的電容和電感本身來達到。

2.7.2 雙頻帶技術

在傳統雙頻帶放大器設計可分兩類:(1)根據操作頻率來切換兩個 單頻放大器[19][20](2)兩(三)個單頻放大器同時運作,利用兩(三)個分 開的輸入匹配及共振負載[21]。前者稱為無共存(non-concurrent);但 若使用後者-共存式架構(concurrent),其電流消耗是前者的兩至三 倍。還有另一種方式為把寬頻放大器置於前端電路,但缺點是其他無 用的信號也會一起被放大,會嚴重地影響接收機的靈敏度。此實作主 要著眼共存式架構,由[21]提供完整的分析及電路[圖(2.27)]。由文獻 [22]可知變壓器也能產生雙頻帶效果,而此實作則是在中間級做雙頻 帶的效果。

(52)

VBIAS M1 M2 Cg Ls Lg1 Vin VDD C2 L2 L1 C1 Lg2 圖(2.28) 共存式(concurrent)基本架構

2.7.3 電路設計

(1) 輸入級 由 2.2 可知輸入端匹配可用變壓器,並有節省面積的好處。這次 採用的也是閘極跟源極的電感做耦合,如下圖: K Lg Ls sLg sLs + -sM12i2 + -Vgs i1 i2 gmVgs sM21i1 Zin Cgs + -(a) (b) vs Rs 圖(2.29) (a)輸入匹配電路及其(b)小信號分析

(53)

38

(

)

(

)

(

)

2 1 12 2 1 2 21 1 1 1 21 12 12 1 + = = + + + + = = = → = + + + + + + = gs gs m gs m gs sC V g V I g gs s in in in I g V in m in g s s g s gs gs sM I sL I V sL I sM I V V Z I I I g Z s L M s L M L M M k L L sC C (2.34) 如果電晶體尺寸不變,其gmCgs不變下,L、 能變小,因為有耦合g Ls 讓原本兩端電感等效變大了,就不用原先那麼大的感值就能達到。對 一般理想 LC 共振放大器做比較(見圖(2.29)),發現達到相同S11,所需 的感值如表 2.9 能有減少的趨勢。 M1 Ls2 Vin VDD Cd Ld Lg2 M1 Ls1 Vin VDD Cd Ld Lg1 k21 (a) (b) 圖(2.30) (a)無耦合及(b)具耦合之疊接放大器 S (1, 1) m1 m1 freq= S(1,1)=0.093 / -170.386 impedance = Z0 * (0.832 - j0.026) 10.68GHz freq (10.00MHz to 20.00GHz) S (1, 1) m1 m1 freq= S(1,1)=0.099 / -171.219 impedance = Z0 * (0.821 - j0.025) 10.65GHz 圖(2.31) (a)無耦合及(b)具耦合之 S11模擬比較圖

數據

表 2.5  加入外加電容之模擬與量測比較表
表 2.7  實作比較表
表 2.10    60-GHz 雙閘極放大器量測特性表

參考文獻

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[r]

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