顫動雜訊成因分析 - 實作四：使用除二除頻器之直接降頻混頻器(CMOS 0.18-µm)

第三章 2.4/5.8-GHz 低功率接收機

3.8 實作四：使用除二除頻器之直接降頻混頻器(CMOS 0.18-µm)

3.9.2 顫動雜訊成因分析

switching Switching with noise Overlap)[圖(3.77)-(a)]，M1、M2直流時皆為導通狀態，而與 LO 輸入波形的關係如圖(3.77)-(a)。當切換級被有限斜率(s)的 LO 信號驅動，

則假設等效在閘極的顫動雜訊(flicker noise)會提前或延遲零交會點 (zero-crossing)發生的時間。使導通時間(duty cycle)跟理想切換不一樣，其差異用一組脈衝來等效，並視為雜訊，由圖(3.72)-(c)可知這脈

衝具有2f_LO的頻率且振幅為2I。在這裡只考慮脈衝所產生的直流項，

因為V_os <<V ，切換級造成的顫動雜訊遠大於轉導級，歸納前面幾個_ov 來源在輸出的顫動雜訊如圖(3.78)。

WLO 2WLO 1 ( )

V fn

πA

1 ( )

V fn

2I πA π

Baseband flicker noise

Translated flicker noise

i

^on

Freq

圖(3.78) 直接機制對輸出雜訊示意圖 (3)

間接切換級雜訊

LO 埠為理想方波，就沒有延遲零交會點的問題。當 LO 斜率變大，顫動雜訊還是會由其他機制到輸出，稱為間接機制。把全部切換級的雜訊等效到其中一邊(此電晶體都在導通情況下，其雜訊週期不變且為方波 )[ 圖 (3.79)] 。基本上就是一個源極跟隨器 (source follower)，觀察 Vs 的電壓，雖然也會跟著閘極小訊號，但會有時間常數的效應；電容上的電流頻率跟閘極雜訊一樣且並無直流項，但對差動電流輸出而言，其電流頻率為2

ω

_LO，而有直流項。考慮在直流項載的顫動雜訊並求出 SNR[式(3.54)]

( ) ( )

2 0

2 2 2 2

   0 

∫

^T =    − =

o ,n cp p s s p n

i i t dt C V V C V

T T T T (3.53)

2 2 2

= ^m

π

ⁱⁿ = ^T ⁱⁿ

indirect

g V f V

SNR f C V f V (3.54)

I C

生電流。LO 弦波對直接機制為頻率無關，但理想方波並不會減少顫 動雜訊，但可以由電容變小讓雜訊降低。

3.9.3 電路設計

(1)

動態電流注入之主動混頻器

[29]

經由前面對主動式混頻器的閃爍雜訊分析，可以了解到LO的開關級會貢獻一直接開關雜訊， _{o n}_, 4 Vⁿ

i I

= S T

× ，所以在[21]中提出了電流注入的方法來減少直接開關雜訊，用意為藉由加上一電流注入電路可在不改變流經輸入轉導級的電流下，可減少流經開關級的電流，因此I下降，i_{o n}_, 就會下降，這種持續注入概念稱靜態電流注入架構，圖 (3.80)(a)。但是這個電路仍然存在一些trade-off，如在RF的汲極加上電流注入裝置，使該點的寄生電容變大，對於混頻器的頻寬造成影響，而且這個裝置會使線性度變差，且白雜訊會上升。動態電流注入裝置則是只在zero-crossing點的時刻做電流注入的動作，其他的時候則是維持關掉的狀態[見圖(3.80)(b)]，這種作法可解決前面靜態電流注入裝置的缺點，主要是因為動態電流注入只在zero-crossing點發生，對於轉換增益不會減少，也不會增加白雜訊的量。

RF_p

LO_n

RF_n LO_p

output

Iinjection

RF_p

LO_n

RF_n LO_p

output

Iinjection

(a) (b)

圖(3.80) (a)靜態電流注入及(b)動態電流注入機制

RF_p

VDD

RF_n VDD

LOI_p

LOI_n Vctrl

RF Bias LO Bias

1k 100/1 8/0.18

500/1

40/0.5

80/0.3

600uA

130uA

860uA

圖(3.81) 動態電流注入之主動混頻器電路圖

做為抽電流的PMOS尺寸不宜放太大，不然所造成的電容太大，

對間接雜訊的產生會增加；LO電晶體電流還有130uA，跟之前低電流情況一樣，再低的話LO電晶體的操作區會很不穩定，又因為轉導級的電流變大使轉導變大，就有空間可以讓負載小一點使頻帶寬一點。

(2)

產生四相位除頻器

[30]

CLK_p

CLK_n CLK_p

CLK_n CLK_n CLK_p CLK_p

VI VI_inv

VQ VQ_inv VI

VQ_inv VQ

VI_inv

圖(3.82) 動態負載除頻器電路圖

在先前除頻器中，在 Latch 並沒有電流源，所以電流較不穩定，

這次在下面加入電流源，但還是為動態除頻器；藉於時域圖變化也可以說明動態速度快的原因[27]。因為穩態在感應及栓鎖的電流大小一

樣，所以造成的輸出擺幅都是I_read ×R ；相對地，在動態架構下栓鎖_L 的電流會比感應的小，所以在栓鎖模式時輸出擺幅會減少為

latch× L

I R ，所以訊號由低到高所需的時間相對變小，即使栓鎖時的斜

率速度(Slew Rate)較低，在適當的設計下動態就可以比穩態快上∆t ， 所以設計時兩邊的電流會不一樣。

t Dynamic ^∆t

Vout+

Static

Vout-Vout+

Vout- t

Clock

read latch readlatch

read latch latch

圖(3.83) 動態及穩態的時域圖 (3)

當地振盪信號緩衝器

在上個實作中，緩衝器是採用共源極加上二極體負載來達到，但在模擬中會發現頻寬不足，約為1GHz，其功能只為隔絕除頻器與混頻器間的電容及直流。因為頻寬主要輸出電容決定(就跟混頻器的電晶體有關)，能調整的範圍就小很多。利用主動電感來達到增加頻寬如圖(3.85)，使在2.4GHz不至於是個損耗。若針對Z_out分析(3.59)可發現有零點R Cg

(

gd¹⁺Cgs

)

，而改變電晶體及電阻可改變零點，設計在想

( )

W D

1：1 S1

VDD

RFout

RF_p

RF_n

圖(3.87) 變壓器佈局圖

除了單端轉雙端放大器之外，直接利用被動元件來實現也是個選擇，除了有不用額外電流，還有可拿來當第一級放大器的負載用。一般從主電感(Primary)看進去等效電路為圖，N 為圈數比，R₁、R₂為電阻之損耗，L1、L2則是電感的損耗，Lp是主電感值。分別關係式：

1 1

 

= ^p −  L L

(3.60)

1 2 = L2

L N

(3.61) 一般而言，K(coupling)不可能為 1，多多少少會有電感損耗，所以 K 若越大功率轉移率就越好。在佈局上(圖我們就把 D 變小，但這裡出現一個問題，D 越小電容(C/2)越大，那變壓器的品質因數及自振頻都會變小。另外，改變 W 會讓寄生電阻變大，但不一定會差，要視共振 LNA 負載^R^load ⁼^R¹

(

¹⁺^Q²

)

來決定，R 越小面積可以越小，但也會影響自振頻，要小心設計。

3.9.4 晶片量測與模擬結果

Minimum Power (dBm)

LO freqency (GHz)

1.5 2.0 2.5 3.0

Conversion Gain (dB)

RF Frequency (GHz)

圖(3.88) (左)除頻器靈敏度(右)轉換增益對 RF 頻率

RF (Post-Sim)= 2.25GHz RF (Meas)= 2.25GHz

IF Power (dBm)

RF Power (dBm)

Meas Vctrl=2V

RF (Meas)= 2.25GHz RF (post-Sim) = 2.4GHz

Measurment Vctrl=2 V Measurment Vctrl=0.8 V Measurment Vctrl=0.3 V Post-Sim Vctrl=2 V Post-Sim Vctrl=0.8 V Post-Sim Vctrl=0.5 V

Conversion Gain (dB)

RF Power (dBm)

圖(3.89) (左)中頻輸出功率對 RF 功率(右)轉換增益對 RF 功率

Conversion Gain (dB)

V^ctrl (V)

IF Power (dBm)

RF Power (dBm)

OIP3=16 dBm

-60 -50 -40 -30 -20 -10 0 10 20

IP1dB=-32dBm OIP²=42 dBm

IF Power (dBm)

RF Power (dBm)

OIP3=16 dBm

IP1dB=-30dBm OIP²=-7 dBm

IF Power (dBm)

RF Power (dBm)

OIP3=-5 dBm High Gain Mode

50 MHz

Conversion Gain (dB)

IF Frequency (MHz)

Measurement (RF=2.25G) Post-Sim (RF=2.4G)

0.1 1 10 100

Measurement Vctrl=0.75V (RF=2.25G) Post-Sim Vctrl=2V

Post-Sim Vctrl=0.9V

Post-Sim Vctrl=0.75V (RF=2.4G) 50Ω Load

Conversion Gain (dB)

IF Frequency (MHz)

圖(3.92) 轉換增益對中頻頻率(左)1M Ohm Load(右)50 Ohms Load

Input Return Loss (dB)

RF Frequency (GHz)

20 25 30 35 40 45

Conversion Gain (dB)

-40

1.5 2.0 2.5 3.0

LO-to-RF Isolation LO-to-IF Isolation 2LO power= 1.3 dBm

LO-to-RF/IF Isolation (dB)

LO Frequency (GHz)

3.0 3.5 4.0 4.5 5.0 5.5 6.0

2LO-to-RF Isolation 2LO-to-IF Isolation 2LO power= 1.3 dBm

2LO-to-RF/IF Isolation (dB)

2LO Frequency (GHz)

圖(3.94) (左)2LO 及(右)LO 埠對 IF、RF 隔離度

Noise Figure (dB)

IF Frequency (Hz)

VB= 0.5V VB= 0.7V VB= 0.9V

RF=2.25 GHz

10k 100k 1M 10M 100M

Noise Figure (dB)

IF Frequency (Hz)

VB= 0.2V

Phase Mismatch (deg)

Gain Mismatch

2LO power= 0 dBm

Gain Mismatch (dB)

LO Frequency (GHz)

-2.0

Phase Mismatch

圖(3.96) (左)增益與相位不匹配(右)輸出波形(@2.25GHz)

圖(3.97) Die Photo ( 1.5 mm × 1.3 mm ) 3.9.5 結果與討論

本電路採用 CMOS 0.18µm 製程，晶片照片如圖(3.97)所示：RF 埠採用 GSG pad，LO 和 IF 埠採用 GSGSG pad，DC 排針放在電路的上方，此晶片面積為 1.5×1.3mm²。

量測時電流分配如下：

Block LNA Mixer Divider

& Buffer

Bias

Current VGA Total Post

Simulation 2 3.3 6.58 0.4 3.4 15.7 Measurement 2 3.6 11 0.4 3.8 20.8 由圖(3.95)可知，在正常抽電流的情況下，雜訊表現都差不多；在沒抽時候，Corner 跟 Noise Floor 都起來，一方面是增益變低且所有電流全流切換級的原因。而在量測時，緩衝器的所需電流變兩倍(4mA

→8mA)才有較好的增益。中頻頻寬變大是因在 Mixer 及 VGA 的電流放大，使各自負載可以變小。使用除頻器能使 LO 跟 RF 的隔離度變

雙端，較有好的 IIP2，也跟混頻器操作電流加大有關。整體特性如表3.9。

表3.9 使用除二除頻器之直接降頻具閃爍雜訊改進之接收機特性表 Item Post Simulation Measurement Supply Voltage (V) 1.8

Conversion Gain (dB) 48 43 RF Bandwidth (GHz) 2.1-2.4 2.1-2.4

IF Bandwidth (MHz)

(50Ω Load) 63 45

NF (dB) 3.2 @ 100 kHz 2.45 (noise floor)

10.8 @ 100 kHz 3.7 (noise floor) IP1dB @ Highest Gain

(dBm) -45 -40

IIP3 @ Highest Gain

(dBm) -34 -28

IIP2 @ Highest Gain

(dBm) -- -2

LO-to-RF/IF Isolation (dB) -- >98 / >60 2LO-toRF/IF Isolation (dB) -- >80 / >30

Input Return Loss (dB) <-10

(2.2GHz~2.8GHz) N/A Current Consumption (mA) 17 20

Power Consumption (mW) 24.6 36 IQ Imbalance (dB/deg) 0.024dB/0.186° 0.32dB/0.07°

Chip Size (mm×mm) 1.5 ×1.3

表3.10 2.4-GHz 接收機文獻比較表

*VCO power consumption included.

** Conversion Gain from input power to output peak voltage.

***The architecture of the radio is dual conversion.

第四章

結論

本論文第二章的部份，利用了 TSMC 0.18-µm CMOS 製程實作與量測 2.4-GHz 及 5.8-GHz 具功率考量之低雜訊放大器。在 2.4-GHz 方面，依電流密度選取下，發現在低電流密度下，放大器有較好的特性，

較不受變異影響，達到I =2 5. mA A、 _V =30dB NF、 =2 5. dB的結果。在 5.8-GHz 方面，發現在所以電晶體選取不變下，加入外加電容後，其線性度會較差的結論，其增益與雜訊表現皆遜於 2.4-GHz 電路。在 TSMC 0.13-µm CMOS 製程實作雙頻帶放大器中，利用雙變壓器元件能有雙頻帶效果並有減少面積之優點，但因輸入匹配及輸出匹配不夠的情況下，整體表現還算中等，但仍有改進之處。最後利用 TSMC 90-nm CMOS 的雙閘極技術之 60-GHz 放大器，因輸入電晶體佈局走線改變，使電容效應較原本預想的大，在最後量測中使 S₁₁偏離 50Ω，

導致整體特性下降。但電感之間的耦合效應並沒有會讓電路往低頻中，在佈局上的距離還在可容許範圍

第三章的部份，先利用 TSMC 0.18-µm CMOS 製程來實作適用於 2.4-GHz 接收機，利用低電流接近次臨界區操作主動混頻器及可調增益放大器下，達到I =4 6. mA、CG =60dB、NF =6 2. dB等特性，但 Noise Floor 還是略高。在另一顆 5.8-GHz 電路中加以改良，在電流不變下，得到NF =5 3. dB的結果，在線性度不足的情況下，利用混頻器加入電感電容改善之。另一方面，把 LO generator 換成除頻器，觀察是否能改善顫動雜訊，實作結果並無改善，但得到輸出 I/Q 訊號較平衡。最後在先前實作中顫動雜訊斜率還在 1MHz 以上考慮下，利用抽電流的方式並把電流放大，確實得到較好的雜訊指數，並發現在無抽電流下 Corner 和 Noise Floor 都會升高的結論。

第一章：

[1] 廖建興,”無線個人區域網路(WPAN)技術發展與應用概論,” 中華民國電子零件認證委員會

第二章：

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在文檔中 2.4/5.8-GHz低功率低雜訊CMOS直接降頻接收機 (頁 135-0)