結果與討論

第四章應用於 5 GHZ 鎖相迴路之設計與實現

4.5 結果與討論

一個應用於 5 GHz 的鎖相迴路已被實作出來且量測完畢。利用變壓器回授之電壓控制振盪器、增置變容器架構、提高共振腔中的品質因素，來達到不錯 phase noise、提高調變範圍與低功耗的的設計目標。這次鎖相迴路的頻率鎖定範圍從 4.33 至 5.1 GHz。參考訊號所造成的突波約-51 dBc，在 100 kHz 的偏移頻率，相位雜訊為-88.15 dBc/Hz；在 1 MHz 的偏移頻率，相位雜訊為-89.91 dBc/Hz；在 10 MHz 的偏移頻率，相位雜訊為-117.89 dBc/Hz。整體的功率消耗為 26.5 mW。若在低電壓偏壓之下，其相位雜訊在 100 kHz 的偏移頻率，為-90.88 dBc/Hz；在 1 MHz 的偏移頻率，為-90.75 dBc/Hz；在 10 MHz 的偏移頻率，相位雜訊為-115.8 dBc/Hz，整體的功率消耗可降為 12.12 mW。包含 pad 的整體晶片大小為 0.5227

mm²。

本鎖相迴路的調變頻帶，從模擬的 4.75 至 5.35 GHz，到量測時降為 4.33 至 5.1 GHz，頻率飄移率為 4.6 %，而製程廠之製程在偏移±10 %以內皆可以接受，

故此為正常表現。

如圖 4-41 所示，為鎖相迴路與訊號產生器的相位雜訊圖，可得知在 in-band 處的訊號產生器相位雜訊約為-130 dB，而鎖相迴路的相位雜訊約為-88 dB，期間差了 42 dB，而理論上的差值應為 20×logN 的值，其中 N 為除頻器之總除數，故在 in-band 處的相位雜訊理論差值應為 20log(128)= 42 dB，其量測值與理論符合。

-88

-130

42 dB

圖 4-41 鎖相迴路與訊號產生器的相位雜訊圖

最後，將量測結果與其他發表論文作比較，如表 4-4 所示。

表 4-4 鎖相迴路文獻比較表

Technology

Frequency Range (GHz)

Ref.

Frequency (MHz)

Phase Noise (dBc/Hz)

Spur (dBc)

Power consu mption

(mW)

Division ratio

CMOS ^5.4~5.56 ^169~174

-85

第五章應用於 X-頻段頻率合成器之設計與實現

本章為在製程廠標準 0.18-µm 1P6M CMOS 製程上，實現一個應用於 X-頻段的頻率合成器，其中電壓控制振盪器的部分，是使用交叉耦合對(cross-coupled Pair)LC 振盪器架構，並且在共振腔中加入一個小電容，來提高共振腔中的品質因素，藉此獲得較佳的相位雜訊。多模除頻器的部分，是使用除 2 除三電路(divide-by-2/3 Cell)串接七級的架構來實現。預除頻電路的部分，使用了兩級移除尾電流 (tail-current)的電流模式邏輯(CML)除頻器來完成，藉此提升速度。在參考頻率為 12.5 MHz(0 dBm)時，除頻器的模態從 208~215 皆可正常鎖定。當正常偏壓下在載波偏移 100 kHz 67.28 dBc/Hz；為 10 MHz 時，相位雜訊為-119.3 dBc/Hz，整體的功率消耗為 30.26 mW。若為低偏壓下，在載波偏移 100 kHz 時，相位雜訊為-70.83 dBc/Hz；為 10 MHz 時，相位雜訊為-121.71 dBc/Hz，整體的功率消耗可降為 17.01 mW。整個頻率合成器電路的操作範圍為 10.43 至 10.77 GHz，整體包含 pad 的晶片大小為 0.7854 mm²。

本次設計致力於相位雜訊的優化，並改良變壓器回授壓控振盪器架構，以提高相位雜訊的表現，而除頻器部分使用數位式的多模除頻器，可除 128~255 間任意除數。本章內容包含頻率合成器架構、模擬與量測結果的比較。

5.1 簡介

射頻通訊系統中有許多種架構設計方法，但是無論何種架構都不能沒有一個相位雜訊低、速度快的頻率合成器，來提供系統一個乾淨的的載波頻率。而以鎖相迴路為基礎的頻率合成器正好有此優點。因此，在許多收發器系統中，頻率合成器往往用來當作混頻器的本地振盪源訊號。本次設計之頻率合成器是以鎖相迴路為基礎，在回授路徑加上一個多模數除頻器。因此只要給定一個參考頻率，

10.6 GHz 3階迴路濾波器

鎖定時間及積體化..等問題。其中迴路頻寬(Loop Bandwidth)的大小會影響整個電路的鎖定時間。若壓控振盪器的雜訊過多，則可在設計上提高迴路頻寬來解決，

表 5-1 應用於 X-頻段頻率合成器的系統規格表規格

參考頻率 FRef 12.5 MHz 壓控振盪器增益 KVCO 385 MHz/V

充電泵電流 ICP 0.2 mA

除頻鏈除數 N 848

迴路頻寬 625 KHz

相位邊限 P.M. 60^o

5.2.1 相位頻率偵測器[18][53]

這次的相位頻率偵測器是採用全反及閘(NAND)組成的靜態相位頻率偵測器。

如圖 5-2(a)由於傳統的相位頻率偵測器有死區過大的問題，常見的解決方法如圖 5-2(b)是在重置的路徑上，加入適當的延遲，使得每條路徑的延遲皆相同，但此方法會降低電路的最高操作頻率，因此對於需要高操作頻率的電路不太適合。而為了減少此問題的影響，文獻[45]提出了改良的電路，如圖 5-3 所示，將輸出端直接從 A、B、C、D 點取出，而不是從三輸入的反及閘所得到，所以就不需增置額外的延遲來達到同步，如此一來不但改善了死區問題也不會使操作速度降低。而圖 5-4 是利用 ADS 模擬當 Ref 訊號領先 Div 訊號時的時序圖。

REF UP

DN Reset

DIV

delay

REF

Reset

DIV

(a)傳統全NMOS架構 (b)降低最高操作頻率架構

圖 5-2 靜態相位頻率偵測器

REF

UP

DN Reset

DIV

A

B

C

D

圖 5-3 改善禁止區架構

100 200 300 400

0 500

time, nsec

5-99

6 所示。

UP UP DN DN

(a)傳統充電泵架構 (b)全NMOS充電泵架構

DN UP

Out

圖 5-5 充電泵電路架構

0.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 -0.02

0.00 0.02 0.04 0.06 0.08 0.10 0.12 0.14

Current (mA)

Vctrl (V)

Icharge Idischarge

圖 5-6 充電泵電路架構

5.2.3 三階低通濾波器

為了抑制參考突波(reference spur)的影響與提升輸出曲線平滑及穩定性，在此將二階濾波器增加串聯電阻 R2及並聯電容 C3構成三階濾波器，如圖 5-7 所示。

100

其設計方式如同第四章 4.2.3 節，故在此不多敘述。

I cp

V ctrl

+

-C S C L

R P

C _P R _L

圖 5-7 三階迴路濾波器

其電阻值與電容值的選取為使用 National Semiconductor 的 PLL Loop Filter Design 程式來協助選取，這次設計的電阻如表 5-2 所示。

表 5-2 三階濾波器電路的設計參數

VCO 增益 K

VCO -385 MHz/V 參考頻率

F

ref 12.5 MHz 迴路頻寬

K

625 KHz 相位邊限

P.M.

60^o

被動元件參數

R

P 28.16 KΏ

R

L 150.6 KΏ

C

S 2.5363 pF

C

P 54.253 pF

C

L 253.63 fF

101

Q factor

Frequency (GHz)

Ld Ls

Ld=0.617 nH

Ls=0.217 nH

Qd=9.61 Qs=10.358

圖 5-8 變壓器架構電感之感值與品質因素

102

Frequency (GHz)

freq=10.6 GHz Ld=0.38 nH

0 5 10 15 20 25

Q factor

Frequency (GHz)

freq=10.6 GHz

Q=15.718

103

本章振盪器電路與第四章之比較如圖 5-11 所示。

M

₁

M

₁

L

C

_v1

V

ctrl

L

C

_v1

V

_sw

C

_v2

C

_v2

M

₁

M

₁

L

V

_DD

V

_ctrl

M

₂

M

₂

第四章振盪器架構本章振盪器架構

圖 5-11 與第四章振盪器之架構比較

為了得到準確的振盪頻率以及相位雜訊，於是在振盪器的設計中就直接在輸出端疊加上 CML 除頻器作為負載，好讓之後整合成整個頻率合成器時，振盪器不會因為負載的變化而有頻飄的現象，如圖 5-12 所示。

有鑑於當使用 Cross-coupled pair 時，即使每條線段都使用電磁模擬軟體 EM 來模擬，還是會有無法精準模擬耦合效應的情形，因此本實驗室在實作晶片時，

為避免設計的振盪器產生頻率飄移，而在設計的共振腔輸出端與緩衝器中，加上一組接地電容來代表未考慮到的耦合效應[31]，如圖 5-13 所示。

其模擬結果如圖 5-14、5-15 所示，相位雜訊在載波偏移 1 MHz 處為-108.97 dBc/Hz，而調變範圍為 10.48 至 10.83 GHz。

104

M1 M1

V

ctrl Ld

Buffer Buffer

R R R R

Buffer Buffer

105

10000 100000 1000000 1E7

-140 -120 -100 -80 -60 -40

Pha se N o is e (dBc)

Frequency (Hz)

-109.5

@1 MHz

10 K 100 K 1 M 10 M

圖 5-14 壓控振盪器相位雜訊模擬結果

0.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 10.35

10.40 10.45 10.50 10.55 10.60 10.65 10.70 10.75

Frequency (GHz)

Control Voltage (V)

圖 5-15 壓控振盪器調變範圍模擬結果

106

多模除頻器(programmable multi-modulus frequency divider)之架構，如圖 5-17 所示，藉由串接許多小除數電路，來實現一個大除數的除頻器。此多模除頻器由七個除二除三的小除數電路(Divide-by-2/3 Cell)串接而成。除了最後一級外，每一級皆會透過下一級獲得一個回授控制(最後一級的模態控制端為高電位)，並藉由

107

圖 5-17 可程式化多模除頻器之架構串接七級後的除數為:

N = 2⁷+ 𝐶₀2⁰+ 𝐶₁2¹+ 𝐶₂2²+ 𝐶₃2³+ 𝐶₄2⁴+ 𝐶₅2⁵+ 𝐶₆2⁶ (5-1) 而其內部的除二除三電路，有別於傳統的除二除三電路有較長的 Gate delay 與較慢的操作速度，在此使用了改良型除二除三電路來實現[54]，其架構以大量地化簡電晶體數量來改善邏輯閘延遲與低操作速度的問題，如圖 5-18 所示。其中結合 NAND 閘與 TSPC D 型正反器部分是屬於預除頻邏輯電路。由 P-type TSPC AND gate 及 N-type TSPC AND gate 所構成的電路則相當於回授邏輯，如圖 5-19 所示。其除三部分的工作原理為當 Min 及 CLK 同時為 1 的時候，其內部的回授電路會多吞噬一個脈波，使得輸出能夠有除三的輸出。

P-type TSPC

AND gate N-type TSPC AND gate

CLK

D Q

Q

CLK CLK

數位控制端

CLK

FIN Mout

Min

FOUT

圖 5-18 改良式除二除三除頻器架構圖

108

CLK In2

Out

CLK

N-type TSPC AND gate

P-type TSPC AND gate

圖 5-19 改良式除二除三除頻器內部架構

圖 5-20 為輸入 10.6GHz(-5dBm)的弦波訊號且多模除頻器除數為 212 時的輸出頻譜；圖 5-21 為輸出波型。圖 5-22 為串接三個除頻器電路後的靈敏度(sensitivity) 模擬。其最佳點大約在 8GHz 附近，對應的輸入功率約為-18 Bm。整條除頻鏈的

freq, MHz

d B m (z )

Readout

m2 m2

freq=

dBm(z)=8.34212.50MHz

109

圖 5-21 除頻鍊輸出波形圖

2 4 6 8 10 12

-20 -18 -16 -14 -12 -10 -8 -6 -4 -2 0 2

Inp ut Po we r (dBm )

Frequency (GHz)

圖 5-22 除頻鍊靈敏度模擬

1.1 1.2 1.3 1.4 1.5 1.6 1.7 1.8 1.9

1.0 2.0

0.0 0.5 1.0 1.5

-0.5 2.0

time, usec

o u t2

110

5.3 應用於 X 頻段頻率合成器模擬結果

此次 X 頻段頻率合成器鎖系統上的模擬是使用 Matlab 來模擬，而電路佈局的 Pre-sim 與 Post-sim 分別使用 Advanced Design System(ADS)與 SpectreRF 模擬軟體作為電路設計的驗證，並以實作在製程廠標準 CMOS 0.18-µm 製程 (standard CMOS 0.18-µm process)上。

5.3.1 頻段頻率合成器系統模擬

使用 Matlab 軟體對整個系統作初步的模擬。圖 5-23 為頻率合成器的開迴路轉移函數的頻率響應，而為了評估系統的穩定性，於是將電路的子電路換成數學模型，並代入到 Matlab Simulink 模擬，其結果如圖 5-24 所示。整個系統的 Pre-sim 驗證是使用 ADS，如圖 5-25。整個系統的 Post-Pre-sim 驗證是使用 SpectreRF 模擬，然而在 spectreRF 軟體中，是沒有辦法模擬自製電感的，因此在壓控制振盪器的部分就需將 LC 共振腔中的電感利用等效模型來取代，取代後才能使用 spectreRF 來模擬之，其等效內容請參考 3.5.5.1 節。如圖 5-26 為為頻率合成器電路的暫態分析圖，由圖中得知在不到 5 us 的時間內，頻率合成器即可安穩鎖定，

且鎖定時的電壓是在 1.39 V。圖 5-27 為頻率合成器的晶片佈局圖。

111 0

-180

10K

400 K

圖 5-23 Matlab 模擬開迴路轉移函數的頻率響應

圖 5-24 Matlab 模擬頻率合成器之鎖定圖

112

圖 5-25 ADS模擬頻率合成器的鎖定圖

(6.27 us , 1.39 V)

圖 5-26 使用 spectreRF 模擬之頻率合成器鎖定圖

1 2 3 4 5 6 7 8 9

0 10

0.2 0.4 0.6 0.8 1.0

0.0 1.2

time, usec

vc, V

8.489u 517.6m m1

m1 time=

vc=513.1mV 9.000usec

113

圖 5-27 頻率合成器的晶片佈局圖

5.3.2 頻率合成器雜訊模擬

在此使用 4.3.1 節所述之相位雜訊模擬方法來模擬之，其分部相位雜訊的合成圖如圖 5-28 所示。

114

1 2 3 4 5 6

1 2

3 4

圖 5-28 頻率合成器相位雜訊模擬圖

由圖 5-28 中可以知道在整題迴路的相位雜訊大都受到參考頻率的相位雜訊所主宰；而在越 Out-band 處的相位雜訊，則是由相位頻率偵測器跟充電泵貢獻的雜訊為主。而一個好的電路設計，不論 In-band 或是 Out-band 處都不應受參考訊號所主宰，且 Out-band 的相位雜訊應該由 VCO 主宰才是。

5.4 應用於 X 頻段頻率合成器的量測結果

本章頻率合成器設計是以製程廠標準 CMOS 0.18-µm 製程技術來實現 (standard CMOS 0.18-µm process)。晶片之微影圖如圖 5-29 所示，包含 pad 的整體

115

面積為0.935 × 0.840 mm²。輸入訊號與輸出訊號皆使用 G-S-G 的 RF 探針，直流偏壓則是使用打線方式來量測，而為了讓電源供應器的內部雜訊不影響到晶片本身，所以在電流路徑的金屬線上分別焊接穩壓電容，如圖 5-30 所示。

VCO

CML

Multi-Divider

PFD

&CP

LPF

圖 5-29 應用於 X 頻段頻率合成器的晶片微影圖

在文檔中使用0.18-μm互補式金氧半製程之鎖相迴路與頻率合成器之設計與實現 (頁 107-0)

第四章 應用於 5 GHZ 鎖相迴路之設計與實現

4.5 結果與討論

-88

-130

42 dB

第五章 應用於 X-頻段頻率合成器之設計與實現

5.1 簡介

5.2.1 相位頻率偵測器[18][53]

REF

UP

DN Reset

DIV

A

B

C

D

(a)傳統充電泵架構 (b)全NMOS充電泵架構

DN UP

Out

5.2.3 三階低通濾波器

I cp

V ctrl

+

-C S C L

R P

C P R L

VCO 增益 K

F

K

P.M.

R

R

C

C

C

Ld=0.617 nH

Ls=0.217 nH

Qd=9.61 Qs=10.358

freq=10.6 GHz Ld=0.38 nH

freq=10.6 GHz

Q=15.718

M

M

L

L

L

C

V

V

L

C

V

C

C

M

M

L

L

V

V

M

M

V

Pha se N o is e (dBc)

-109.5

@1 MHz

10 K 100 K 1 M 10 M

P-type TSPC

AND gate N-type TSPC AND gate

CLK

D Q

Q

CLK CLK

數位控制端

CLK

FIN Mout

Min

FOUT

CLK In2

第四章應用於 5 GHZ 鎖相迴路之設計與實現

第五章應用於 X-頻段頻率合成器之設計與實現

C _P R _L