Lesson’s Law 相位雜訊模型

t

cos(

A

^c



^c

 

) t

cos(

A 

^c



^c

  ^

圖 3-36 訊號向量偏移圖



Output Power

) (   L

1 Hz





Spur Spur

m

o 

 

m

o 

 

圖 3-37 實際振盪器輸出頻譜圖

3.6.1 Lesson’s Law 相位雜訊模型[46]

Lesson 提出以線性非時變(linear time-invariant)的觀念來分析相位雜訊的模型，

其觀點在於不管在任何時間下輸入到壓控振盪器的信號，輸出的偏移量都一樣，

55

其相位雜訊也都會一樣，因此將振盪器的相位雜訊方程式表示如下:

L(∆ω) = 4𝐹𝑘𝑇𝑅 𝑉₀² ( 𝜔₀

2𝑄∆ω)² (3-26)

其中 F 為雜訊因子(noise factor)，可表示如下 F = 2 +8𝛾𝑅𝐼_𝑇

𝜋𝑉₀ +8

9γ𝑔_{𝑚𝑏𝑖𝑎𝑠}𝑅 (3-27)

式(3-27)的三個單項分別代表著不同來源的雜訊，第一項是共振腔中的雜訊，

第二項是交錯耦合對中的雜訊，而最後一項是電流源產生的雜訊。其中γ為 MOS 的雜訊因素，𝑉₀為輸出振福，𝐼_𝑇為偏壓電流大小，而𝑔_{𝑚𝑏𝑖𝑎𝑠}為電流源之轉導值。若 是把振盪器工作在電流限制區，則輸出振福𝑉₀會等於(4 𝜋⁄ )𝑅𝐼_𝑇，因此式(3-27)就會 變成

F = 2 + 2γ +8

9γ𝑔_{𝑚𝑏𝑖𝑎𝑠}𝑅 (3-28)

又假設𝑔_{𝑚𝑏𝑖𝑎𝑠}𝑅為常數，則式(3-28)的相位雜訊就會與𝑉₀²、𝐼_𝑇²呈現反比。所以

若把偏壓電壓縮小或式偏壓電流放大，振盪器的相位雜訊都能獲得改善。但實際 上量測到的相位雜訊會如圖 3-38 所示，因此對式(3-28)進行修正後可表示如式(3-29)，此式即為 Lesson’s Law。

L(∆ω) = 10 ∙ log {2𝐹𝑘𝑇𝑅

𝑃_𝑠𝑖𝑔 [(1 + 𝜔₀

2𝑄∆ω)²] ∙ (1 +∆𝜔_{1 𝑓⁄} ³

|∆𝜔| )} (3-29)

56 訊主要是由熱雜訊(thermal noise)所造成，而曲線斜率為-20dBc/dec；當∆ω > ^𝜔0

2𝑄時，

此區的相位雜訊主要是由熱雜訊(thermal noise)所造成，而曲線斜率為 0dBc/dec，

相位雜訊為一常數。由以上的雜訊特性所設計之壓控振盪器，需要注意以下兩點，

首先是當壓控振盪器的增益(𝐾_𝑣𝑐𝑜)過大時，閃爍雜訊的影響將會變得嚴重，故需要 注意抑制閃爍雜訊；再者雖然透過Lesson’s Law 可以知道如何降低相位雜訊，但 對於元件的尺寸設計與偏壓選取等都沒有可參考的原則。

57

第四章 應用於 5 GHz 鎖相迴路之設計與實現

本章為在製程廠標準 0.18-μm 1P6M CMOS 製程上，實現一個操作在 5 GHz 的 鎖相迴路，其中電壓控制振盪器的部分，是使用第三章提到之變壓器回授的壓控 振盪器架構，來提高相位雜訊的表現，並増置了一組變容器以提高其調頻範圍，

好增加整體電路的品質因素來降低相位雜訊；除頻器電路是使用 TSPC 架構的除 頻器來實現，並在除頻器前端增置一組 rail-to-rail 緩衝器，以提高除頻器的靈敏 度。相位雜訊在載波偏移 100 kHz 88.15 dBc/Hz；在載波偏移 10 MHz 處為-117.89 dBc/Hz，總功率消耗為 26.5 mW。而在低偏壓下之相位雜訊，在載波偏移 100 kHz 處為-90.88 dBc/Hz；在載波偏移 10 MHz 處為-115.8 dBc/Hz，總功率消耗 為 12.12 mW。整個鎖相迴路的操作範圍為 4.33 至 5.1 GHz，整體包含 pad 的晶 片大小為 0.5227 mm²。

4.1 簡介

隨著智慧型手機與行動裝置的快速發展，人們對於即時掌握資訊的需求越來 越高，因此在無線通訊系統又或者在電子產品的資料傳輸量上皆需要不斷地提升。

在無線通訊系統上，除了原本的語音、數據、影像傳輸之外，還有與網際網路的 結合，並且其連接上網的效率成為世人最重視的一環。因此在高速無線傳輸的應 用下，IEEE(Institute of Eletrical and Electronics Engineers)訂定了新一代的無線區 域網路規格:IEEE 802.11ac 採用 5GHz 的 U-NII (Unlicensed-National Information Infrastructure) 頻段規劃了 300MHz 供給 WLNA 使用，其資料傳輸率高達 54Mbps。

而這頻段在 5GHz 到 6GHz 之間，分成 Lower、Middle 以及 Upper 三部分，Lower 與 Middle 為 5.15 GHz ~ 5.35 GHz 的範圍內規劃 8 個 20 MHz 頻寬的通道，Upper 為 5.725 GHz ~ 5.825 GHz 的範圍內規劃 4 個 20 MHz 頻寬的通道。

58

而在有線的電子產品的資料傳輸上，如行動硬碟與電腦之間互傳資料、手機 與電腦之間互傳資料等應用，也隨著 3C 產品的普及與重視自我的觀念成長之下，

變得越來越重視傳輸效率，為此傳輸介面系統，從過去的 USB 1.0、Serial-ATA II 及 USB 2.0 到現今的 Serial-ATA III 及 USB 3.0，傳輸數率皆有顯著的提升，像是

39.1 MHz

電壓控制振盪器 定時間及積體化..等問題。其中迴路頻寬(loop bandwidth)的大小會影響整個電路 的鎖定時間。若壓控振盪器的雜訊過多，則可在設計上提高迴路頻寬來解決，但

59

margin)選擇在 60^o，除頻鏈的總除數為 128。

表 4-1 應用於 5 GHz 鎖相迴路的系統規格表 規格

參考頻率 FRef

39.1 MHz

壓控振盪器增益 KVCO

350 MHz/V

充電泵電流 ICP

0.3 mA

除頻鏈除數 N

128

迴路頻寬

2 MHz

相位邊限 P.M.

60

^o

4.2.1 相位頻率偵測器[47]

如第三章所述，相位頻率偵測器設計的主要考量是操作頻率的速度與禁止區 的大小，若降低禁止區的大小，即可使相位頻率偵測器所造成的誤差縮小，使得 充電泵不因相位差改變，而對迴路濾波器充放電，進而影響到輸出的抖動量。常 見的降低禁止區方式，為在相位頻率偵測器的重置(reset)訊號路徑中增加合適的 延遲，來增加最窄脈衝寬度，避免因訊號寬度過小，而導致邏輯閘無法判斷的問 題。

由於靜態的相位頻率偵測器的功率消耗較多，故為了在有較低的功率消耗下，

我們在此選用動態相位頻率偵測器的架構，如圖 4-2(a)所示。此架構為使用兩個 半穿透暫存器(half-transparent register, HT register)及一個 NAND 閘，所組成之相 位頻率偵測器電路圖。由於訊號經過的邏輯閘數目較少，所以其操作頻率較高且 功率消耗可以減低，再加上有 NAND 閘提供一些延遲時間，可降低禁止區大小 [47]。

如圖 4-2(b)所示，其為使用六個電晶體組成的一個負緣觸發半穿透暫存器，

假設輸入訊號 CLK、RST 為兩個具有相同頻率之訊號，而當訊號 CLK 領先訊號

60

RST 時，將在兩訊號相位差的地方有一個輸出訊號 1，否則輸出訊號將保持在“0”

的狀態。然而單一個半穿透暫存器只能偵測單向的相位誤差，因此需使用兩個暫 存器及一個 NAND 閘來組成動態相位頻率偵測器。若兩個暫存器的輸出皆為“1”

時，NAND 閘會輸出重置訊號到輸入端 RST，使輸出訊號重新回到“0”狀態。

F

_REF

F

_FB

RST CLK

HT Z UP

RST

CLK

HT Z DN

Z RST

CLK

(a) (b)

圖 4-2 (a) 動態相位頻率偵測器 (b) 半穿透暫存器

動態相位頻率偵測器模擬結果，當 FFB相位領先 FREF時，UP 輸出為 High，

如圖 4-3 所示。

61

圖 4-3 動態相位頻率偵測器時序圖

4.2.2 充電泵[31]

如第二章所述，充電泵是藉由相位頻率偵測器的訊號來做為充電或是放電的 依據。但其有許多常見的不理想效應來影響他工作的過程，像是時脈饋入(clock feed-through)、電荷分享(charge sharing)、電荷注入(charge injection)以及充放電電 流不匹配(current mismatch)等。因此在選擇充電泵架構時，需要謹慎選取以免產 生過多的不理想效應。

time, nsec

DN

62

在傳統的充電泵架構中，充放電開關 UP 與 DN 通常由 PMOS 與 NMOS 所組 成，但由於 PMOS 與 NMOS 先天上的特性不同，導致各自的切換時間也不一樣，

這會造成充放電電流不匹配的問題。因此為了避免此類的問題，有人設計了全 NMOS 開關的充電泵，以降低電流不匹配的問題，如圖 4-4 所示。其充放電電流 圖，如圖 4-5 所示。

UP UP DN DN

圖 4-4 充電泵電路架構

0.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 -0.05

0.00 0.05 0.10 0.15 0.20 0.25 0.30 0.35

Current (mA)

Vctrl (V) Idisharge

Icharge

圖 4-5 充放電電流圖

63

4.2.3 三階低通濾波器[24]

為了抑制參考突波(reference spur)的影響與提升輸出曲線平滑及穩定性，在此 將二階濾波器增加串聯電阻 RL及並聯電容 CL構成三階濾波器，如圖 4-6 所示。

64

當ωLPF 被減少時，將控制線之擾動最小化時，其穩定性會變差，然後(4-2)式與(4-3)式表示了相位誤差與 ζ 阻尼係數以及 KPDKVCO成反比，即表示了降低相位誤差 會使系統變得不穩定。因此經由上述內容，我們在選擇迴路頻寬時，將採用不會 過大也不會過小的參考頻率之 1/20 倍作為我們迴路頻寬的選擇點。

迴路濾波器值的選取使用了國家半導體(national semiconductor)的 PLL Loop Filter Design 程式來協助，選取了如表 4-2 的電阻與電容值。

表 4-2 三階濾波器電路的設計參數

VCO 增益 K

VCO -365 MHz/V

參考頻率

F

ref 39.1 MHz

迴路頻寬

K

2 MHz

相位邊限

P.M.

60^o

被動元件參數

R

P 8.256 KΏ

R

L 54.263 KΏ

C

S 2.199 pF

C

P 74.526 pF

C

L 219.98 fF

當相位頻率偵測器與充電泵供應電壓皆為 1.8V 時，其與迴路濾波器之模擬波 形如圖 4-7 所示，由上到下依序為參考訊號、回授訊號、相位頻率偵測器的 UP 與 DN 輸出訊號，最下列則是充電泵經濾波器後的輸出結果。圖 4-7 為設定回授訊 號的相位領先參考訊號，使得相位頻率偵測器會在 UP 輸出產生一脈波，使得充 電泵開始充電，進而調升電壓控制振盪器的輸出頻率。

65

圖 4-7 相位頻率偵測器與充電泵的模擬 1

0 2

Fr e f, V

1 0 2

Ff b , V

0 1

-1 2

U P , V

0 1

-1 2

D N , V

100 200 300 400

0 500

1.0 1.5

0.5 2.0

time, nsec

C P _ O U T, V

66

4.2.4 電壓控制振盪器[38][48][49]

如圖 4-8 所示，本論文之振盪器架構是使用互補式交叉偶合對結合變壓器回 授來實作，有別於傳統的 LC 振盪器架構，本次振盪器的設計在共振腔中増置了 一組變容器，一來增加其調頻範圍與抗製程變異，一來降低了整體的K_𝑉𝐶𝑂以免電 路太過敏感，並且提高了整個電路的品質因素來降低相位雜訊；還有在 MOS 源 極端多串聯一組電感𝐿_𝑠，以增加輸出訊號的擺幅，好降低雜訊的影響，但如此一 來便會有四組電感，電感在電路佈局上是非常消耗面積的，且四組電感所消耗的 晶片面積會非常多，因此為了降低面積消耗，我們在電感的佈局上做些更動。不 論是使用立體架構電感[38]或是變壓器模式電感[48]都能減少晶片面積消耗，但立 體架構的電感，對非最上層之電感品質因素造成之影響太大，使得在此不考慮使 用；而變壓器模式的電感，其優點是可將面積大量縮小，來減少晶片面積消耗，

而將所有電感線段都環繞在一起，也會造成電感的品質因素下降，但程度並沒有 立體電感來的嚴重，因此在品質因素與晶片面積的權衡下，採取了變壓器模式電 感。振盪器所使用的緩衝器(buffer)是使用一級反向器(inverter)，主要原因是可以 降低在緩衝器所消耗的直流功率，以達到整體皆低功耗之鎖相迴路，其次也可縮 小整體面積。

67

Buffer Buffer

V _sw

用累增模式 MOS 變容器為可變電容(variable capacitor)做我們主要調整頻率範圍。

由於電容的品質因素比電感的品質因素要大得多，因次在深受品質因素影響

68

增置變容器，可能還會減少振盪器的調變範圍。

4.2.5 變壓器回授之壓控振盪器分析[18][31][50]

R L

^d

L

^s

69 由傅立葉級數(Fourier series)得知直流電流，所以基本電流可由(4-14)式表示:

I = 𝐼_{𝑓𝑢𝑛𝑑} = 𝐼_𝑑𝑐 ∙2

𝜋 (14)

在傳統 LC 壓控振盪器的共振頻率下，振盪器的最大振幅可由(4-15)式表示:

|𝑉_{𝑐𝑜𝑛𝑣}| = 𝑅2

𝜋∙ 𝐼_𝑑𝑐 ≈ 𝑉_𝐷𝐷 (4-15) 由(4-15)式代入(4-12)式，可得(4-16)式:

70

在雙變容器的調變之下，振盪器的輸出範圍可明顯提升成 4.75~5.35 GHz，其 模擬結果如圖 4-10 所示 ，其 Kvco 為 345 MHz/V。相位雜訊在偏移頻率為 1 MHz

Fr e que nc y (G H z)

Control Voltage (V)

0.2 0.4 0.6 0.8 1.0 1.2 1.44.7

Fre quency (G Hz)

Control Voltage (V) V

_ctrl

V

_sw

0.2 0.4 0.6 0.8 1.0 1.2 1.4

Fr e que nc y (G H z)

Control Voltage (V)

H_mode L_mode

71

圖 4-11 壓控振盪器相位雜訊模擬結果

4.2.7 振盪器中變壓器與變容器模擬

本節所示之變壓器與變容器皆以第四章節使用之電路架構為例。

本節所示之變壓器與變容器皆以第四章節使用之電路架構為例。

在文檔中 使用0.18-μm互補式金氧半製程之鎖相迴路與頻率合成器之設計與實現 (頁 70-0)