電感(Inductance)

上述曾提到電感的品質因素將影響相位雜訊之優劣。通常電感的品質因素可 用(3-22)式[35]表示：

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Q = 𝜔𝐿_𝑠

𝑅_𝑠 × (Substrate loss factor) × (Self − resonance factor) (3-22) LS表示螺旋電感感值，可藉由[29]求得，RS表示為電感的寄生串聯電阻。Substrate loss factor 是指在矽基底的能量損失因素。Self-resonance factor 是指隨著頻率增加 最大電能 Q 值會降低，而在自振頻率時，Q 值會消失。所以當 Self-resonance factor 為零時，可找出自振頻率。

在低頻時，Substrate loss factor 與 Self-resonance factor 會逼近於一，此時 Q 值 可以表示為𝜔𝐿_𝑠⁄ 。隨著頻率逐漸增加時，受到矽基底損耗與自振的影響，Q 值𝑅_𝑠 會逐漸下降。由上述可知在設計電感在所需操作頻率下時，電感值盡量不要超過 Q 值最大時的頻率，因為超過後磁能會因為電能的提升而轉為下降，所以電感值 將會呈現嚴重的變動不再穩定。

在高頻的電感積體化製程中，標準 CMOS 製程容易受到半導體基板(substrate) 與金屬導線之雜訊干擾，主要原因是重摻雜(heavily doped)之基板將減少電感的品 質因素，而電感的品質因素主要受限於以下三點：

1. 金屬線段損耗：金屬線段隨著長度、寬度、厚度的不同，皆會對電感造成影 響。長度越短、寬度越寬、厚度越厚皆可提升其品質因素，但在設計上還是 要考慮到實際上會有的高頻效應情形(EX:集膚效應、渦電流、寄生效應等)，

而非一味地往提升品質因素的方向前進。

2. 電容耦合效應：電感對地的電容性耦合損耗，會使高頻電流透過電容 Cox 耦 合流入基底，將經過矽基底 Csub與矽基底電阻 Rsub造成能量損失。因此如圖 3-29 所示，選擇越上層的金屬層將減少金屬繞線與矽基底之間的寄生電容 Cox。 順帶一提，在 0.18-μm CMOS 製程中，最上層的 Metal6 金屬層之導電性為最 佳，故建議製作電感時，盡量使用 Metal6 當作主要佈線。

3. 電磁性耦合效應：電磁性耦合損耗，主要是由集膚效應(skin effect)與渦漩電 流(eddy current)所造成。

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Metal 6 Metal 5 Metal 4 Metal 3 Metal 2 Metal 1

Poly Substrate

寄生電容 較小 寄生電容

較大

圖 3-29 寄生電容比較圖

由以上品質因素的分析可以整理出設計電感的四個方向：

一、 導線金屬線寬不宜過寬：

因為考慮到集膚效應的產生，故過寬的金屬導線內部若無電流流過，將影響 電感，使得損耗變大 Q 值變差。

二、 線圈面積不可過大：

當操作在高頻率時，電感的磁場會在矽基底感應出額外電流而導致額外的損 耗產生，故減少線圈面積可有效減少電流產生。另外大面積之電感，所相對應 著電容耦合效應也會增加，使得品質因素降低。

三、 避免在電感中央佈線：

在高頻時，為避免渦流電流在內圈的金屬導線過度集中，使導線電阻增加、

損耗增加，導致電感值變小、Q 值變差，所以應盡量減少在電感中央佈線。

四、 不建議使用太多圈數之電感：

當電感的圈數越大時，其品質因素會受到大幅的折扣，所以多圈數電感除非 必要能避免就應盡量避免。

現今的電感架構有為了減少面積的螺旋式(spiral)電感、對稱式電感以及推疊

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(stacked)電感[37]與三維立體(3D)電感[38]，還有變壓器(transformer)架構式電 感，或是為了減少金屬損耗的多重金屬平行並聯 (multiple metal parallel

shunting) 電感[39]與選擇式金屬平行並聯 (selective metal parallel shunting)電感 等，本論文使用的為變壓器(transformer)架構式電感[40]。

而由於在 SpectreRF 中無法模擬電感的效應，因此在設計中需要把電感轉換為 等效電路後才能模擬，而變壓器架構式電感的等效電路圖如圖 3-30 所示，Ls為串 聯電感，Rs為電感的等效電阻，Cox為金屬繞線與矽基板之間的寄生電容，Cp為 相鄰金屬線圈之間的耦合電容，Csub為矽基板之寄生電容，Rsub為矽基板的等效電 阻。而關於其他變壓器架構式電感的詳情將在後面小節說明。

C _p

R _sub2 C _sub2

C _ox2 C _ox1

R _sub1 C _sub1

R _s L _s

圖 3-30 電感等效電路圖