第一章 緒論
1.1 研究背景與動機
近年來由於智慧型手持裝置蓬勃發展，通訊傳輸系統也隨著與時俱進，不論 是有線或是無線的通訊系統，都越來越依靠低功率消耗與高傳輸效率，因此為了 提高傳述的效能，許多應用皆不斷地往高頻段上來發展，以無線通訊為例，像是 下一代 Wifi(802.11ac)就從常用 2.4 GHz(802.11a/n)的無線網路，提升至 5 GHz，
或是像衛星通訊系統也使用 8~12 GHz 的高頻段，還有其他雷達系統、無線區域 網路等也都邁向高頻段的設計。而有線通訊系統也跟著邁向高頻段，像是 USB3.1 的傳輸速度高達 10 Gbit/s，需要一個 5 GHz 的脈波輸入。然而在這些通訊系統中，
鎖相迴路或頻率合成器都在其中扮演著重要的地位，像是有線通訊傳輸系統中的 時脈饋入或是無線通中的收發器架構，都需要仰賴振盪器來提供一個穩定且乾淨 的振盪源訊號，以避免訊號失真或是產生系統的誤動作，而要產生其乾淨的振盪 訊號就需要使用鎖相迴路或頻率合成器來達成。
傳統的收發器中，常採用由三五族化合物半導體為主要製程，並使用分離式 元件來做設計。但是三五族元件由於取得和製造上須要較高的成本，因此無法使 無線通訊產品普及於社會大眾。近年來由於 CMOS 在製程技術上不斷進步，憑藉 著低成本、高整合度的優點，因此可將許許多多不同功能的電路整合在一起，以 達到晶片面積縮小與系統整合晶片(system-on-chip, SOC)的目的。
而在各個通訊系統的頻段之中，本論文所設計的頻段，主要為 5 GHz 與 X 頻 段這兩個頻段，接下來將針對這兩個頻段的應用做介紹。
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1.2 5 GHz 與 X 頻帶相關應用與介紹
5 GHz 在有線與無線的通訊系統中，皆被熱烈地研究討論，像是在無線通訊 系統中，隨著智慧型裝置進展越演越烈後，WiFi 的需求也越來越大，下一代 WiFi 的特性也成為眾所注目的焦點，而 802.11ac 即為新 WiFi 的主要標準，因此 802.11ac 的其他相關應用也被視為新一代產品的設計目標。而在有線通訊系統裡 USB3.1 也以 5 GHz 的時脈需求做為主要的設計方向。
Frequency Range (GHz)
Ref.
Frequency (MHz)
Phase Noise (dBc/Hz)
Division Ratio
3
Frequency Range (GHz)
Ref.
Frequency (MHz) consumption
(mW)
Division Ration
Chip
CMOS 10.368~11 331.25
-94 @ 100 kHz
-110.6 @ 1 MHz
-57 38.042 32 0.501
4 [14] 0.13-µm
CMOS 9.1~11.5 5~200 -102 @
1 kHz -51 38.4 N/A 0.5
[15] 65 nm
CMOS 9.82~10.73 N/A -130
@ 1 MHz -28 62.7 N/A 0.56
其中以 2009 年提出之 IEEE Transactions on Circuits and Systems I 的 ”A 5-GHz CMOS Frequency Synthesizer With an Injection-Locked Frequency Divider and Differential Switched Capacitors” 論文為例來說明，此文獻在電路性能、功率消耗 與晶片面積的取捨上有著不錯的平衡，本論文也參考此平衡觀點來設計之。
文獻簡介
此論文是使用 0.18-μm CMOS 製程來實作，並設計在 5 GHz，主要應用是在 WLAN(wireless local area network)上，其整體架構圖如圖 1-1 所示。
FREF
Digital Divider CP Vc
ILFD
Buffer amp.
Buffer amp.
Loop filter
圖 1-1 文獻之整體架構圖
架構特色
其 VCO 架構是使用 LC 振盪器架構並加上差動開關電容陣列再加上使用 PMOS 元件作為提供負阻的交叉耦合對，以達到降低相位雜訊。而除頻鍊的部分，
是將注入式鎖定除頻器(Injection-Locked Frequency Dividers, ILFD)作為第一級除 頻器，後級在接上數位除頻器，以降低整個除頻鍊中的功率消耗；相位頻率偵測 器中，為了要提高其操作速度並且降低死區的大小，而使用了動態相位頻率偵測 器作為主要架構；充電泵則是為了改善電流不匹配的效應，應而使用全 NMOS 架 構之充電泵來改善之。從圖 1-1 可知在 VCO 與 ILFD 輸出端皆放上了緩衝放大器
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(Buffer amp.)，其目的在於將訊號之振幅放大至滿擺幅，好推動下級電路。
結論
此文獻所提出之電路之量測結果之整理如表 1-1 所示[1]。此電路為了提高相 位雜訊的表現與降低功率消耗，因此犧牲了晶片面積大小，但犧牲的面積也不至 於過大，故此文獻在電路性能、功率消耗與面積的考量上有著不錯的平衡點，本 論文以此文獻之電路平衡概念為主要設計方向。
1.4 論文架構
本論文著重在以 0.18-μm CMOS 製程來實作出鎖相迴路與頻率合成器，其內 容共分為六個章節，如圖 1-2 所示。第一章主要敘述本論文的研究動機與背景，
第二章介紹頻率合成器之系統分析，第三章討論頻率合成器的電路觀念與選擇，
第四章說明應用於 5 GHz 之鎖相迴路設計與實作，第五章呈現應用於 X-頻段之 頻率合成器設計與實作。第六章為本論文之結論與未來展望。
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