結論 - 使用0.18-μm互補式金氧半製程之鎖相迴路與頻率合成器之設計與實現

第三章頻率合成器電路介紹

第四章

應用於5 GHz鎖相迴路之設計與實現

第五章

應用於X-頻段頻率合成器之設計與實現

第二章頻率合成器系統介紹第一章緒論

第六章結論與未來展望

圖 1-2 論文架構圖

第二章頻率合成器系統介紹

頻率合成器(frequency synthesizer)的基礎架構為鎖相迴路(phase-locked Loop, PLL)，其差別在於鎖相迴路只能處理單一除數，而頻率合成器可以處理多種除數。

鎖相迴路的應用範圍非常廣大，以下使用其應用面之一例來說明，為什麼需要使用鎖相迴路。圖 2-1 所示為一基本射頻無線通訊系統的收發端架構，其工作原理為從天線接收到射頻訊號(RF signals)後，先經過帶通濾波器(band pass filter)濾除不必要之雜訊後，再由低雜訊放大器(low-noise amplifier，LNA)將訊號放大後才會讓訊號做降頻的動作，降完頻會先經中頻濾波器(IF filter)濾除目標頻率旁的雜訊，在送到中頻放大器(IF amplifier)中來放大訊號以利於解調變器能清楚抓取到訊號，最後才會將訊號送到後端電路去做處理。而不論是接收端或是發射端都需

為電荷幫浦型的鎖相迴路 (charge-pump PLLs) 系統方塊圖，此系統是由相位頻率偵測器(phase frequency detector, PFD)、充電泵(charge pump, CP)、低通濾波器(low pass filter, LPF)、電壓控制振盪器(voltage controlled oscillator, VCO)以及除頻器 (divider)所組成。

FREF

振盪器的調變範圍(tuning range)有關，鎖相迴路的輸出頻率為 (2^𝑛+ b_𝑛−1∙ 2^𝑛−1+ b_𝑛−1∙ 2^𝑛−2+ ⋯ + b₀∙ 2⁰) × F_𝑟𝑒𝑓 = 𝐹_𝑜𝑢𝑡，其中b為除頻器的輸入數位訊號，而振盪器的調變範圍需涵蓋到除頻器的工作區域，否則會使得輸出頻率範圍變小。

 輸出功率(Output Power)

鎖相迴路常作為收發器中本地振盪訊號的輸入端，以讓混頻器能有一個穩定的振盪訊號來工作，所以鎖相迴路的輸出功率要依據收發器中混頻器的需求而設計。

 迴路頻寬和相位邊界(Loop Bandwidth and Phase Margin)

為了能使電路近似於連續時間系統，因此迴路頻寬的選取即越小越好，至少需選擇為輸入參考頻率的十分之一，依照本實驗室的經驗，頻寬選取為二十分之一的輸入參考頻率。相位邊界會決定系統鎖定時間、

穩定度及抖動的好壞，依實驗室經驗為選取 60∘。

 相位雜訊(Phase Noise)

理想上鎖像迴路的輸出弦波為單一頻率的頻譜，但實際電路所產生的弦波會因為元件中的熱雜訊與閃爍雜訊造成輸出訊號的抖動，使現象在時域上稱為抖動，在頻域上稱為相位雜訊，如圖2-3所示。

抖動(Jitter)

理想頻譜實際頻譜

相位雜訊

圖 2-3 理想與實際的訊號頻譜圖

 突波(Spur)

Spur為在中心頻率的旁的突波，產生原因為信號經過充電泵到濾波器時，仍有輸入參考頻率的信號洩漏到壓控振盪器的控制電壓而產生，

其示意圖如圖2-4。

f _c f _c +f _REF f f _c -f _REF

Spur dBc

圖 2-4 Spur 示意圖

In,cp Vn,F

+

PFD+CP LPF VCO

Divider

為(2-5)式與閉迴路增益(close loop gain)為(2-6)式。

2 1 ( ) 1

PFD+CP+LPF VCO

Divider

將(2-10)式代入(2-5)式整理後可得(2-11)式:

G(s) =𝐾_𝑑 ∙ 𝐾_𝐹 ∙ 𝐾_𝑉𝐶𝑂

而開迴路的相位頻率響應(phase frequency response)為(2-12)式:

15 止頻率(cutoff frequency)、單增益頻率(unit-gain frequency)或稱為迴路頻寬。ωc出現在迴路增益為 0dB，有最大相位邊限 ΦPM時。當迴路頻寬為 ωc時，相位邊限 (phase margin)最大值可由(2-12)式改為(2-13)式:

1 1

由上(2-20)式中，可以定義閉迴路系統的自然頻率 ωn(natural frequency)與阻尼因素ζ(damping factor)的關係為:

p VCO

18 的方式，假設新增的濾波器衰減量為 ATTTEN(單位:dB)，為(2-28)式:

10log ^ref 1

ATTEN 



   

 

   

   

 

(2-28)

其(2-28)式中，ωref為輸入參考訊號的角頻率，因此ωp2可由輸入訊號突波(Spur) 的衰減量求得(2-29)式:

2 /10

10 1

ref

p ATTEN

  



(2-29)

在文獻[19]有詳細探討加入極點 ωp2的設計流程，為了有效抑制輸入訊號所產生的突波，額外加入的極點必須低於參考頻率，且高於迴路頻寬的五倍，以免導致系統不穩定。另外，多新增一個極點ωp2會使得迴路頻寬降低、鎖定時間增加，

因此在選擇迴路頻寬時，需要選略大於預計的迴路頻寬。

第三章頻率合成器電路介紹

如第二章所述，鎖相迴路是由相位頻率偵測器(phase frequency detector, PFD)、

充電泵(charge pump, CP)、低通濾波器(low pass filter, LPF)、電壓控制振盪器 (voltage controlled oscillator, VCO)以及除頻器(Divider)所組成，本章將對各個子電路進行介紹，子電路如圖 3-1 所示。

FREF

FFB

VCO PFD

Divider

Vc FVCO

圖 3-1 鎖相迴路方塊圖

3.1 相位頻率偵測器(Phase Frequency Detector, PFD)[18[20][21][22]

相位偵測器(phase detector)是用來偵測輸入訊號的相位的差別，並送出正比於其差異量的訊號。如圖 3-2 所示。相位偵測器會比較輸入訊號 FREF 和 FFB的相位差ΔΦ，並將這個值轉成一個輸出訊號 Vout送至充電泵，輸出訊號的平均值V_𝑜𝑢𝑡會正比於ΔΦ，也就是說當 FREF 和 FFB 的相位差愈大時，輸出電壓 Vout的脈衝寬度 (pulse width)也就會愈大。其關係式如式(3-1)，其中 KPD為相位偵測器的增益(單位:V/rad)。

F

_REF

F

V

out

t

∆Φ F

_REF

F

_FB

∆Φ

V

_out

(t)

KPD

相位偵測器

圖 3-2 相位偵測器行為示意圖

V_𝑜𝑢𝑡 = K_𝑃𝐷 ∙ ΔΦ (3-1) 但是相位偵測器只能偵測相位的誤差卻無法偵測頻率的誤差，因此另一種被廣泛使用於鎖相迴路的偵測器為相位頻率偵測器(phase frequency detector, PFD)，

此偵測器可以偵測週期性時脈的相位差與頻率差，其時序圖如圖 3-3 所描述，圖 3-3(a)說明當兩個訊號 FREF與 FFB為相同頻率且 FREF訊號的相位領先 FFB訊號的相位時，輸出端 UP 會產生寬度和Φ_𝑅𝐸𝐹− Φ_𝐹𝐵成正比的脈衝訊號，而輸出端 DN 則會維持在零。在圖 3-3(b)中，FREF比 FFB有較高的頻率，則輸出端 UP 會產生脈衝訊號而 DN 端維持在零。如果 FREF落後 FFB或頻率比 FFB低時，則輸出端 DN 產生脈衝訊號而 UP 端維持在零。

F

_REF

F

_FB

UP

DN

圖 3-4 當 FREF領先 FFB時之時序圖

2. 假設初始狀態為狀態 0，當輸入訊號 FFB的上升緣出現時，此時狀態會由狀態 0 變到狀態 II，輸出訊號 DN 會由 0 變為 1，並控制充電泵來放電，

而 UP 則維持在 0。當相位頻率偵測器處在狀態 II 狀態時，任何時脈的上升緣出現在 FFB皆不會改變其狀態，直到另一個輸入訊號 FREF出現上升緣，則狀態才會從狀態 II 回到狀態 0。

以圖形來解釋的話，就如圖 3-5 所示，當 FFB的上升緣比 FREF先出現時，輸出的 DN 會由 low 變成 high，而 UP 則維持在 low。直到 FREF的上升緣出現時，相位頻率偵測器才會發出 reset 的訊號，讓 UP 跟 DN 同時重置到 low。

F

_REF

F

_FB

UP

DN

圖 3-5 當 FFB領先 FREF時之時序圖

3. 當 FREF與 FFB的相位跟頻率都相同，也就是兩者上升緣皆同時出現時，

此時狀態既不會往狀態 I 也不會往狀態 II 跳，故狀態會維持在狀態 0，

24 率之週期，T_FB為回授頻率之週期。每次頻率獲得(frequency acquisition)時，由於相位差的不同，在相位差-2π~+2π 之間可得對應成比例輸出訊號，若相位大於 2π，

相位頻率偵測器設計主要考量為降低禁止區(dead zone)、提升操作速度與提高其增益。以下將討論各個特性:

1. 禁止區(Dead Zone): 在相位誤差很小時，增益是趨近為零或等於零時，即為禁止區。禁止區也是用來衡量相位差可偵測的最小值，若禁止區越小，

能偵測到的相位差就越窄，誤差也越小；禁止區越大，能偵測到的相位差就越寬，所產生的誤差也越大。因此在設計相位頻率偵測器時需要選用禁止區較小的架構。

2. 操作速度(Operating Speed): 操作速度是設計相位頻率偵測器時的核心指標，其攸關到整個鎖相迴路的功能正常與否。由圖 3-8(b)可知非理想相位頻率偵測器的線性操作範圍為2π-Δ，當 Δ=π 時，表示每半個週期將會出現錯誤輸出，這將使得相位鎖定出錯，英此可將操作頻率上限表示為(3-2)式:

F_𝑅𝐸𝐹≤ 1

2 ∙ 𝑇_{𝑅𝐸𝑆𝐸𝑇} (3-2)

3. 提高增益: 由(3-2)式可以得知 KPD 越高所得輸出訊號平均值就越高，功能也越完整，因此提高相位頻率偵測器的增益也是設計重點之一。

3.2 充電泵(Charge Pump, CP)[23]-[28]

充電泵在鎖相迴路的設計上扮演的重要的一環，它是將相位頻率偵測器的數位訊號轉換成類比訊號，以做為電壓控制振盪器的輸入訊號，也就是說將相位頻率偵測器所產生的 UP、DN 訊號將轉換成 Ip訊號輸出。

如圖 3-10，充電泵多為兩種形式，分別為電壓式(voltage mode)與電流式 (current mode)，但其概念非常類似，都是將相位頻率偵測器的輸出訊號 UP 與 DN 饋入至充電泵後，以控制充電泵的兩個開關 SUP與 SDN。

如圖 3-10(a)，電壓式充電泵是藉由 SUP與 SDN開關切換，使得電壓源對輸出

常用的電流式充電泵架構可分為:汲極開關(switch in drain)、閘極開關(switch in gate)與源極開關(switch in source)，如圖 3-11 所示[23]。

圖 3-11(a)所示，為汲極開關架構，其開關在電流鏡的汲極端，當 DN 關閉時，

通，電晶體 M2汲極端的寄生電容會被充電至 VDD電壓，當 UP 導通時，

電晶體 M2的汲端寄生電容的電荷會對輸出節點 Vctrl充電。

(2) 電流不匹配(Current Mismatch):由於電荷分享影響下，造成瞬間電流峰值過大，而此峰值電流會隨著 Vctrl而改變，且充、放電的峰值電流難以匹配。

(3) 相位頻率偵測器的輸出訊號 UP 與 DN 是數位訊號，由於開關靠近輸出端，開關切換時產生的雜訊將直接影響到輸出端類比訊號。

(4) 可能產生電流突波。

圖 3-11(b)所示，為開關在電流鏡的閘極端架構，當UP關閉時，電晶體 M2的 VSG與電晶體 M4的 VSG相同，此時電晶體 M2的汲極端電流會等於 IUP並對 Vctrl

充電，當UP導通時，電晶體 M2的閘極端會上升至 VDD，使電晶體 M2截止，類似情形也會發生於DN導通或關閉。其架構有下列缺點：

(1) 必須保證電流鏡操作在飽和區。

(2) 電流鏡需較大偏壓電流 IUP與 IDN，以保持高速操作。

(3) 電晶體 M1與 M2操作在截止區與飽和區間，需要較長的時間讓電晶體 M1

與 M2重新導通，故不適合在高速上操作。

(4) 在選擇開關 SUP與 SDN尺寸上，需選擇較大的尺寸，使得電晶體 M1與 M2

的閘極端電壓能迅速充電至最高電位與放電至最低電位，來確保電晶體 M1與 M2可以完全關閉，無漏電流，但因為寄生電容太大，而限制了操作速度。

圖 3-11(c)所示，為開關在電流鏡的源極端架構，UP 導通時，電晶體 M2的汲極端電流為 IUP，並且對 Vctrl充電，類似情況也發生於發生於DN導通。其架構有下列缺點：

(1) 電荷分享(Charge Sharing):雖然相較於開關在電流鏡的汲極端架構，此種

29 (current mismatch)、電荷分享(charge sharing)、電荷注入(charge injection)與時脈穿透(clock feed-through)等等。

 充放電電流不匹配(current mismatch): 在設計電路時，由於電路架構及製

V _ctrl

C ₁

R ₁ C ₂ UP

DN

S UP

S DN

I UP

I _DN C P

C _P

圖 3-12 寄生電容產生電荷分享效應示意圖

 電荷注入(Charge Injection): 當 CLKIn訊號由高準位變為低準位時，開關將關閉，此時通道內的部分累積電荷 Qch 將會流向輸入端 Vin 或輸出端 Vout，當有電荷流過電容 CL後，此電荷將會影響輸出電壓 Vout，造成電壓產生額外的變化，如圖 3-13 所示。[24]

V

_out

V

_in

ΔV

C

CLK

_In

圖 3-13 電荷注入效應示意圖

通道內的部分累積電荷 Qch可由(3-3)式表達，其中 W 為開關 MOS 的寬度，L 為開關 MOS 的通道寬度，Cox為閘極氧化層電容，VGS為開關 MOS 從汲極端到源極端之間的跨壓，Vth為 MOS 的臨界電壓(threshold voltage)。假設從通道往兩邊分流的電荷量是相同，則造成輸出端電壓的

變化量 ΔV 可用(3-4)式表示，但實際上，電荷往兩邊流向的比例，帶有許多複雜的函數[25-26]。

Q_𝑐ℎ = 𝑊𝐿𝐶_𝑜𝑥(𝑉_𝑔𝑠− 𝑉_𝑡ℎ) (3-3)

ΔV =𝑊𝐿𝐶_𝑜𝑥(𝑉_𝑔𝑠− 𝑉_𝑡ℎ)

2𝐶_𝐿 (3-4)

 時脈饋入(Clock Feed-Tthrough): 當閘極端在電壓切換的瞬間，訊號會藉由閘極端到源極端與閘極端到汲極端的重疊電容影響輸入端 Vin 與輸出

在文檔中使用0.18-μm互補式金氧半製程之鎖相迴路與頻率合成器之設計與實現 (頁 22-153)

結論

第三章 頻率合成器電路介紹

第四章

應用於5 GHz鎖相迴 路之設計與實現

第五章

應用於X-頻段頻率合成器 之設計與實現

第二章 頻率合成器系統介紹 第一章 緒論

第六章 結論與未來展望

第二章 頻率合成器系統介紹

抖動(Jitter)

理想頻譜 實際頻譜

相位雜訊

f c f c +f REF f f c -f REF

Spur dBc

+

PFD+CP LPF VCO

Divider

2 1 ( ) 1

PFD+CP+LPF VCO

Divider

ATTEN 



   

 

   

   

 

  



第三章 頻率合成器電路介紹

3.1 相位頻率偵測器(Phase Frequency Detector, PFD)[18[20][21][22]

F

F

V

t

∆Φ F

F

∆Φ

V

(t)

相位偵測器

F

F

UP

DN

F

F

UP

DN

3.2 充電泵(Charge Pump, CP)[23]-[28]

V ctrl

C 1

R 1 C 2 UP

DN

S UP

S DN

I UP

I DN C P

C P

V

V

ΔV

C

CLK

第三章頻率合成器電路介紹

應用於5 GHz鎖相迴路之設計與實現

應用於X-頻段頻率合成器之設計與實現

第二章頻率合成器系統介紹第一章緒論

第六章結論與未來展望

第二章頻率合成器系統介紹

理想頻譜實際頻譜

f _c f _c +f _REF f f _c -f _REF

第三章頻率合成器電路介紹

V _ctrl

C ₁

R ₁ C ₂ UP

I _DN C P

C _P