電路佈局結果

頻率 Hz

（增益dB）

ζ₁ζ₂ζ₃

圖4.11 二階濾波器增益圖（改變 ζ）

（ ）

頻率 Hz

（相位dB） ζ₃ζ₁ζ₂

圖4.12 二階濾波器相位圖（改變 ζ）

流程。

至於圖 4.11、4.12 則是二階濾波器經由改變 ζ 所得到的模擬結果，

由圖中可以發現當ζ 改變時會發生增益向上突起的現象，並且隨著 ζ 越小 而突起越明顯，證明FPAA 電路做出了正確的反應。至於相位圖中急遽變 化的原因則是軟體模擬時限制相位變化範圍必須介於-180 至 180 度間，所 以實際上的相位曲線仍應繼續向下延伸，而不是往上跳躍。

4.3 電路佈局結果

相對於數位邏輯電路而言，類比電路對於置放於晶片上的佈局方式有 更高的敏感度，除了一般基本的電晶體主動元件外，如電阻、電容等的被

動元件也常見於該類電路應用中。不僅如此，類比訊號講求精確度的特性 也使得類比佈局時必須同時考慮製程漂移與匹配等許多誤差來源。另外因 為電路設計者無法任意更改製程參數資料，因此有效的佈局技巧便能大幅 左右電路效能好壞[27][28]，因此以下就將提出一些主要概念以供說明。

4.3.1 元件佈局方式

首先就從電阻、電容的佈局方式加以考慮，由於 IC 中所使用的各層 材質都具有固定的電氣傳遞特性，所以在實際應用上幾乎都可用來作為電 阻佈局材料。只要該材質每平方單位的電阻率（ρ）被明確定義清楚後，

設計者便可根據此數值規劃出適當的長（L）與寬（W）來得到絕對值等 於R 的積體化電阻，而該等效電阻值可表示為

W

R= ρ L （4.16）

不過要是在某些情況下需要使用到大電阻時，通常會先選定適當阻值為基 準，再經由串並聯效應來達到所需的電阻值，如此便可同時兼顧兩電阻間

圖4.13 電阻佈局示意圖

的相互匹配度與穩定性。圖 4.13 即為此概念的示意圖，圖中 R1、R2分別 是由兩個基準電阻所組成，然後再利用金屬層（Metal）將交互排列的電阻 塊加以連接，如果需要進一步要求電阻準確度時，可在兩邊額外地加上空 接的多餘電阻（Dummy resistor）以隔絕周邊電路的影響。

接著再來考慮電容的部分，一般離散電容是由兩片平行極板中間夾著 介電質所構成，而在晶片中的積體電容也是根據此原理衍生出來，同樣利 用在某兩層導電材質中間置入二氧化矽介電質所產生，所以等效電容值

（C）就會由極板面積（A=WL）與二氧化矽的介電係數（εox）和厚度（tox） 所決定，數學上可表示為

WL C t A

C _OX

OX

OX =

=ε

（4.17）

而實際電容的佈局方式同樣也是在選定基準容值後，再以此為基礎擴展出 較大的電容值。但是因為受到晶片中 Cox不夠大的缺點影響，會使得電容 佔據相當程度的晶片面積，所以通常會採用同心圓對稱方式加以佈局，如 此將有助於降低電容間過大的差異存在。

圖4.14 為本論文能隙參考電路中所使用的雙極性接面電晶體（BJT）

佈局圖，由於電路中所設計的BJT 面積比為 1：8，所以可將其佈局為一個

Q

Q

Q

Q

Q

Q

Q

Q

Q

圖4.14 BJT 佈局示意圖

正方形樣式，位於中間的BJT 即為比例 1，包圍其外的 8 個 BJT 則因互相 並聯而為比例 8，期望藉由如此緊密的排列來提高匹配程度，這樣的技巧 經常用於寄生 BJT 結構中。另外由於本次下線方式屬於純 CMOS 製程，

所以只能提供寄生 BJT 電晶體加以使用，其缺點是電路中只能使用 PNP 電晶體同時必須慎防拴鎖效應（Latch-up）的發生。

4.3.2 系統佈局結果

本論文所設計的 FPAA 乃是經由 TSMC 0.35µm Mixed-Signal 2P4M

（3.3/5V）製程完成下線動作，整體電路佈局圖如圖 4.15 所示，核心電路 加上標準I/O Pad 後總共佔用的晶片面積大約為 1.5×1.4 mm²，並以24 Pin 之Side Braze 28L inner lead 包裝方式完成晶片封裝。

圖4.15 整體 FPAA 電路佈局圖