E 頻帶低雜訊放大器整體架構選擇

在選擇完電晶體的偏壓與尺寸後，接著要選擇 E 頻帶低雜訊放大器的整體架 構，由於在 E 頻帶的頻段中，單級放大器所能提供的增益不足以達到系統的需求，

因此會採用多級串接的方式，而在已發表的論文中大多都是採用三級串接的方式

，如圖 3-20 所示，而三級串接放大器的組合方式有很多種，必須在增益、雜訊指 數、功率消耗中做取捨，接著將針對各種組合方式進行分析。

Gain1

NF₁ (dB)

Gain2

NF₂ (dB)

Gain3

NF₃ (dB)

First-stage Second-stage Thrid-stage

RFin RFout

圖 3-20 三級串接低雜訊放大器

69

低雜訊放大器的設計中，雜訊指數為最重要的考量參數，在第二章節的式(2.9) 中，系統整體的雜訊指數主要是由第一級放大器的雜訊指數所決定，而在 3.1.1 小節與 3.1.2 小節的模擬中可發現共源極組態比起疊接組態擁有較低的雜訊指數，

因此第一級放大器應採用共源極組態，接著第二級與第三級放大器的架構選擇要 考量到增益與功率消耗，由於本次設計中希望低雜訊放大器的整體增益可以達到 20 dB，因此必須在第二級與第三放大器的選擇做比較，表 3-2 列出了三級串接低 雜訊放大器的各種組合比較，而在這四種組合的分析中是假設匹配網路之間沒有 損耗的情況下達到完美的共軛匹配，由於匹配網路在實際的設計上不可能達到無 損耗，因此在增益的考量中必須把損耗考慮進去，而各級匹配網路損耗的總和估 計大約為 7 dB，因此本次三級串接低雜訊放大器的選擇為第一級為共源極組態，

第二級與第三級為疊接組態，能達到低雜訊指數、高增益的設計考量。

表 3-2 三級串接低雜訊放大器組合比較表

組合 第一級 第二級 第三級 MAG(dB) 𝐏_𝐝𝐜(mW)

1 Cs Cs Cs 20.604 8.82

2 Cs Cs Cascode 24.436 11.328 3 Cs Cascode Cs 24.436 11.328 3 Cs Cascode Cascode 28.268 13.836

3.2.4 匹配網路設計

在選擇完電晶體偏壓、尺寸與低雜訊放大器整體架構後，接著為低雜訊放大

器匹配網路的設計，匹配網路採用薄膜微帶線(Thin Film Microstrip Line, TFMS Line)及變壓器(Transformer)的來完成，使用 TSMC 90 nm 1P9M CMOS 製程，所 有的傳輸線及變壓器皆採用第九層金屬作為訊號線，第一層金屬作為地平面，藉

70

此以完成所有匹配網路之設計。

如圖 3-21 所示，三級串接低雜訊放大器設計中，輸入匹配方式是採用雜訊匹 配(noise match)，能達到最小雜訊指數，輸出級與級間匹配皆採用共軛匹配 (conjugate match)，能提供最大的增益。而在低雜訊放大器匹配網路設計中，輸入 雜訊匹配網路為最重要的設計，因此，我們必須先設計輸入匹配網路，再設計級 間匹配網路及輸出匹配網路，最後進行微調的動作，來達到各級最佳匹配網路。

Noise Match

Conjugate Match

RFout

RFin

Conjugate Match

Conjugate Match

圖 3-21 三級串接低雜訊放大器匹配網路設計

輸入匹配網路設計-雜訊匹配

首先是輸入匹配網路的設計，我們必須先找出雜訊圓(Noise circle)，從雜訊 圓中找出最佳雜訊阻抗點(NFmin)，接著設計輸入匹配網路將阻抗從輸入端的 50Ω 匹配到NF_min阻抗點，圖 3-22 左側為所設計的雜訊匹配網路，採用薄膜傳輸線 (TFMS Line)來進行匹配。

接著圖 3-22 右側為輸入雜訊圓模擬，在圖中 NF_min阻抗點可獲得最低雜訊，

每一圈 Noise Circle 的 step size 為 0.25 dB，為了使放大器得到最低雜訊，必須使 阻抗點從輸入端 Port-1 的 50 ohm，經由匹配網路的設計，到達 NF_min阻抗點，從 圖中可看到匹配網路軌跡圖，首先串聯一條傳輸線 TL1，這條線主要是連接到

71

Noise match RFin 為 2 μm，採用邊緣耦合(edge-side couple)的方式來完成變壓器的設計，電感使用 最上層金屬(metal 9)，跨線部分則使用第八層金屬(metal 8)，並將變壓器最下層金

72

屬(metal 1)的參考地移除，藉此減少變壓器損耗(loss)以及提升品質因素(quality factor)，整體面積為98 μm × 98 μm。

S22 S22* S11* S11

Lp Ls

L1

L2 L3

S22 S11* S11

圖 3-23 級間共軛匹配軌跡圖與電路圖

Drain of First-Stage Gate of Second-Stage

Bypass Bypass

圖 3-24 EM 模擬級間匹配之變壓器 3D 圖

圖 3-25 與圖 3-26 為變壓器模擬的電感值、品質因素，圖 3-27 為變壓器的耦 合係數，圖 3-28 為變壓器的整體效率。變壓器的線圈比為 1:1，主線圈與副線圈 的電感值在 75 GHz 時分別為 188 pH 與 149 pH，品質因素分別為 9.4 與 10.3，耦 合係數為 0.64，整體效率為 73 %左右。

73

Inductance of Lp Quality Factor of Lp

Frequency (GHz)

Primary Inductor : Lp (pH)

-2

Inductance of Ls Quality Factor of Ls

Frequency (GHz)

Secondary Inductor : Ls (pH)

-2

74

Coupling Factor : k

Frequency (GHz) Coupling Factor

圖 3-27 級間變壓器模擬的耦合係數

75

第二級與第三級級間匹配網路設計-共軛匹配

再來是設計第二級與第三級級間匹配網路，一樣採用級間共軛匹配的方式。

如圖 3-29 所示，先找出第二級疊接組態放大器輸出阻抗點(S₂₂)，接著找出第三級 疊接組態放大器的輸入阻抗點(S₁₁)，利用匹配網路將第二級疊接組態放大器的阻 抗點(S₂₂)匹配到第三級疊接組態放大器輸入阻抗點的共軛點(S₁₁^∗)，再來開始設計 匹配網路，匹配網路採用變壓器(transformer)的匹配方式。

而變壓器耦合係數大約為 0.5，而匹配的電感值 L1、L2 與 L3 分別為 75 pH、

75 pH 與 50 pH，因此變壓器的電感值大約為 150 pH 與 100 pH，預估圈數比為 1 : 1，接著用 EM 模擬軟體來模擬實際所需的變壓器感值。圖 3-30 為 EM 模擬的第 二級與第三級級間匹配變壓器 3D 圖，變壓器線寬為 4 μm，線與線的間距為 2 μm，

採用邊緣耦合(edge-side couple)的方式來完成變壓器的設計，電感使用最上層金 屬(metal 9)，跨線部分則使用第八層金屬(metal 8)，並將變壓器最下層金屬(metal 1) 的參考地移除藉此減少變壓器損耗(loss)以及提升品質因素(quality factor)，整體面 積為94 μm × 94 μm。

S22 S22* S11* S11

Lp Ls

L1

L2 L3

S22 S11* S11

圖 3-29 級間共軛匹配軌跡圖與電路圖

76

Drain of Second-Stage

Bypass Bypass

Source of third-Stage

圖 3-30 EM 模擬級間匹配之變壓器 3D 圖

Inductance of Lp Quality Factor of Lp

Frequency (GHz)

Primary Inductor : Lp (pH)

-4

77

Inductance of Ls Quality Factor of Ls

Frequency (GHz)

Secondary Inductor : Ls (pH)

-4

Coupling Factor : k

Frequency (GHz) Coupling Factor

圖 3-33 級間變壓器模擬的耦合係數

78

0 20 40 60 80 100 120

0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8





Efficiency

Frequency (GHz) Efficiency

圖 3-34 級間變壓器模擬的效率

輸出匹配網路設計-共軛匹配

最後是輸出匹配網路的設計，輸出匹配網路一樣是採用共軛匹配的方式來完 成，如圖 3-35 所示找出第二級放大器輸出阻抗點(S22)，接著從輸出端的50 Ω出 發，然後設計匹配網路將50 Ω匹配到第三級疊接組態放大器的輸出阻抗共軛點 (S22^∗)，匹配網路採用變壓器(transformer)的匹配方式。

假設耦合係數在 0.5 的情況下，電感值 L1、L2 與 L3 分別為 140 pH、140 pH 與 45 pH，因此變壓器的電感值大約為 280 pH 與 90 pH，預估圈數比為 2 : 1，接 著用 EM 模擬軟體來模擬實際所需的變壓器感值。圖 3-36 為 EM 模擬的輸出匹配 變壓器 3D 圖，圈數比為 2 : 1，變壓器線寬為 4 μm，線與線的間距為 2 μm，採 用邊緣耦合(edge-side couple)的方式來完成變壓器的設計，電感使用最上層金屬 (metal 9)，跨線部分則使用第八層金屬(metal 8)與第七層金屬(metal 7)，並將變壓 器最下層金屬(metal 1)的參考地移除藉此減少變壓器損耗(loss)以及提升品質因素

79

(quality factor)，整體面積為86 μm × 86 μm。

RFout

S

G G

S22*

Lp

S22 50Ω

Ls

RFout

S

G G

L1

L2 L3

S22 S22* 50Ω

圖 3-35 輸出共軛匹配電路圖

Drain of third-Stage

Bypass Ground

Output

圖 3-36 EM 模擬輸出匹配之變壓器 3D 圖

圖 3-37、圖 3-38、圖 3-39、圖 3-40 分別為變壓器主副線圈電感值、品質因 素、變壓器的耦合係數與整體效率。主線圈與副線圈的電感值在 75 GHz 時分別 為 253 pH 與 93.4 pH，品質因素分別為 6.2 與 7.4，耦合係數為 0.66，整體效率大 約為 64 %。

80

Inductance of Lp Quality Factor of Lp

Frequency (GHz)

Primary Inductor : Lp (pH)

-6

Inductance of Ls Quality Factor of Ls

Frequency (GHz)

Secondary Inductor : Ls (pH)

-2

81

0 20 40 60 80 100

0 1 2 3 4 5





Coupling Factor : k

Frequency (GHz) Coupling Factor

圖 3-39 輸出變壓器模擬的耦合係數

0 20 40 60 80 100

0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7





Efficiency

Frequency (GHz) Efficiency

圖 3-40 輸出變壓器模擬的效率

82 3-41，使用安捷倫 ADS (Advanced Design System) 模擬軟體來模擬整體電路的小 訊號 S 參數以及雜訊指數，架構中所有的被動元件包括傳輸線、電感、變壓器、

電容皆採用 EM 電磁模擬軟體 (Sonnet Software) 進行全波電磁模擬分析，並將模 擬出來的結果帶入 ADS 進行整體分析。此低雜訊放大器操作頻率為 71 GHz ~ 76 GHz，供應電壓 1.2 V 和 2.4 V，整體功率消耗為 13.584 mW，表 3-3 為設計之元 件參數。

83

Input return loss Output return loss Small signal gain

圖 3-42 低雜訊放大器 S 參數模擬結果

84

Noise Figure (dB)

Frequency (GHz)

Noise Figure

圖 3-43 低雜訊放大器雜訊指數模擬結果

Pout (dBm) & Gain (dB)

Pin (dBm)

Pout Gain Frequency:75GHz

圖 3-44 低雜訊放大器在 75 GHz 的P_1dB模擬結果

85

-40 -35 -30 -25 -20 -15 -10

-25 -20 -15 -10 -5 0 5 10 15 20 25

Frequency:76GHz





Pout (dBm) & Gain (dB)

Pin (dBm)

Pout Gain

圖 3-45 低雜訊放大器 76 GHz 的P_1dB模擬結果

最後為穩定度模擬結果，與前一章節分析方法相同，首先圖 3-46 為 k 值模擬，

k 值在模擬上都大於 1，接著為圖 3-47 為穩定圓模擬，上兩張圖為第一級放大器 的映射圓和第二級放大器串接第三級放大器源端的穩定圓、第一級放大器負載端 穩定圓和第二級放大器串接的第三級放大器的映射圓，兩張圖的映射圓與穩定圓 都沒有重疊，下兩張圖分別為第一級與第二級放大器串接的映射圓與第三級放大 器源端的穩定圓、第一級與第二級放大器串接的負載端穩定圓與第三級放大器的 映射圓，兩張圖的映射圓與穩定圓都沒有重疊。模擬結果 k 值大於 1，且穩定圓 與映射圓沒有重疊，因此放大器為穩定狀態。圖 3-48 為晶片佈局圖。整體晶片面 積為460.21 μm × 735.22 μm。

86

60 65 70 75 80 85 90

0 5 10 15 20 25 30





Stability Factor : k

Frequency (GHz)

Stability Factor

圖 3-46 穩定度模擬結果

Map2 S_Stability

L_Stability Map1

87

Map2 S_Stability

L_Stability Map1

圖 3-47 穩定圓模擬結果

圖 3-48 E 頻帶低雜訊放大器晶片佈局圖

88

3.4 量測結果

圖 3-49 E 頻帶低雜訊放大器晶片微影圖

圖 3-49 為低雜訊放大器晶片微影圖，晶片量測方式採用 on wafer 方式量測，

高頻輸入與輸出訊號端使用 G-S-G RF 探針量測，直流電壓使用電源供應器供給，

再透過直流探針饋入晶片進行量測，S 參數使用網路分析儀進行量測，線性度的 量測使用高頻訊號產生器輸入訊號至晶片，透過頻譜分析儀觀察輸出訊號，雜訊 指數則是使用雜訊分析儀進行量測。

圖 3-50 為低雜訊放大器 S 參數模擬與量測結果比較，量測的小訊號增益在 66.5 GHz ~ 68 GHz 時大於 20 dB，3-dB 頻寬為 66 GHz ~ 70 GHz，頻率比模擬往 低頻飄移 5 GHz 左右。圖 3-51 為雜訊指數的量測結果，雜訊指數在 67.5 GHz 的 時候有最小值 8.8 dB。直流供應電壓為 1.2 V 與 2.4 V，整體功率消耗為 15.48 mW。

圖 3-52 與圖 3-53 為線性度的量測結果，量測頻率為 67 GHz 時OP_1dB為-8.2 dBm，

量測頻率為 66 GHz 時OP_1dB為-9.6 dBm，表 3-4 為本次低雜訊放大器模擬與量的 結果比較表。

89

Noise Figure (dB)

Frequency (GHz)

Simulation Measurement

圖 3-51 低雜訊放大器雜訊指數量測結果

90

Pout (dBm) & Gain (dB)

Pin (dBm)

Pout (dBm) & Gain (dB)

Pin (dBm)

Pout Gain

圖 3-53 低雜訊放大器 66 GHz 的P_1dB量測結果

91

表 3-4 E 頻帶低雜訊放大器模擬與量測比較表

Simulation Measurement

Frequency(GHz) 71~ 76 66 ~ 70

Small signal gain(dB) 20.4 @ 73GHz 21.2 @ 67GHz Noise Figure (dB) 6.5 @ 76GHz 8.8 @ 67.5GHz

Power consumption (mW) 13.584 15.48

OP_1dB(dBm) -6.9 @ 75GHz -8.2 @ 67GHz

3.5 結果與討論

此次設計 E 頻帶低雜訊放大器使用 TSMC 90nm CMOS 製程來完成，整體電 路架構採用三級串接的方式，第一級採用共源極組態，第二級與第三級都使用疊 接組態，並在疊接組態間串聯電感，以達到高增益與低雜訊指數的需求。輸入級 採用薄膜傳輸線作雜訊匹配，級間匹配與輸出匹配網路皆採用變壓器匹配的方式

此次設計 E 頻帶低雜訊放大器使用 TSMC 90nm CMOS 製程來完成，整體電 路架構採用三級串接的方式，第一級採用共源極組態，第二級與第三級都使用疊 接組態，並在疊接組態間串聯電感，以達到高增益與低雜訊指數的需求。輸入級 採用薄膜傳輸線作雜訊匹配，級間匹配與輸出匹配網路皆採用變壓器匹配的方式

在文檔中 X頻帶接收器前端電路與E頻帶低雜訊放大器設計與實現 (頁 87-114)