行政院國家科學委員會專題研究計畫成果報告
無線寬頻分碼多工用戶接收機低功率晶片設計
Low Power VLSI Chip Design for WCDMA Receiver
計畫編號：NSC-90-2213-E-009-069
執行期間： 90 年 8 月 1 日至 91 年 7 月 31 日
計畫主持人：吳文榕教授 國立交通大學電信系
一、 中文摘要 本 計 畫 本 年 度 研 究 重 點 集 中 在 研 發 3 G P P U T R A- F D D ( W C D M A ) 下 鏈 路 用 戶 接 收 器 低 功 率 晶 片 設 計 。 下 鏈 路 用 戶 接 收 器 有 兩 大 關 鍵 技 術 ：（ i ） 基 地 台 細 胞 搜 尋 機 制 （ c el l s e a r c h ） 及 （ i i ） 相 位 鎖 相 迴 路 技 術 （ p h a se l o c k e d l o o p ）。 目 前 細 胞 搜 尋 相 關 低 功 率 晶 片 設 計 方 面 論 文 相 當 有 限 。 因 此 本 計 畫 提 出 整 合 B i a s e d n u mb e r 表 示 法 平 行 處 理 （ p a r al l e l p r o c e ss i n g） 及 排 線 式 （ p i p e l i n e）低 功 率 架 構 以 期 達 到 極 佳 的 效 能 。 B i a s ed - n u mb e r 表 示 法 經 由 實 際 模 擬 驗 證 其 t r a n s i t i o n a c t i vi t y 遠 比 其 他 表 示 法 為 低 ， 如 此 將 使 得 基 於 B i a s ed - n u mb e r 表 示 法 之 運 算 硬 體 損 耗 功 率 較 低 。 至 於 相 位 鎖 相 迴 路 部 份 ， 本 計 畫 提 出 擁 有 低 面 積 改 良 式 冗 餘 算 術 座 標 旋 轉 演 算 法 所 設 計 之 直 接 數 位 頻 率 合 成 器 設 計 之 數 位 相 位 鎖 相 迴 路 ， 本 計畫係採用以 Xilinx Virtex/II 晶片 為實體測試平台進行硬軟體整合共同設計流程 （Hardware/Software Codesign）以期達到最佳效 用。 關鍵詞：細 胞 搜 尋 機 制 、 相 位 鎖 相 迴 路 、 低 功 率 晶 片 設 計 英文摘要This project concerns low power VLSI chip design of 3GPP WCDMA (IMT-DS) mobile receiver and especially with emphasis on two key
technologies:(1) cell search and (2) digital phase-locked loop (DPLL). This project is aimed at developing a low power VLSI chip design for the correlator involved in cell search using biased-number (BN) representation, pipelining and parallel
technology. It could be shown that the BN-based chip is able to achieve the lowest power consumption than the other arithmetic representation. On the other hand, the low power design for DPLL includes low area CORDIC-based direct digital frequency synthesizer Finally, a Virtex/II-chip-based
hardware/software codesign testbed is implemented to verify the effectiveness of the low power design. Keywords: WCDMA , cell search, DPLL, low power
VLSI chip design
二、 計畫緣由及目的 根據國際電信聯盟 < ITU > 的統計資料顯 示，到西元 2000 年底，行動電話將超過 5 億個用 戶，約為固網 9.5 億個用戶的一半，根據估計，行 動電話到 2005 年將成為通訊的主流，超過固網。 第三代無線行動通訊系統強調多媒體服務的功 能，其傳輸速率為 384Kbps~2Mbps，主要領導系統 技術，包括日本的 W-CDMA、歐洲的 UTRA （W-CDMA 與 TD-CDMA 並存）及美國的 cdma2000。但由於這三大系統標準並不盡相同，因 此 3GPP（3rd
generation Partnership Project）與 3GPP2 （3rd
generation Partnership Project 2）之組織於焉產 生，用以協調各家之標準。其中 3GPP 聯盟為歐洲 Ericsson，Nokia 所主導，而 3GPP2 聯盟為北美所 主導。因為 CDMA（Code Division Multiple Access） 分碼多工進接系統在寬頻的使用效率上較好，所以 它成為第三代無線行動通訊系統 IMT-2000 無線傳 輸技術(RTT)的相關建議方案中（約有 10 個）最受 重視之技術。本計畫本年度研究重點將集中研發 3GPP UTRA-FDD(WCDMA)下鏈路用戶接收器低 功率晶片設計。下鏈路用戶接收器有兩大關鍵技 術：（i）基地台細胞搜尋機制（cell search）及（ii） 相位鎖相迴路技術（phase locked loop）。3GPP WCDMA 系採用基地台細胞之間非同步系統 （inter-cell asynchronous system），其中每一個基地 台細胞均擁有其獨特不同的攪拌碼（scrambling code）。目前攪拌碼總數為 512 並且分成 64 個群組， 其中每一個群組涵括有 8 個攪拌碼。因此若能先判 定涵蓋所需求攪拌碼的群組，再進一步自該群組 （code group）中選定此一主攪拌碼，將可以有效 地提高細胞搜尋速度。3GPP WCDMA 細胞搜尋機 制[2]-[11]主要包括有(1)時格同步機制（slot synchronization），(2)攪拌碼群組判定及資料框同步 機制（Code group identification & frame
synchronization）及攪拌碼判定機制（scrambling code identification）。目前細胞搜尋相關低功率晶片
設計方面論文相當有限即參考文獻[13]及[15]。因此 本計畫提出低功率 b i a s ed - n u m b e r 相 關 器 架 構 以期達到極佳的效能。至於相位鎖相迴路部份，本 計 畫 提 出 擁 有 低 面 積 改 良 式 冗 餘 算 術 ( R B ) 座 標 旋 轉 演 算 法 所 設 計 之 直 接 數 位 頻 率 合 成 器 設 計 之 數 位 相 位 鎖 相 迴 路 。 三、 研究方法與成果 本研究計畫進行步驟可以分成以下兩個階 段：(1) 應 用 於 基 地 台 細 胞 搜 尋 機 制（ c e l l s e a r c h ）之 低 功 率 b i a s e d - n u mb e r 相 關 器 架 構 設 計 ，(2) 應 用 於 相 位 鎖 相 迴 路 技 術 （ p h a s e l o c ke d l o o p ） 之 低 面 積 改 良 式 冗 餘 算 術 座 標 旋 轉 演 算 法 所 設 計 之 直 接 數 位 頻 率 合 成 器 設 計 。 圖 ( 一 ) 所 示 為 低 功 率 b i a s e d - n u mb e r 相 關 器 架 構 圖 ， CLKsys 為系 統時脈訊號可以經由 MOD256 Selector 降頻二百五 十六分之一產生取樣時訊號 CLKs，同時亦可經由 Delay0 延遲元件產生相關器次系統的系統時脈 CLK。為了達成同步的目的，Delay0 元件延遲值可 以設定為(TADC+Tmul+TI/Q)。CLK 時脈訊號經過
Controller1 產生 CLK0、CLK1、Shift/Load。CLK0 主要是用以驅動 Register File Block。Shift/Load提
供給 Parallel-to-Serial Converter 和 PSC Generator 作 初始訊號載入功能，必須等待 CLK0 驅動的 Register File Block 完成動作後，
Shift
/Load
才能產生，以 正確的將 Register File Block 輸出之訊號載入 Parallel-to-Serial Converter。CLK1 用以驅動 4-bit Parallel-to-Serial Converter 和 PSC Generator，所以 訊號必須等Shift
/Load
到達後，才可開始驅動。 訊號經過以 Register 所串聯組成的 Moving Window Shift Register Block，將訊號儲存，此處將使用 Register File Block 來取代，以降低功率的消耗。此 部份使用 CLK0 來驅動，CLK0 的週期為 CLK 週期 的 256 倍。Register File Block 輸出連接到 4-bit Parallel-to –Serial Converter，由 CLK1 所驅動，將 Register File Block 的輸出呈現序列式的一一輸 出，儲存在 Register(Reg_B)。而 PSC Generator 亦 是由 CLK1 驅動，輸出的 PSC Code 存在 DFF。Reg_B 和 DFF 則由 CLK2 同步驅動輸入 BN Encoder 作運 算，CLK2 為 CLK1 經過 Delay2 後的延遲訊號， Delay2 必須大於 4-bit Parallel-to –Serial Converter 和 PSC Generator 的延遲時間，才能保證 Register 所讀出的訊號為正確的訊號。經過 BN Encoder 運 算後之結果儲存於 Reg_C，準備進入 BN Accumulator 作累加動作。經過 BN Encoder 有延遲 時間，因此 CLK2 再經過 Delay3，得到延遲訊號 CLK3，用以驅動 Reg_C，Delay3 必須大於 BN Encoder 得延遲時間，Reg_C 才可讀到正確的值。 CLK3 同步驅動 Reg_C 和 Reg_D 讀出值進入 4-bit Adder 作累加，當 Adder 的 Cout 為’1’時，表示 Adder 已經滿了，驅動 8-bit Counter 計數。得到 Cout 需經 過 Adder 延遲時間，因此必須使得驅動 8-bit Counter 的時脈訊號比較晚到，才可正確計數。因此 CLK3 在經過 Delay4 產生 CLK3_delay，用以驅動 Counter。經累加和計數完之訊號，將連接到 12-bit Register(Reg_E)，由 Controller2 產生的 Load 訊號來驅動讀出值。訊號由 Reg__C 到 Reg_E，最長的延 遲時間為 Tadder+TAND+Tcounter。應此輸出訊號 Load
經過 Delay5 產生 Load_delay，使得
Tcontroller2+Delay5>Tadder+TAND+Tcounter。才可正確讀
出累加結果。正確讀出值後，即可清除 4-bit Register(Reg_D)和 8-bit Counter。因此將 Load_delay 在經過 Delay6 產生 Reset 訊號以清除 4-bit Register(Reg_D)和 8-bit Counter。由圖(二)可以得 知，2’s、SM、BN 三種表示法中，BN 的 Transition Activity 最低、SM 其次、2’s 最高。 本計劃之另一重點為快數直接數位頻率合成 器(DDFS)之研究，我們採用 8 級 Takagi 的雙旋轉 CORDIC 架構[17]的 DDFS 來作改良，採用 Takagi 的 架構的原因，在於此架構為 RB 算術系統的 CORDIC， 能操作在較快的時脈，而其採用的演算法也使比例 係數為常數，降低了硬體實現的複雜性。我們提出 二種方法以減小原來 DDFS 的硬體面積分別達 30% 與 50%以上。第一個改良 DDFS 的方法是將 8 級的 CORDIC 旋轉運算移去 2 級以減少硬體使用，我們稱 之為 DDFS6 如圖(六)所示。可以將 CORDIC 的前面數 級移除，以縮小旋轉角度範圍的方式搭配查表儲存 起始點的座標，即可完成比雙旋轉法硬體面積較小 的 DDFS。此架構與雙旋轉法 DDFS 主要的不同在: (1) 多了一個儲存 8 字元(word)的查表器(Look Up Table, LUT)；(2)CORDIC 的運算只剩原來的第三級 至第八級，所以可以旋轉運算的角度範圍變小了， 大約為原先的 1/4，即 11.25 度，每次連續轉 11.25 度後，即經由cnt4 查表改變開始由第三級旋轉的 座標起始值，藉由四次的查表可達成 45 度的運算。 而 45~360 度的運算同樣是依照前述方式來運作。 因為 CORDIC 的級數變少，而且減少的前二級是各 有二階管線式(pipeline)的加法器，所以加法器減 少了八個，可有效減少硬體面積，並減少四個時脈 週期的延遲(latency)。第二個改良的方法同樣也 是使用 6 級的旋轉運算，但其旋轉的方式採用重新 編碼法(recoding method)[18]，與 CORDIC 稍微不 同，我們將此稱之為 DDFS6_rec 如圖(七)所示。由 於重新編碼法的旋轉方式不同，所以其中查表器所 存的值和圖(六)中的值是不同，重新編碼法與 DDFS6 的旋轉角度不同，但其誤差非常小。在重新 編碼法中，每級旋轉方向的判斷，不需要額外計 算，相位累加器輸出的每個位元即控制了每級的旋 轉方向。DDFS6 的架構中， 第三級與第四級各有二 階管線式的加法器，而在重新編碼法的架構中，每 級只旋轉一次，不需要管線式架構，所以較 DDFS6 的架構減少了八個加法器，同時減少了二個時脈延 遲，而控制旋轉的訊號也不需要另外運算，所以也 減少了一些硬體使用。當雙旋轉法、DDFS6 與 DDFS6_rec 三種設計經過 Synopsys 合成工具，以 Avant! 0.35μm 標準電路單元實現出不同 DDFS 的 架構之後，這三種架構皆可以在 350MHz 的操作頻 率內正常運作。 四、 結論與討論 本計畫完成工作項目及具體成果主要包括以 下數點：1.完成一全新低 功 率 b i a s e d- n u m b er 相 關 器 之 軟硬體設計，應用於 WCDMA 系統之
cell search。2.完成一全新低 面 積 改 良 式 冗 餘 算 術 座 標 旋 轉 演 算 法 所 設 計 之 直 接 數 位 頻 率 合 成 器 ， 應 用 於 數 位 鎖 相 迴 路 。本計畫 所發展出無線寬頻分碼多工用戶接收機低功率晶 片並未在其他文獻出現過類似研究成果。 五、 參考文獻 [ 1 ] R . P r a s a d , W. M o h r, a n d W. K o n h a u s e r, E d s . , “T h i r d G e n e r a t i o n M o b i l e C o m mu n i c a t i o n S y s t e m s ”, B o s t o n , M A : A r t e c h H o u s e , 2 0 0 0 . [2] 3 G P P T S G / R A N / W G 1 , “S p r e a d i n g a n d m o d u l a t i o n（ F D D ）, ” T S 2 5 . 2 1 3 V 3 . 0 . 0 , O c t . 1 9 9 9 . [3] 3 G P P T S G / R A N / W G 1 , “P h ys i c a l l a ye r p r o c e d u r e s（ F D D ）, ” T S 2 5 . 2 1 4 V 3 . 0 . 0 , O c t . 1 9 9 9 .
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x'(m-31) x'(m-16) x'(m-255) x'(m-240) x'(m-1) x'(m) 4-bit Parallel-to-Serial Converter 4-bit Register CLK1 PSC16m+n MOD16 Selector PN1(n) PN2(m) Shift/Load 0 0 0 1 0 0 0 0 0 0 PN1 ROM+Logic Converter PN2 ROM+Logic Converter Delay1 DFF BN Encoder CLK1 CLK2 CLK2 Reg_A Reg_B Delay1 =TMOD16 P2S P2S_out PSC_out encoder_out CLK_PN1 CLK_PN2 Controller1 CLK CLK0 CLK1 Shift/Load Delay2 CLK2 Delay2>{TP/S,TPSC} CLK0 ADC (1-j) x'(m) x(m) x(t) mTc-t0 I/Q分離器 Q-based BN Correlator Q-comp. I-comp. MOD256 Selector Delay0 CLKsys CLK CLKs
Delay0=TADC+Tmul+TI/Q
4-bit Register 4-bit Adder 4-bit Register 8-bit Ripple Counter 12-bit Register 4-bit BN DIN Cout CLKg 12-bit BN Dout Reset a b c e Reg_C Reg_D Reg_E
BN
Accumulator
Controller2 CLK3 CLK3_delay Load_delay Delay4 Delay3 CLK2 CLK3 d Delay5 Delay Element Load CLK3 Delay3>Tbn_encoder Delay4>Tadder Delay5+Tcontroller2> Tadder+TAND+Tcounter圖(二) 2’s、SM、BN 的 Transition Activity 比較
圖(三) 低面積 DDFS6 之架構圖
圖(四) 低面積 DDFS6_rec 之架構
B/R Phase Accumulator inc LUT FSM cnt4 a_in b_in up c_in : pipeline cutset comp x0 y0 z0 p3 q3 comp x3 y3 Stage4 x4 y4 ... ... ... x7 y7 p8 q8 Stage8 ... aout bout Post Process cos sin x8 y8 z3 z4 ... Stage3 12 12 12 24 24 24 p4 q4 24 24 12 12 3 {swap,negC,negS} R/B B/R Phase Accumulator inc LUT FSM cnt4 a_in b_in up c_in : pipeline cutset x0 y0 x3 y3 Stage4 x4 y4 ... ... x7 y7 Stage8 aout bout R/B Post Process cos sin x8 y8 Stage3c_in[8] c_in[7] c_in[3] 24 24 12 12 3 {swap,negC,negS} ...
