接觸蝕刻停止層與矽鍺通道之機械性質對具偽閘極陣列N型短通道奈米元件之影響

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(1)國立臺灣師範大學機電工程學系碩士論文指導教授：劉傳璽博士鄭慶民博士李昌駿博士接觸蝕刻停止層與矽鍺通道之機械性質對具偽閘極陣列 N 型短通道奈米元件之影響 The Effect of Contact-Etch-Stop-Layer and Si1-xGex Channel Mechanical Properties on Nano-Scaled Short Channel NMOSFETs with Dummy Gate Arrays. 研究生：李典勇中. 華. 民. 國. 1. 0. 5. 撰年. 6. 月.

(2) 致謝在碩士生涯的這兩年期間，首先讓我最感謝也最敬佩的就是我的指導教授劉傳璽教授，從碩一修習教授所開之半導體元件物理與製程、最佳化理論課程，就深受教授深入淺出地授課風格所薰陶，不僅讓我熟稔半導體領域與實驗設計之精髓，更使我於碩二申請研發替代役時能處變不驚地進行面試，實在是獲益良多。接著，我要感謝李昌駿教授，於碩一下開始指導我有限元素分析的竅門，給了我非常多實驗方面的建議，並每週訂定進度，督促我使我不斷精益求精，更培養了我獨立找出並解決問題的能力。我還要感謝我的口試委員阮弼群教授、鄭慶民主任與林奎至教授，於我口試時提供許多意見，使我的論文內容能夠更加完整。感謝實驗室的學長鴻文與學姊姿含在百忙之中撥冗為我解惑，協助我釐清許多實驗中所遇到的疑難雜症。感謝學長偉傑、峻華與貫宇分享在業界工作的經驗以及資訊，讓我能更進一步瞭解現今科技業之趨勢。感謝學長宜憲、禹丞在我碩一時給了許多方向，讓我在閱讀半導體領域相關文獻時能夠事半功倍，也在我遇到瓶頸時適時地給予幫助，協助我步上軌道。感謝同學彥廷、登元與揚群，兩年來大家一起克服許多困難，彼此相互砥礪，研究之餘也會相約出遊、運動，保持愉快的身心。感謝學弟彥成與昇楷時常為實驗室注入活力，並在我需要幫助時伸出援手，期望你們都有前程似錦的未來。感謝我的家人以及學妹穗真，在我做出繼續升學的決定時無條件地給予支持，並在我低潮時鼓勵我，讓我能繼續前進完成碩士學位，謝謝你們給我的一切。最後，感謝這兩年間所有關心與幫助我的人，豐富了我的碩士生涯。.

(3) Abstract The study focused on analyzing the stress distribution and performance of N-type transistors with silicon germanium channel and dummy gate arrays structure under different gate widths, numbers of dummy gate arrays, and gate pitch (Poly-to-Poly) spacings. Research found by using the strained engineering in contact etch stop layer (CESL) combined with silicon germanium channel structure can be efficiently utilized to enhance the performance of devices. In this research, we have combined the stress from silicon germanium channel lattice mismatch and contact etch stop layer, and simulated the channel stress distribution of this structure in N-type transistors via three-dimensional finite element analysis software. The intrinsic CESL stress considered in this study was tensile (3.0 GPa) (t-CESL). A 25% germanium mole fraction utilized in the Si1xGex. channel was selected to carefully analyze its impact on the Si1-xGex. channel. Then we changed the number of dummy gate arrays and the Poly-toP o l y g a p b e t w e e n d u m m y g a t e s . The result shows that with a wider gate width, the carrier mobility of single gate structure is better than the plural dummy gate array, and the carrier mobility of shorter Poly-to-Poly structure is better than longer Poly-to-Poly structure. The best performance of transistors would occur in a 100 nm gate width and enhance 40% compared with the traditional transistors. Keywords: SiGe channel, CESL, Finite element analysis, Dummy gate array. i .

(4) 中文摘要本研究旨在分析於不同閘極寬度、偽閘極陣列數量，以及不同偽閘極間 Poly-to-Poly 距離的情形下，具矽鍺通道結構 N 型偽閘極陣列電晶體之應力分佈與性能表現。而經研究後發現，藉由接觸蝕刻停止層結合矽鍺通道結構之應變工程技術可有效提升元件性能。將矽鍺通道因晶格不匹配而產生之應力，與接觸蝕刻停止層之內應力結合，組成多重應力源結構，並藉由三維有限元素分析軟體，模擬分析此結構於 N 型電晶體內之通道應力分佈。使用 3.0 GPa 之拉伸應力，做為接觸蝕刻停止層之內應力，並將 25 % 做為矽鍺通道之鍺莫耳分率用以模擬分析。分別對偽閘極陣列數量與偽閘極間 Poly-to-Poly 距離進行調變，結果顯示當電晶體閘極寬度較寬時，單根閘極之載子遷移率比多根偽閘極陣列之情形更為優異，而較短的 Poly-to-Poly 結構之載子遷移率會比較長的 Poly-to-Poly 結構更為優異，而最佳之電晶體特性表現將會發生在閘極寬度為 100 nm 之結構尺寸，約能比傳統電晶體提升 40%之效能。. 關鍵字：矽鍺通道、接觸蝕刻停止層、有限元素分析、偽閘極陣列. ii .

(5) 目錄第一章緒論 ........................................................................................................ 1 1.1 前言 ........................................................................................................1 1.2 金氧半場效電晶體及應變矽工程技術 .................................................1 1.3 實驗方向 ................................................................................................1 第二章文獻探討 ................................................................................................ 3 2.1 金氧半場效電晶體 .................................................................................4 2.1.1 背景 ..............................................................................................4 2.1.2 基本結構 ......................................................................................5 2.1.3 工作原理、輸出特性與轉移特性 ...............................................7 2.1.4 電晶體性能 ................................................................................13 2.1.5 載子遷移率 ................................................................................14 2.2 應變工程技術 .......................................................................................16 2.2.1 應力與應變 ................................................................................16 2.2.2 壓阻效應 ....................................................................................22 2.3 接觸蝕刻停止層與矽鍺通道結構 .......................................................24 2.3.1 具接觸蝕刻停止層應力源之結構 .............................................24 2.3.2 具矽鍺通道之結構 ....................................................................34 第三章實驗步驟與方法 .................................................................................. 40 3.1 有限元素分析.......................................................................................40 3.1.1 前言 ............................................................................................40 3.1.2 元素單元類型 ............................................................................43 3.1.3 模型簡化與平面應力、平面應變 .............................................46 iii .

(6) 3.2 模擬步驟流程.......................................................................................49 3.2.1 材料特性 ....................................................................................50 3.2.2 模擬方法與模型建立.................................................................51 3.2.3 參數調變與負載設定.................................................................55 第四章結果與討論 .......................................................................................... 58 4.1 具矽鍺通道結構結合接觸蝕刻停止層應力源之 N 型電晶體驗證 ....58 4.1.1 具矽鍺通道結構之驗證 .............................................................58 4.1.2 具矽鍺通道結構與接觸蝕刻停止層應力源之驗證 .................60 4.2 具矽鍺通道結構結合接觸蝕刻停止層應力源之偽閘極陣列於閘極寬度調變之研究 ..................................................................................62 4.2.1 偽閘極陣列數量之調變 .............................................................62 4.2.2 偽閘極陣列間 Poly-to-Poly 距離之調變 ...................................64 第五章結論與未來展望 .................................................................................. 66 5.1 應變工程技術用於提升電晶體性能 ...................................................66 5.2 未來展望 ..............................................................................................67 參考文獻 .............................................................................................................. 68 . iv .

(7) 表目錄表 2-1 N/P 型矽於不同電流方向之壓阻係數，單位為 10-12 cm2 dyne-1 ......... 23 表 2-2 利用 LPCVD 與 PECVD 成長氮化矽薄膜之操作環境與特性 ........... 25 表 2-3 於不同沉積條件下使用 PECVD 成長氮化矽薄膜所得之應力值 ...... 25 表 2-4 通道內各方向之應力對 n、P 型電晶體效能之影響 ........................... 26 表 2-5 Hitachi 於 LMC 技術與製造 CMOS 結構時沉積氮化矽層之條件 ...... 27 表 3-1 模擬分析之結構與材料參數表 .............................................................. 50 表 3-2 實驗模型重要尺寸參數表 ...................................................................... 53 . v.

(8) 圖目錄圖 2-1 晶片整合趨勢示意圖 ................................................................................ 3 圖 2-2 國際半導體技術藍圖於國際電子元件會議上所提出之各個技術節點其最小元件通道長度及特徵尺寸之回顧與預測 .................................... 4 圖 2-3 MOS 電容器示意圖 .................................................................................. 5 圖 2-4 簡易 nMOSFET 結構剖面圖 .................................................................... 6 圖 2-5 理想增強型 nMOSFET 之輸出特性曲線圖 ............................................ 7 圖 2-6 增強型 nMOSFET 於V. V 時，不同汲極電壓之通道狀態示意圖 .. 9 . 圖 2-7 實際增強型 nMOSFET 之輸出特性曲線 .............................................. 10 圖 2-8 增強型 nMOSFET 操作於線性區之轉移特性 ID-VG 圖以及轉移電導 gm-VG 圖 ................................................................................................... 12 圖 2-9 增強型 nMOSFET 操作於飽和區之轉移特性 I. -VG 圖................. 12 . 圖 2-10 常見氧化層材料之介電常數-能隙圖 .................................................. 14 圖 2-11 電子之隨機熱運動路徑示意圖：(a) 無外加電場；(b) 有外加電場 .................................................................................................................. 15 圖 2-12 (a) 為尚未施加應力之狀態；(b) 與 (c) 分別施加了拉伸應力 (Tensile stress) 與壓縮應力 (Compressive stress)；(d) 則表示了剪應力之作用方式 .................................................................................... 17 圖 2-13 (a) 為正交應變示意圖，實線為尚未外加應力之情形，當施予一拉應力 F 後，物體產生∆L之縱向拉伸應變，以及∆D之橫向壓縮應變；(b) 為剪應變示意圖，實線為未受應力作用之狀態，經一橫向作用力 F 作用後，物體產生橫向形變δ如虛線所示 ......................... 18 圖 2-14 延性材料之應力-應變曲線圖 .............................................................. 20 圖 2-15 實際金屬材料之應力-應變曲線圖 ...................................................... 20 vi.

(9) 圖 2-16 Charles S. Smith 於壓阻效應實驗中施予之應力示意圖.................... 22 圖 2-17 Intel 於 N 型電晶體上方沉積之具拉伸應力氮化矽薄膜 .................. 26 圖 2-18 兩種 LMC 技術之製程流程，製程 (a) 使用電漿增強型化學氣相沉積法成長了一層具壓縮應力之氮化矽薄膜，製程 (b) 使用熱化學氣相沉積法成長了一層具拉伸應力之氮化矽薄膜............................ 28 圖 2-19 利用圖 2-18 (a) 製程所沉積而得之氮化矽薄膜之橫切面穿透式電子顯微鏡影像 ............................................................................................ 29 圖 2-20 NEC Group 所做之電晶體剖面掃描式電子顯微鏡影像 ................... 30 圖 2-21 利用 ANSYS 有限元素分析軟體所建之結構與邊界條件 ................ 31 圖 2-22 利用 ANSYS 有限元素分析軟體所計算而得之應力分佈，其中氮化矽薄膜為-300 MPa，閘極長度為 90 nm，且圖中之應變大小為乘以 1000 後之值 ........................................................................................... 32 圖 2-23 各應力值之氮化矽薄膜對不同通道長度下所施予之通道應變變化圖 .................................................................................................................. 32 圖 2-24 短通道 N 型電晶體與 P 型電晶體效能對氮化矽內應力之變化 ...... 33 圖 2-25 氮化矽薄膜應力對通道區域造成之影響示意圖................................ 33 圖 2-26 不同氮化矽薄膜厚度對通道應力之影響............................................ 34 圖 2-27 矽鍺異質通道結構示意圖 .................................................................... 35 圖 2-28 矽通道與矽鍺通道之能帶分裂示意圖 ................................................ 36 圖 2-29 矽通道與矽鍺通道之價電帶能帶比較圖............................................ 36 圖 2-30 具矽鍺通道結構之 (a) P 型電晶體與 (b) N 型電晶體通道區域能帶示意圖 .................................................................................................... 37 圖 2-31 傳統矽通道與具矽鍺通道結構之 N/P 型電晶體 ID-VD 特性曲線 ... 38 圖 2-32 傳統矽通道與具矽鍺通道結構之 N/P 型電晶體 ID-VG 特性曲線 ... 38 圖 2-33 電場對長通道電晶體之 (a) 電洞與 (b) 電子遷移率關係圖 .......... 39 vii.

(10) 圖 2-34 驅動電流對通道長度關係曲線圖 ........................................................ 39 圖 3-1 ANSYS 常見有限元素類型示意圖 ........................................................ 41 圖 3-2 有限元素法求解流程圖 .......................................................................... 42 圖 3-3 二維與三維之桁架元素 .......................................................................... 43 圖 3-4 二維與三維之樑元素 .............................................................................. 44 圖 3-5 二維與三維之平面元素 .......................................................................... 44 圖 3-6 三維之殼元素 .......................................................................................... 45 圖 3-7 實心元素 .................................................................................................. 46 圖 3-8 (a) 為三維薄板結構示意圖，經平面應力條件簡化後可視為二維結構如 (b) ....................................................................................................... 47 圖 3-9 (a) 為三維薄板結構示意圖，經平面應力條件簡化後可視為二維結構如 (b) ....................................................................................................... 48 圖 3-10 模擬分析流程圖 .................................................................................... 49 圖 3-11 固定 Poly-to-Poly 長度並對偽閘極陣列數量進行調變示意圖 ......... 52 圖 3-12 固定偽閘極陣列數量並對 Poly-to-Poly 長度進行調變示意圖 ......... 52 圖 3-13 具雙重應力源結構之電晶體結構佈局圖............................................ 53 圖 3-14 四分之一結構對稱之具雙重應力源結構電晶體模型........................ 54 圖 3-15 具雙重應力源與偽閘極陣列結構之電晶體結構佈局圖.................... 54 圖 3-16 四分之一結構對稱之具雙重應力源與偽閘極陣列結構電晶體模型 55 圖 3-17 本實驗模型之邊界條件示意圖 ............................................................ 57 圖 4-1 具矽鍺通道結構之電晶體於不同鍺濃度下閘極寬度對通道內部應力之影響 ...................................................................................................... 59 圖 4-2 文獻中具矽鍺通道結構之電晶體於不同鍺濃度下閘極寬度對通道內部應力之影響 .......................................................................................... 59 . viii.

(11) 圖 4-3 具矽鍺通道結構結合接觸蝕刻停止層應力源之電晶體於不同鍺濃度下閘極寬度對通道內部應力之影響 ...................................................... 61 圖 4-4 文獻中具矽鍺通道結構結合接觸蝕刻停止層應力源之電晶體於不同鍺濃度下閘極寬度對通道內部應力之影響 .......................................... 61 圖 4-5 不同偽閘極陣列數量於閘極寬度對通道應力之影響.......................... 63 圖 4-6 不同偽閘極陣列數量於閘極寬度對載子遷移率改變比率之影響...... 63 圖 4-7 不同偽閘極陣列間 Poly-to-Poly 距離於閘極寬度對通道應力之影響64 圖 4-8 不同偽閘極陣列間 Poly-to-Poly 距離於閘極寬度對載子遷移率改變比率之影響 .................................................................................................. 65 . ix.

(12) 第一章. 緒論. 1.1 前言隨著科技不斷演進，電晶體製造技術飛快地進步，儼然已成為現代電子產品之命脈，其優點不外乎為體積小、省電、高可靠度，以及價格便宜等。然而，現今積體電路製造技術由於物理結構之限制，其尺寸已微縮至極限，科學家們為了突破這個瓶頸而開始從材料特性的角度開始著手研究，其中，應變工程即為當今最熱門的研究之一。 . 1.2 金氧半場效電晶體及應變矽工程技術電晶體效能之優劣對於積體電路影響甚鉅，是故科學家們對於元件特性與製程方式之研究趨之若鶩；電晶體之性能良莠常依其開路特性做為指標，說直白一些，就是希望能提升其飽和汲極電流，而觀察電晶體飽和汲極電流之公式可知，欲提升其值有幾種方法，不外乎是較為直觀地縮短通道長度、提高氧化層電容值，以及增加載子遷移率等，而基於上述，更可進一步延伸出如 HKMG 技術與應變工程技術等較為先進的方法，而本論文之重心即在應用應變工程技術來提升元件性能，其理論將於第二章詳述，而實驗之流程與結果將於第三章與第四章作完整的呈現。 . 1.3 實驗方向本論文於實驗初期先對已發表之期刊論文進行模擬方法之驗證，以提升本實驗之可靠度，接著開始探討具矽鍺通道結構結合接觸蝕刻停止層應力源之 N 型偽閘極陣列電晶體，於不同閘極寬度下進行結構上之調變，並分為兩組，一為固定偽閘極間 Poly-to-Poly 的距離並對偽閘極陣列數量進行調變， 1 .

(13) 另一為固定偽閘極陣列數量並對偽閘極陣列間 Poly-to-Poly 的距離進行調變，最後再藉由壓阻效應之應用，對其載子遷移率之變化進行探討。 . 2.

(14) 第二章. 文獻探討. 隨著科技的進步，人們的生活型態不斷地在改變，演進至今 3C (Computer, Communication, Consumer Electronic) 產品對人類來說已是密不可分，而此類電子產品之所以能持續地進步，變得更輕薄短小、處理速度更快，乃是拜積體電路 (Integrated Circuit, IC) 技術飛快地演進所賜，圖 2-1 為工研院所提出之晶片整合趨勢示意圖[1]，描述了積體電路於晶片上是如何整合與微縮。積體電路是由電晶體 (Transistor)、二極體、電阻器、電容器等電路元件所組成，而其中最關鍵的技術，取決於電晶體的設計架構與尺寸，接著，本章節將會從學術性的角度，探討電晶體相關之研究文獻，進而設計一連串實驗以增進電晶體效能。. 圖 2-1. 晶片整合趨勢示意圖[1]. 3.

(15) 2.1. 金氧半場效電晶體 (Metal-Oxide-Semiconductor Field-Effect. Transistor, MOSFET) 2.1.1. 背景. 當奈米科技逐漸發展純熟，電晶體的尺寸不斷微縮，我們可以顯著地縮小積體電路的體積並降低其功耗，不僅能提升效能更可以節省成本，因此已經有許多的研究朝這方面積極探討。半導體業大廠英特爾 (Intel) 創辦人高登．摩爾 (Gordon Moore) 於 1965 年提出了著名的摩爾定律 (Moore’s law)，並於 1975 年提出修正，其指出每經過 24 個月，單位積體電路上的電晶體數目將會倍增[1]，這意味著每經過一個週期，電晶體的特徵尺寸將會縮小為原來的 0.7 倍，而半導體工業之演進亦遵循此定律三十年之久。圖 2-2 為國際半導體技術藍圖 (International Technology Roadmap for Semiconductors, ITRS) 於國際電子元件會議 (IEDM) 上所提出之各個技術節點其最小元件通道長度及特徵尺寸之回顧與預測[2]，從圖上可看出自 1970 年代起，電晶體特徵尺寸遵循著摩爾定律，從 10 μm 微縮至 100 nm 以下。. 圖 2-2. 國際半導體技術藍圖於國際電子元件會議上所提出之各個技術節點其最小元件通道長度及特徵尺寸之回顧與預測[3] 4.

(16) 2.1.2. 基本結構. MOSFET 之核心架構為 MOS 電容器，如圖 2-3 所示，其底部是基板 (Substrate)，一般用半導體材料諸如矽 (Si) 或鍺 (Ge) 作為整顆 MOS 電容器的襯底；接著利用熱氧化 (Thermal oxidation) 的方式於基板上方形成一層薄薄的氧化層 (Oxide layer)，或稱閘極介電層 (Gate dielectric)，其品質的良莠決定整顆電晶體的良率及表現，而氧化方式主要可分為速度較慢但緻密性較高的乾氧化，以及速度較快但緻密性較低的濕氧化，前者是於反應爐內通氧氣 (O2) 進行反應，後者則是通以水蒸氣 (H2O)，值得注意的是，兩者都需於高溫的條件下進行反應，而業界現階段較常採用的氧化方式為所謂的乾 -濕-乾氧化法 (Dry-wet-dry oxidation)，這樣不僅能夠提高氧化層介面品質，亦有一定的氧化速率；最後，再於頂端沉積作為閘極 (Gate) 之金屬結構，在早期常使用鋁 (Al)，而近代則被重摻雜的多晶矽 (n+/p+ Poly-Si) 所取代 [4]；如此一來便完成了 MOS 電容器的結構。. 圖 2-3. MOS 電容器示意圖. 5.

(17) MOSFET 之結構是以 MOS 電容器為基礎，於閘極左右兩邊利用離子佈植的方式重摻雜雜質以形成源極 (Source)、汲極 (Drain)，一般來說會將 MOSFET 依其運作方式分成 N 型 MOSFET (n-type MOSEFT, nMOSFET) 及 P 型 MOSFET (p-type MOSEFT, pMOSFET)，兩者結構上主要差別在於基板、源汲極以及閘極多晶矽摻雜之雜質不同，其中 nMOSFET 之基板為摻雜三價元素如硼 (B) 之 P 型基板，源汲極和閘極多晶矽則是以離子佈植的方式植入五價元素，重摻雜成 n+半導體，如圖 2-4 為簡易 nMOSFET 結構剖面圖 [5]，而 pMOSFET 之基板為摻雜五價元素如磷 (P) 之 N 型基板，源汲極和閘極多晶矽則一樣是以離子佈植的方式植入三價元素，重摻雜成 p+半導體。. 圖 2-4. 簡易 nMOSFET 結構剖面圖. 6.

(18) 2.1.3. 工作原理、輸出特性與轉移特性. 電晶體在積體電路內會如此重要乃是因其具有開關特性，在此以增強型 nMOSFET 為例，當在閘極施予一電壓 (VG)，可依該閘極電壓與電晶體臨界電壓 (Threshold voltage, VT) 之關係進行探討如下： (1) VG > VT ，基板之少數載子 (電子) 將會於靠近閘極氧化層處聚積並反轉形成通道，使得源極與汲極導通，即打開開關。 (2) VG ≤ VT，因閘極電壓未達反轉所需之最低電壓，通道無法形成，源極與汲極不導通，電晶體是為斷路。一般在設計增強型 nMOSFET 時會將源極與基極接地，此時汲極電流 (ID) 和汲極電壓 (VD) 為電晶體輸出特性 (Output characteristics) 之重要指標，而將之繪製成特性曲線圖後，主要可分為截止區、線性區以及飽和區，如圖 2-5[6]所示，並討論如下：. 圖 2-5. 理想增強型 nMOSFET 之輸出特性曲線圖 7.

(19) (1) 截止區 (Cut-off region) 當閘極電壓未達臨界電壓時，基板少數載子無法反轉形成通道，故於此時不論施予多大的汲極電壓，量測出之汲極電流皆為零，也就是說截止區之輸出特性曲線可視為與 VDS 軸重疊。 (2) 線性區 (Linear region) 又稱歐姆區 (Ohmic region) 接下來探討的線性區與飽和區皆在閘極電壓大於臨界電壓，即通道形成的前提下進行討論。首先將一微小正電壓施加於汲極，通道電子開始流動，接著持續增加汲極電壓，即可量得汲極電壓與汲極電流有一近似線性關係，是為線性區，其關係式如下： ID = μn Cox. W VD2 [(VG − VT )VD − ] L 2. (2.1). 其中，ID為汲極電流，μn 為電子遷移率 (Electron mobility)，Cox 為單位面積閘極介電層電容值，W為電晶體通道寬度，L為電晶體通道長度。 (3) 飽和區 (Saturation region) 隨著汲極電壓持續增加，汲極端電場愈發增強，使得通道靠近汲極一側發生夾止現象 (Pinch-off)，此時之汲極電壓值稱為飽和汲極電壓 (VDsat)，且即便汲極電壓繼續增加，汲極電流也會呈一定值，即為飽和汲極電流 (IDsat)，可參考下式： IDsat =. 1 W μn Cox (VG − VT )2 2 L. (2.2). 並參考圖 2-6 所示之增強型 nMOSFET 於不同汲極電壓下之通道狀態示意圖[7]。. 8.

(20) (a). (b). (c) 圖 2-6. 增強型 nMOSFET 於VG > VT 時，不同汲極電壓之通道狀態示意. 圖，當 (a) VD 較小，特性曲線會操作於線性區，通道完整 (b) VD = VDsat，特性曲線剛進入飽和區，通道開始夾止 (c) VD > VDsat，汲極電流飽和，通道依舊夾止且隨 VD 增加而愈發嚴重 9.

(21) 而值得注意的是，當施予之閘極電壓大小不同，也會有不同的飽和汲極電壓及飽和汲極電流，圖 2-7 為一實際增強型 nMOSFET 之輸出特性曲線 [8]，其中黑色線為電晶體操作在線性區，紅色線則是操作於飽和區。. 圖 2-7. 實際增強型 nMOSFET 之輸出特性曲線[8]. 為了方便觀察與估算電晶體效能，進行量測時會於汲極施予一固定電壓，繪製轉移特性 (Transfer characteristics) ID-VG 圖以及轉移電導 (Transconductance) gm-VG 圖，以下將線性區與飽和區分開來探討： (1) 由於電晶體操作於線性區時有著較小的汲極電壓，故可將 2.1 式簡化成： ID = μn Cox. W L. (VG − VT )VD , when VD ≪ (VG − VT ). (2.3). 由上式 ID 與 VG 之關係可看出轉移特性圖應為一斜直線，但是實際量測出來卻顯示閘極電壓在較小或較大的情況下將有所誤差，如圖 2-8 上方所示，虛線為理想之轉移特性圖，實線則為實際情形，可以看的出來在閘極電壓尚未超越臨界電壓前，汲極端即有微量電流產生，稱為次臨界電流 (Subthreshold current)，其原因為通道呈現弱反轉時所展現之次臨界特性， 10.

(22) 且由於通道尚未正式形成，此時之汲極電流為擴散電流所主導；而當閘極電壓持續增加，汲極電流增加之趨勢卻逐漸減緩，則是因為閘極對通道內之電子吸引力越發增強，以至於電子與基板-氧化層介面碰撞機率增加，使得電子遷移率變小，連帶影響到汲極電流變小。接著由 2.3 式可得轉移電導 gm 如下： gm ≡. ∂ID W = μn Cox VD ∂VG L. (2.4). 轉移電導常被用來作為電晶體之增益，並且由其定義可知轉移電導 gm-VG 圖是將轉移特性 ID-VG 圖各點之斜率對應閘極電壓所繪製而成，如圖 2-8 下方所示[4]。 (2) 當電晶體操作於飽和區時，飽和汲極電流與閘極電壓呈平方關係如 2.2 式，故將√IDsat對 VG 作圖應為一斜直線，如圖 2-9 所示。值得注意的是，對長通道電晶體而言，操作於線性區之臨界電壓 VT,line 應與操作於飽和區之臨界電壓 VT,sat 相近，但在短通道的條件下，VT,sat 通常會小於 VT,lin，其原因為受到短通道效應內的 DIBL 效應所影響。. 11.

(23) 圖 2-8. 增強型 nMOSFET 操作於線性區之轉移特性 ID-VG 圖以及轉移電導 gm-VG 圖. 圖 2-9. 增強型 nMOSFET 操作於飽和區之轉移特性√IDsat-VG 圖 12.

(24) 2.1.4. 電晶體性能. 一般來說，在討論電晶體性能的時候會以飽和汲極電流作為一個指標，意即如果飽和汲極電流越大，電晶體開關特性會越優秀，可以由上一段的 2.2 式推得以下幾種方法： (1) 縮短電晶體通道長度：微縮通道長度不僅能使相同面積之晶圓容納更多的電晶體，更能有效降低通道電阻，進而提升電晶體之飽和汲極電流，但值得一提的是，在長通道的情況下改善效果較為明顯，假如通道長度小至奈米等級時，會產生短通道效應 (Short-channel effect)，包含了與輸出特性有關的通道長度調變效應、載子速度飽和，以及與元件漏電流有關的臨界電壓下滑、汲極引起的能障下降 (Drain-Induced Barrier Lowering, DIBL) 、貫穿現象，還有與元件可靠度有關的熱載子效應、閘極氧化層崩潰、閉鎖現象與負偏壓溫度效應 (Negative-Bias Temperature Instability, NBTI) 等等，皆為先進半導體製程極需克服的議題[4]。 (2) 增加電晶體通道寬度：寬度增加即會有更多的載子來導通電流，但亦會使反轉層電荷不易產生，且增加電晶體面積有違增加元件積集度的原則，故除在特性匹配時鮮少使用。 (3) 增加 (VG − VT)：須注意當 VG 過大時，閘極氧化層容易被貫穿損壞，且亦會增加閘極漏電流。 (4) 增加氧化層電容值：增加氧化層電容值可透過兩種方法，一種是從尺寸下手，縮減氧化層厚度，但是過薄的話容易形成漏電流；另一種則是將氧化層材料從傳統的二氧化矽替換成如氧化鉿 (HfO2) [9]、氧化鋯 (ZrO2) [10]等高介電質 (High13.

(25) k) 材料，為現今業界常用的方法，圖 2-10 為常見氧化層材料之介電常數 -能隙圖[11]。. 圖 2-10 常見氧化層材料之介電常數-能隙圖[11]. (5) 提升載子遷移率：透過應變工程提升載子遷移率，而此方法即為本研究所探討之重點，詳細原理見下節。. 2.1.5. 載子遷移率. 假設有一濃度均勻且動態平衡之半導體材料，其載子運動方式會呈隨機熱運動 (Random thermal motion)，即載子會帶熱擾動速度，但因為運動方向隨機，平均速度為零；而當有一電場 E 施加在該材料時，載子受到qE之力加速，此由電場加速所獲得之速度稱為飄移速度 (Drift velocity, Vn/p)。綜合上述，可稱載子之運動方式為隨機熱運動結合飄移運動，如圖 2-11 為一電子 14.

(26) 之運動方式示意圖，其中 (a) 為無外加電場的情況，電子做隨機熱運動，(b) 為外加一電場 E 之情況，電子除了熱擾動速度外，多擁有了一個與電場方向相反的飄移速度，而電洞之運動方向則與電場同向。. (a). (b). 圖 2-11 電子之隨機熱運動路徑示意圖：(a) 無外加電場；(b) 有外加電場. 接著，由於平均熱擾動速度為零，載子於平均自由時間 (Mean free time) 所獲之動量等於電場施予載子之動量，可以列式如下： P = qEτc = m∗ vn/p. (2.5). 其中，P 為動量，q 為基本電荷量，τc 為平均自由時間，m*為載子有效質量，並進一步定義出載子遷移率μ為： μ=. qτc m. (2.6). 由 2.6 式可知，載子遷移率會受到載子有效質量和平均自由時間所影響，換句話說，欲提升載子遷移率可由降低載子有效質量或減少散射率這兩個方向進行探討[4][12]。. 15.

(27) 2.2. 應變工程技術. 2.2.1. 應力與應變. 應力 (Stress) 為材料於單位面積下所受之外力，依施力方向可分為與受力面垂直之正交應力，以及與受力面平行之剪應力，如下兩式所示： ∆F ∆A⊥ →0 ∆A ⊥ ∆F τ = lim ∆A// →0 ∆A //. (2.7). σ = lim. (2.8). 其中，σ為正交應力，τ為剪應力，∆P為所受之外力，∆A⊥為與受力方向垂直之平面，∆A//為與受力方向平行之平面，圖 2-12 為應力作用之示意圖。當材料受到外界施予之應力時，將產生形體變化，稱之為應變 (Strain)，而應變又可分為正交應變與剪應變，其定義如下： ∆L L→0 L δ γ = lim L→0 L. (2.9). ε = lim. (2.10). 其中，ε為正交應變，γ為剪應變，L、∆L、δ則表示於圖 2-13 (b) [13]。. 16.

(28) (a). (b). (c). (d). 圖 2-12 (a) 為尚未施加應力之狀態；(b) 與 (c) 分別施加了拉伸應力 (Tensile stress) 與壓縮應力 (Compressive stress)；(d) 則表示了剪應力之作用方式. 17.

(29) (a). (b) 圖 2-13 (a) 為正交應變示意圖，實線為尚未外加應力之情形，當施予一拉應力 F 後，物體產生∆L之縱向拉伸應變，以及∆D之橫向壓縮應變；(b) 為剪應變示意圖，實線為未受應力作用之狀態，經一橫向作用力 F 作用後，物體產生橫向形變δ如虛線所示 18.

(30) 一般於工程上習慣藉由拉伸試驗 (Tension tests) 之機械性質測試探討應力與應變的關係，可以將其結果繪製成應力 -應變曲線圖 (Stress-strain diagram)，如圖 2-14 為一延性材料之應力-應變曲線圖，其縱軸為應力，橫軸為應變，且可於圖中觀察到幾個重要的應力值與現象，分別為： (1) 比例限 (Proportional limit) 與彈性區 (Elastic region)：在材料受應力而產生應變之初期，兩者呈線性關係，稱為彈性區，換句話說，此時的應力-應變關係遵守虎克定律 (Hook’s law)，而比例限即為遵守此線性關係之極限。此外，定義圖中彈性區之斜率為彈性係數 E (Elastic constants)，或稱楊氏模數 (Young’s modulus)，如下式： E=. σ ε. (2.11). 由此可知，當一材料之彈性係數越大，其越不易變形。 (2) 降伏點 (Yielding point) 與完全塑形 (Perfect plasticity)：當應力超越比例限之後，應力-應變將不再呈正比關係，且即使移除應力材料之形變亦無法復原，此時若繼續增加應力，則會發現材料進入一種 “即使不增加應力，應變也會劇烈變動” 的狀態，而開始進入此狀態之應力，稱為降伏點，且將下降伏之應力取平均值，即為降伏應力 (Yielding Stress)。而完全塑形則是指當材料所受應力超過降伏點後維持在降伏應力，其應變仍會持續增加之情況。 (3) 應變硬化 (Strain hardening) 、極限強度 (Ultimate strength) 與頸縮 (Necking)：當應力維持在降伏應力直到材料變形到一定程度後，材料之應變將繼續隨應力增加而遞增，只是其應力-應變圖之斜率會逐漸變小，亦即欲達到相同應變所需之應力越來越小，此現象稱為應變硬化。而當斜率小至零時所對應之應力值稱為材料的極限強度，即材料所能承受之最大應力。最 19.

(31) 後，當材料所受應力超過極限強度後，其應力會開始下降，且應變將顯著增加直至材料斷裂，此一現象稱為頸縮[14]。圖 2-15 為一實際金屬材料之應力-應變曲線圖，可看出其降伏點、極限強度、以及各個區域之特性表現。. 圖 2-14 延性材料之應力-應變曲線圖. 圖 2-15 實際金屬材料之應力-應變曲線圖[15] 20.

(32) 接下來討論正交應力所造成之應變。已知當材料受到應力時會產生應變，如圖 2-12 (b) 為一縱向 (Longitudinal) 單軸拉伸應力作用於材料之示意圖，可明顯看出材料於縱向產生拉伸應變，並於與施力方向垂直之橫向 (Transverse) 產生壓縮應變，而圖 2-12 (c) 則為一縱向單軸壓縮應力作用於材料上，並產生縱向壓縮應變及橫向拉伸應變，此一現象可由蒲松比 (Poisson's ratio) 來進行描述。蒲松比被定義為橫向應變與縱向應變的比值，圖 2-13 (a) 為材料受一縱向拉伸應力之簡圖，並可將蒲松比ν列式如下： ∆D εTransverse ν= =− D ∆L εLongitudinal L 其中∆D、D、∆L、L分別標示於圖 2-13 (a)。. (2.12). 進一步解釋 2.12 式，一般將與應力作用方向同向之應變稱為縱向應變，是為正值，與應力作用方向垂直之應變則稱為橫向應變，是為負值，而為了使蒲松比常為正，故於計算時會加上一負號。然而，材料之物理特性並不全然如此理想，而是可細分為等向性 (Isotropic)、非等向性 (Anisotropic)，以及均質 (Homogeneous)、非均質 (Heterogeneous)。等向性材料指材料內部各個方向之性質與強度皆相同，非等向性材料反之，如一般多晶材料其個別晶粒為非等向性，但巨觀來看，一般機械實驗所使用之多晶試片可視為等向性材料，而從公式的角度來解釋，可說當一材料之楊氏模數及蒲松比與方向無關時，即為等向性材料；均質材料則是指材料內部各位置之組成成份與晶格結構皆相同，如銅、鎢等金屬材料即為此例，而非均質則反之。一般進行工程問題模擬會將材料視為等向性且均質之材料來做分析，可以簡化運算之耗時。. 21.

(33) 2.2.2. 壓阻效應 (Piezoresistance effect). 當一材料受到機械應力作用時，其阻抗將產生變化，此現象稱為壓阻效應。壓阻效應最初是 Lord Kelvin 於 1856 年所發現，他的研究指出於金屬施加機械應力會使其阻抗發生改變[16]，而進一步於半導體材料上深入探討壓阻效應之學者則是 Charles S. Smith，其於 1954 年所發表之研究詳盡地描述於 N/P 型矽、鍺材料施予單軸應力後所產生之電阻率變異，並將其整理成一系列的壓阻係數表，此即為壓阻效應應用於應變工程之濫觴，圖 2-16 為 Smith 於實驗中所施加之應力示意圖，其中標示了材料之晶向 (Crystallographic orientation) 及其電偶結構 (Electrode structure)，並將 A、C 組與 B、D 組分別設計為縱向與橫向等對照組[17]。. 圖 2-16 Charles S. Smith 於壓阻效應實驗中施予之應力示意圖[17]. 22.

(34) 藉由實驗可得知半導體材料於各種條件，如不同摻雜濃度、不同晶向、不同負載電流方向等之壓阻係數，而為了有效推估並量化施加於電晶體通道的機械應力對載子遷移率所造成之影響，可利用電阻率與應力之關係式 [12][18][19]推算，如下式： −. ∆ρ ∆μ = ≈ |π║ σ║ + π⊥ σ⊥ | ρ μ. (2.13). 其中，║與⊥分別為平行 (Parallel) 與垂直 (Transverse) 電晶體電流平面之 ∆ρ. ∆μ. ρ. μ. 方向，為通道材料電阻率之變化比率，為通道材料載子遷移率之變化比率，σ║ 與σ⊥ 分別為施加於通道之縱向 (Longitudinal) 與橫向 (Transverse) 應力，π║與π⊥則是通道材料之縱向與橫向壓阻係數，其單位為 Pa-1，且可由三個基本方向之壓阻係數π11、π12、π44組合表示[17]，表 2-1 整理出了一組 N 型與 P 型矽晶圓之壓阻係數，可暸解電流在 <100> 與 <110> 方向流動，其所測得之壓阻係數截然不同。. 表 2-1. N/P 型矽於不同電流方向之壓阻係數，單位為 10-12 cm2 dyne-1[18]. 23.

(35) 2.3. 接觸蝕刻停止層與矽鍺通道結構由上節敘述可知局部應變矽工程能有效提升元件性能，但由於單一應力. 源結構已無法滿足現今半導體產業之需求，故藉由多重應力源結構來增加施予通道之應力儼然成為一種趨勢；此節除了延續局部應變矽工程，深入探討由接觸蝕刻停止層作為通道應力源之相關研究以外，同時對加上矽鍺通道結構之複合效應進行說明。 2.3.1. 具接觸蝕刻停止層應力源之結構. 積體電路後段製程 (Back End of Line, BEOL) 中會在電晶體上方沉積一層磷矽玻璃 (PSG) 用以捕捉鹼金屬離子，而研究發現，磷離子容易擴散至電晶體主動區，故常會在沉積磷矽玻璃前先沉積一層氮化矽 (Si3N4) 薄膜，用以避免磷擴散，又因氮化矽為一質地非常堅硬之材料，亦可作為通孔 (Contact) 蝕刻製程之停止層 (Stop layer)，綜合上述原因，此氮化矽薄膜遂得名接觸蝕刻停止層[4]。而隨著製程技術以及應變矽工程之進步，學界與業界皆開始研究此層氮化矽薄膜對通道機械性質之影響，透過不同的沉積方式，氮化矽薄膜將會產生拉伸或壓縮應力，進而對通道施予單軸向應力，表 2-2 整理出了使用低壓化學氣相沉積 (Low Pressure Chemical Vapor Deposition, LPCVD) 以及電漿增強型化學氣相沉積 (Plasma Enhanced Chemical Vapor Deposition, PECVD) 之操作環境與薄膜特性，可知使用低壓化學氣相沉積所形成之氮化矽薄膜將帶有一大於 1010 dyne/cm2 之拉伸應力，而使用電漿增強型化學氣相沉積所得之薄膜應力會藉於 2×109 dyne/cm2 的拉伸應力至 5×109 dyne/cm2 的壓縮應力範圍之內[20]；此外，NEC Group 亦有對電漿增強型化學氣相沉積所成長之氮化矽薄膜進行探討，指出於製程中通以不同氣流比之 SiH4、N2、He，並調控電漿功率、沉積壓力等變因即可得到具拉伸或壓縮應力之氮化矽薄膜，如表 2-3 所示[21]。 24.

(36) 表 2-2. 利用 LPCVD 與 PECVD 成長氮化矽薄膜之操作環境與特性[20] 特性. LPCVD. PECVD. 沉積溫度 (℃). 650~800. 300~400. 操作壓力 (Torr). 1~0.1. 1~5. 成份. Si3N4. SiNx:H. 密度 (g/cm3). 2.8~3.1. 2.3~3.2. 折射率. 2.0. 1.9~2.1. 6~7. 6~9. > +1010. +2×109 ~ -5×109. 介電常數 2. 應力 (dyne/cm ). 表 2-3. 於不同沉積條件下使用 PECVD 成長氮化矽薄膜所得之應力值[21]. 近年來學界與業界對控制沉積於電晶體上方之氮化矽薄膜已有長足的研究。圖 2-17 為 Intel 於其 90 奈米技術節點製程中，覆蓋於 N 型電晶體上方之具拉伸應力氮化矽薄膜穿透式電子顯微鏡 (Transmission Electron Microscope, TEM) 圖，並且經實驗得知，當電晶體通道方向為 <110> 時，通道內各方向之應力分別對 n、P 型電晶體效能之影響，其結果整理如表 23，故可知於 N 型電晶體上方沉積具有拉伸應力之氮化矽薄膜較能提升元件表現[18][19][22]，而於 P 型電晶體上方沉積具有壓縮應力之氮化矽薄膜方可提升其性能。 25.

(37) 圖 2-17 Intel 於 N 型電晶體上方沉積之具拉伸應力氮化矽薄膜[19]. 表 2-4. 通道內各方向之應力對 n、P 型電晶體效能之影響[19]. 26.

(38) 不同於 Intel 與 TSMC[23]所使用的製程致應力技術，Hitachi 於其 70 奈米技術節點中，除了用電漿增強型化學氣相沉積與熱化學氣相沉積分別成長了具有壓縮應力與拉伸應力之氮化矽薄膜之外，更於氮化矽薄膜離子佈植了鍺原子以增強薄膜應力，其局部機械應力控制 (Local Mechanical-stress Control, LMC) 製程之條件及流程見表 2-4 與圖 2-18，而圖 2-19 則是其橫切面穿透式電子顯微鏡影像[24]。. 表 2-5. Hitachi 於 LMC 技術與製造 CMOS 結構時沉積氮化矽層之條件[24]. 27.

(39) (a). (b) 圖 2-18 兩種 LMC 技術之製程流程，製程 (a) 使用電漿增強型化學氣相沉積法成長了一層具壓縮應力之氮化矽薄膜，製程 (b) 使用熱化學氣相沉積法成長了一層具拉伸應力之氮化矽薄膜[24] 28.

(40) 圖 2-19 利用圖 2-18 (a) 製程所沉積而得之氮化矽薄膜之橫切面穿透式電子顯微鏡影像[24]. NEC Group 亦有深入探討氮化矽薄膜對不同長度通道之影響，圖 2-20 為該團隊所做之電晶體剖面掃描式電子顯微鏡影像，上方覆蓋一層由電漿增強型化學氣相沉積法成長之氮化矽薄膜，此外，更利用 ANSYS 有限元素分析軟體模擬計算出元件之應力分佈，如圖 2-21 為模擬所建之結構與邊界條件，圖 2-22 為分析所得之應力之分佈；其研究結果指出，當通道長度不同時，氮化矽薄膜對於通道所施予之應變亦有顯著的不同，甚至會產生應變反轉，如圖 2-23 為各應力值之氮化矽薄膜對不同通道長度下所施予之通道應變變化圖，且藉由實驗得知，對 N 型電晶體而言，氮化矽薄膜給予通道拉伸應力時驅動電流將會增加，對 P 型電晶體則相反，且效果並不明顯，如圖 2-24 分 29.

(41) 別為短通道 N 型電晶體與 P 型電晶體效能對氮化矽內應力之變化，最後，可將一重點表示如圖 2-25，當覆蓋具壓縮應力之氮化矽薄膜於電晶體上方時，若為長通道電晶體，將會對通道區域造成一拉伸應變，提升電子載子遷移率，若為短通道電晶體，將會對通道區域造成一壓縮應變，降低電子載子遷移率。. 圖 2-20 NEC Group 所做之電晶體剖面掃描式電子顯微鏡影像[25]. 30.

(42) 圖 2-21 利用 ANSYS 有限元素分析軟體所建之結構與邊界條件[25]. 31.

(43) 圖 2-22 利用 ANSYS 有限元素分析軟體所計算而得之應力分佈，其中氮化矽薄膜為-300 MPa，閘極長度為 90 nm，且圖中之應變大小為乘以 1000 後之值[25]. 圖 2-23 各應力值之氮化矽薄膜對不同通道長度下所施予之通道應變變化圖 [25] 32.

(44) 圖 2-24 短通道 N 型電晶體與 P 型電晶體效能對氮化矽內應力之變化[25]. 圖 2-25 氮化矽薄膜應力對通道區域造成之影響示意圖[25]. 此外，亦有研究是針對沉積不同厚度氮化矽薄膜對於通道應力之影響，如圖 2-26 所示，當薄膜厚度越厚，表示有越多的應力源施加於通道，故通道內應力會越大，且會趨於飽和。. 33.

(45) 圖 2-26 不同氮化矽薄膜厚度對通道應力之影響[26]. 2.3.2. 具矽鍺通道之結構. 除了藉由通道以外的結構對通道區域施予應力外，於通道本身進行結構或材料的改變亦能產生應力並改善電晶體效能。文獻指出，將傳統矽通道置換成矽鍺通道將能提升 N 型與 P 型電晶體之效能，圖 2-27 為矽鍺異質通道結構示意圖，此乃因鍺材料之載子遷移率優於矽材料，且由於矽與矽鍺之晶格不匹配，通道區域會產生雙軸壓縮應變，使得通道區域之導電帶與價電帶能帶產生變化；傳統矽通道由於沒有受到應力，六個導電帶能谷 (∆6) 呈簡 34.

(46) 併態，而矽鍺通道受到壓縮應力後，導電帶能谷分裂成平面方向上能量較低的∆4，以及垂直方向上能量較高的∆2，使得能谷間散射率降低，又因電子將優先佔據能量較低之能谷∆4，故具有較小的有效質量，綜合上述，電子遷移率將有所提升，圖 2-28 即為矽通道與矽鍺通道之能帶分裂示意圖；另一方面，當通道未受應力時，價電帶內的輕電洞與重電洞能帶呈簡併態，而矽鍺通道因受壓縮應力致使輕重電洞能帶分離，使得電洞有效質量降低，並進一步減少散射率，改善電洞遷移率，而研究發現，使用矽鍺通道結構之電晶體相較於傳統矽通道，輕重電洞之能量皆有提升的現象，意味著電洞只需獲得較少的能量方能導通，圖 2-29 為矽通道與矽鍺通道之價電帶能帶比較圖，可看出上述提到之能帶分離以及能量的變化[27][28]。. 圖 2-27 矽鍺異質通道結構示意圖[27]. 35.

(47) 圖 2-28 矽通道與矽鍺通道之能帶分裂示意圖[28]. 圖 2-29 矽通道與矽鍺通道之價電帶能帶比較圖[28]. 接著，圖 2-30 為具有矽鍺異質通道之 N/P 型電晶體其通道區域能帶示意圖，由於 P 型電晶體之 Si-Cap 層與 Si0.76Ge0.24 層之能矽差異，導致反轉層中多數電洞聚集在矽鍺層，如圖 2-30 (a) 所示，而圖 2-30 (b) 則顯示出 N 型. 36.

(48) 電晶體反轉層中，多數的電子因 Si-Cap 層較反轉層薄而聚集在 Si0.76Ge0.24 層內[28]。. (a). (b). 圖 2-30 具矽鍺通道結構之 (a) P 型電晶體與 (b) N 型電晶體通道區域能帶示意圖[28]. 電性量測部分，實驗亦分別對傳統矽通道與矽鍺通道繪製出其電晶體 ID-VD 特性曲線、ID-VG 特性曲線，如圖 2-31、圖 2-32 所示，可看出與傳統矽通道相比，矽鍺通道結構於 P 型電晶體上能提升 25%的驅動電流，而 N 型電晶體上則無顯著提升，此乃因長通道電晶體之電洞遷移率於高電場條件下亦有明顯提升，如圖 2-33 (a) 所示；然而，透過圖 2-34 之結果得知，縮短通道長度能使 N 型與 P 型電晶體驅動電流皆提升外，當通道長度縮短至 0.4 μm以下，矽鍺通道相對於傳統矽通道而言更能顯著提升 N 型電晶體之效能。綜合上述，具矽鍺通道結構之電晶體與傳統矽通道相比，不論於 N 型或 P 型電晶體皆有更佳的表現[28]。 37.

(49) 圖 2-31 傳統矽通道與具矽鍺通道結構之 N/P 型電晶體 ID-VD 特性曲線[28]. 圖 2-32 傳統矽通道與具矽鍺通道結構之 N/P 型電晶體 ID-VG 特性曲線[28] 38.

(50) (a). (b). 圖 2-33 電場對長通道電晶體之 (a) 電洞與 (b) 電子遷移率關係圖[28]. (a). (b). 圖 2-34 驅動電流對通道長度關係曲線圖[28] 39.

(51) 第三章. 實驗與研究方法. 由前章所探討之文獻中，可得知應變矽技術應用於半導體材料將有效提升電晶體之開路電流，即增進電晶體效能，而對於機械應力之研究，學界與業界一般會使用有限元素法，可詳細分析模型內部結構之機械性質如應力、應變、溫度之分佈及變化。基於上述，本章節將詳述如何以有限元素法探討接觸蝕刻停止層與矽鍺通道之機械性質對具偽閘極陣列 N 型短通道奈米元件之影響。. 3.1 有限元素分析 3.1.1 前言對於求解工程問題，分析時所使用的方法與過程極其重要，不僅影響結果的正確性，效率也是一大考量點，早期工程問題之分析往往非常繁雜，但由於科技的演進，電腦運算能力越來越強，人們逐漸使用電腦來進行此一繁雜的分析步驟，即所謂電腦輔助工程 (Computer-Aided Engineering, CAE)，其中，電腦輔助工程又包括有限元素法 (Finite Element Method, FEM)、邊界元素法 (Boundary Element Method, BEM)、有限差分法 (Finite Difference Method, FDM) 等，這些方法都有其適用情況，而有限元素法對於求解複雜度較高之工程問題更有優勢，且應用範圍甚廣，從機械領域到電子電機領域都能使用，更能有效整合跨領域之模型分析。有限元素法是數值分析的一種，其原理是將一欲模擬分析之物件分割成不同大小、種類之小區域，再依不同領域需求，搭配必要的工程知識，整合出適用之系統方程式並求解，特點在於將整個物件拆解成離散系統進行計算，雖然解題較為耗時且輸出資料量龐大，但過程簡單明瞭，於線性問題及非線性問題皆適用，非常適合用在分析有限區域之結構。使用軟體求解主要可分成前處理 (Preprocessing)、解題 (Solution) 與後處理 (Postprocessing) 40.

(52) 三個階段，前處理中，首先需設定如圖 3-1 所示之元素單元類型 (Element type) 與元素之參數特性，將於下小節詳述，接著從點、線、面、體依序建立結構模型，將物件網格化，設定各結構之材料參數如楊氏模數、浦松比、熱膨脹係數…等，最後再給定物件初始條件 (Initial condition)、邊界條件 (Boundary condition) 以及負載 (Load)；解題階段則是以線性與非線性之數學方程式進行運算，求得各個離散節點之解；後處理部分則是讀取顯示上階段所計算得出之結果，可依照不同需求用不同方式來表現，如各節點之數據、形變圖、物理性質之分佈圖 (Contour plot) 等。然而，使用有限元素法求解工程問題所得之結果是否與實際情況相符，乃是取決於元素類型、模型之材料特性、網格形狀與細密程度，以及所設之環境條件…等，是故建模以外之設定亦需縝密地設計，圖 3-2 為使用有限元素法求解工程問題之詳細流程圖 [30]。. 圖 3-1. ANSYS 常見有限元素類型示意圖[29] 41.

(53) 圖 3-2. 有限元素法求解流程圖[30]. 42.

(54) 3.1.2 元素單元類型建立模型前選用正確之元素類型對分析結果將有顯著地影響，其因於不同結構下所相對應之元素類型將有著不同的節點形式。常用於分析結構力學之元素類型主要有下列幾種，分別為桁架元素 (Truss elements)、樑元素 (Beam elements)、平面元素 (Plane elements)、板殼元素 (Plate and shell elements) 與實心元素 (Solid elements) 等，分述如下：[29][31] (1) 桁架元素如圖 3-3，其中 i 和 j 為元素節點，二維與三維節點之自由度分別為 x、y 方向與 x、y、z 方向，此元素類型一般常用作模擬分析桿件及桁架系統[29][31]。. 圖 3-3. 二維與三維之桁架元素[31]. (2) 樑元素如圖 3-4，其中 i 和 j 為元素節點，二維節點之自由度為 x、y 和 z 方向之旋轉角θz，意即可承受 x、y 方向之應力以及 z 方向之力矩，三維節點之自由度則為 x、y、z、θx、θ𝑦 、θz等六種方向[31]。. 43.

(55) 圖 3-4. 二維與三維之樑元素[31]. (3) 平面元素如圖 3-5，共包含了平面應變與平面應力兩種元素，其元素外型皆相同，二維節點之自由度為 x、y 方向，而依節點數的不同可分為三個節點、四個節點與六個節點等三種元素。值得一提的是，於模型建立時一般會利用平面應力與平面應變之原理簡化模型，詳述於下小節[31]。. 圖 3-5. 二維與三維之平面元素[29] 44.

(56) (4) 板殼元素一般常用於模擬板殼力學，由於板元素之理論僅能用於模擬彎曲之平板，與在分析板殼結構時能兼顧薄膜應力與彎曲應力之殼元素相比較不泛用，故於 ANSYS 軟體內僅提供殼元素供選用。而殼元素之三維節點自由度為 x、y、z、θx、θ𝑦 、θz等六種方向，如圖 3-6 所示[29][31]。. 圖 3-6. 三維之殼元素[29]. (5) 實心元素之性質與平面元素相似，差異在於其節點自由度皆為三維的 x、 y 、 z 方向，而依其結構形狀可分為四面體 (Tetrahedra) 、六面體 (Hexahedra) 以及不規則形狀的四個節點、八個節點、十個節點與二十個節點的元素，如圖 3-7 所示[31]。. 45.

(57) 圖 3-7. 實心元素[29]. 本實驗會使用到之元素類型分別有二維的平面元素以及三維的實心元素，平面元素將選用節點自由度為 x、y 方向，具有四個節點之 PLANE 42，由於其應力與應變之變化皆呈線性關係，故又稱雙線性元素 (Bilinear elements)，如圖 3-5 中間所示[31]；實心元素則選用節點自由度為 x、y、z 方向，具有八個節點之六面體元素 SOLID 45，如圖 3-7 左下方所示[29]。. 3.1.3 模型簡化與平面應力、平面應變一般工程分析之實際情形皆為三維結構，不僅模型較為複雜，軟體運算極為耗時且輸出資料量龐大，是故在特殊情況可對模型進行簡化，以在可接受之誤差下節省資源。將三維結構簡化成二維的平面結構有兩種情形，分別為平面應力與平面應變。 46.

(58) 平面應力狀態是在描述當施於物件之所有應力都平行於一平面，意即於垂直該平面方向無任何應力分量，此時可將無應力作用方向上厚度極薄之薄板或薄殼結構簡化成二維之平面應力狀態來分析，如圖 3-8 (a) 為一薄板結構，其中 z 方向厚度遠小於 x 與 y 方向長度，又負載應力 F 僅施加於平行 xy 平面之方向，故可將此三維結構簡化成如圖 3-8 (b) 之二維平面應力結構，大幅降低模型之複雜度。. (a). (b) 圖 3-8. (a) 為三維薄板結構示意圖，經平面應力條件簡化後可視為二維結構如 (b) [29]. 47.

(59) 平面應變狀態描述當分析結構變形時，於一特定方向上之正向應變非常微小，而此狀態會發生在長形且均勻受力之結構，如圖 3-9 (a) 為一長柱形結構，其中 x 方向長度遠大於 y 與 z 方向長度，又負載應力 F 僅施加於平行 y-z 平面之方向，故可視 x 方向之應變為零，進而將此三維結構簡化成如圖 3-9 (b) 之二維平面應變結構，此法常用於模擬分析堤防或水壩之工程問題。. (a). (b) 圖 3-9. (a) 為三維薄板結構示意圖，經平面應力條件簡化後可視為二維結構如 (b) [29] 48.

(60) 3.2 模擬步驟流程本實驗旨在探討接觸蝕刻停止層與矽鍺通道之機械性質對具偽閘極陣列 N 型短通道奈米元件之影響，經過多面向的文獻探討後，決定使用有限元素分析軟體 ANSYS 作為模擬之工具，而圖 3-10 為本實驗之模擬分析流程圖。. 圖 3-10 模擬分析流程圖. 49.

(61) 3.2.1 材料特性有限元素分析需於最初設定材料特性，於本實驗中將假設所有使用之材料皆具有等向性與線彈性之性質。首先將模型之元素類型選用平面元素的 PLANE 42 與固體元素的 SOLID 45，接著參照表 3-1 對模型中會使用之結構材料參數如楊氏模數、蒲松比以及熱膨脹係數進行設定；比較特別的是於本實驗中，有一層作為通道結構材料的矽鍺合金，而合金之機械性質將與其摻雜比例有關，可使用 Vegard’s law 來計算其晶格不匹配之特性，進而推算出接下來模擬所需之虛擬熱膨脹係數以及楊氏模數，一併列於表 3-1 內。. 表 3-1. 模擬分析之結構與材料參數表. Structure (Material) Gate (Polysilicon) Liner、STI (SiO2) Spacer (SiN) CESL (Nitride) S/D (NiSi) Oxide (SiON) Si-Cap (Silicon) Buffer layer (Silicon) Substrate (Silicon) Channel (Si1−xGex ). Young’s modulus (GPa). Poisson’s ratio. Coefficient of thermal expansion (10-6/℃). 162. 0.28. 3.05. 71.7. 0.16. 0.51. 123.3. 0.30. 3.05. 210. 0.30. 0.32. 114.6. 0.33. 9.50. 300. 0.30. 10.00. 162. 0.28. 3.05. 162. 0.28. 3.05. 162. 0.28. 3.05. 169 ∙ (1 − x) + 108 ∙ x. 0.28. 0.04173 ∙ x. 50.

(62) 3.2.2 模擬方法與模型建立本實驗於結構外型上是在探討偽閘極陣列數量與其 Poly-to-Poly 長度對電晶體之影響，是故在進入建模階段之前，需先設計結構參數調變之規則，其中模擬分析的方法有兩種，一為固定 Poly-to-Poly 長度於 150 奈米，並對偽閘極陣列數量進行調變，從一根、三根，一直到十三根閘極，如圖 3-11 所示，而另一種方法則是將偽閘極陣列數量固定為十三根，改為對 Poly-to-Poly 長度進行調變，從 150 奈米、200 奈米，一直到 400 奈米，如圖 3-12 所示。決定欲調變之結構參數後進入建模的步驟，參照表 3-2 之結構尺寸建立如圖 3-13、圖 3-14 之基礎模型架構，並且基於前段所提之欲探討結構建立具偽閘極陣列之模型如圖 3-15、圖 3-16，接著分別探討兩組調變情況：(1) 固定 Poly-to-Poly 長度並對偽閘極陣列數量與閘極寬度進行調變；以及 (2) 固定偽閘極陣列數量並對 Poly-to-Poly 長度與閘極寬度進行調變；其中 x 方向為電晶體之通道長度 (Channel length) 方向，y 方向為電晶體之通道寬度 (Channel width) 方向，z 方向為電晶體之閘極高度 (Gate height) 方向。而由圖 3-13 與圖 3-14 可知本實驗所建立之模型為實際電晶體之四分之一模型，如此做法乃是因為電晶體為對稱結構，透過邊界條件的設定可簡化模型，大幅減少有限元素軟體之運算時間。. 51.

(63) 圖 3-11 固定 Poly-to-Poly 長度並對偽閘極陣列數量進行調變示意圖. 圖 3-12 固定偽閘極陣列數量並對 Poly-to-Poly 長度進行調變示意圖. 52.

(64) 表 3-2. 實驗模型重要尺寸參數表 Structure. Size (unit). CESL thickness. 500 (Å). Gate height. 600 (Å). Oxide thickness. 14 (Å). Si-cap layer thickness. 21 (Å). Si1-xGex layer thickness. 100 (Å). Si buffer layer thickness. 50 (Å). Gate length. 22 (nm). 圖 3-13 具雙重應力源結構之電晶體結構佈局圖. 53.

(65) 圖 3-14 四分之一結構對稱之具雙重應力源結構電晶體模型. 圖 3-15 具雙重應力源與偽閘極陣列結構之電晶體結構佈局圖 54.

(66) 圖 3-16 四分之一結構對稱之具雙重應力源與偽閘極陣列結構電晶體模型. 3.2.3 參數調變與負載設定本實驗所採用之模擬方式為透過熱脹冷縮的原理，給予扮演應力源角色之材料升溫或降溫的溫差內部負載，由於不同材料有著不同的熱膨脹係數，搭配適當的邊界條件設定，方能模擬對結構內部施予應力的性質與大小，其中給予熱膨脹係數為正值的材料一個升溫的環境能產生壓縮的內應力，反之，給予熱膨脹係數為正值的材料一個降溫的環境則能產生拉伸的內應力。應力與溫度變化的關係式為 3.1 式，而經移項後所得之 3.2 式更可直觀地計算出欲施予之內應力所需之溫度變化。 (3.1). σ = E × ε = E × α × ∆T ∆T =. σ E×α. (3.2). 55.

(67) 其中，σ為應力，E為材料之楊氏模數，ε為應變，α為材料之熱膨脹係數，∆T 為溫度變化量。實驗所使用之矽鍺通道結構中，分別考慮「矽緩衝層/矽鍺層/Si-cap 層」之厚度，文獻指出，當使用 20%鍺莫耳分率時，將會產生 0.8%之雙軸拉伸應變，而此數值剛好等於矽與矽鍺基板間晶格不匹配的比例，且當矽鍺層與 Si-cap 層之厚度比值越大時越符合此結果，反觀矽緩衝層之厚度對應變的產生則較無影響[32]。基於上述文獻可知，材料晶格不匹配現象為實際上矽鍺合金之主要應力來源；而本實驗進行模擬矽鍺通道內部晶格不匹配所致應力之方法，則是改變虛擬熱膨脹係數，其設定方式為將材料晶格不匹配比例 f 假設為此材料之虛擬熱膨脹係數，列式如下： f=. aSi − aSiGe ≈ −0.042 ∙ x aSiGe. (3.3). 其中，𝑓為矽與矽鍺材料間晶格不匹配之比例，𝑎Si 為矽材料之晶格常數，而 𝑎SiGe 為矽鍺合金之晶格常數[33]。而接觸蝕刻停止層作為應力源，於實驗中將具有 1.1 GPa 與 3.0 GPa 之拉伸內應力，利用表 3-1 之參數與 3.2 式之公式計算後，可得知需於軟體內給予其降溫且溫度變化分別為 16369.05℃與 44642.85℃之內部負載。完成模擬之參數設定後，下一步為定義結構之邊界條件，由於本實驗所選用之元素類型為具有 x、y、z 三個方向自由度的 SOLID 45，故不需考慮旋轉方向條件，此外，由於實驗模型為對稱模型，從力學之自由體圖 (FreeBody Diagram, FBD) 觀念可得知，對稱面邊界之對稱軸方向上應力為零，圖 3-17 為實驗中模型之邊界條件示意圖，其中 A 平面與 B 平面皆為四分之一結構對稱面，故此兩平面之邊界條件需分別設定為 y 方向固定與 x 方向固定，而 C 平面則是需將所有自由度皆固定。. 56.

(68) 圖 3-17 本實驗模型之邊界條件示意圖. 57.

(69) 第四章. 結果與討論. 4.1 具矽鍺通道結構結合接觸蝕刻停止層應力源之 N 型電晶體驗證本節將驗證已發表於國際期刊之文獻中所提出的研究，以增加本實驗之可信度。此實驗將 N 型電晶體之通道長度固定為 22 nm，對閘極寬度從 15 nm 至 1 m 進行調變，並觀察寬度調變後對於通道區域應力之影響。其中分別探討鍺濃度為 0 %、22.5 %、25 %之矽鍺通道，以及上述三種鍺濃度之矽鍺通道搭配具有 1.1 GPa 拉伸內應力之接觸蝕刻停止層應力源。. 4.1.1 具矽鍺通道結構之驗證利用前章所述之模擬方式對文獻進行驗證，所得之結果如圖 4-1 與文獻之結果如圖 4-2 非常相近，以下分述各條件所得之結果：(1) 當閘極寬度固定時，鍺濃度越高之矽鍺通道內三軸方向上之應力皆有更為壓縮的趨勢，此乃鍺原子之晶格常數較矽原子大所致；(2) 進一步觀察改變閘極寬度對通道三軸應力之影響，當鍺濃度為 0 %時，因通道內部無應變現象產生，故通道內三軸方向之應力皆為零；而摻雜 22.5 %與 25 %鍺時，其 Syy 曲線顯示出通道內部 y 方向之應壓縮力隨著閘極寬度增加而上升，這是因為隨著閘極越寬，作為應力源之矽鍺通道結構尺寸越大，而當應力源結構較大時能提供更大之壓縮應力，反觀 Sxx 與 Szz 曲線得知 x 與 z 方向之壓縮應力並無隨著通道寬度增加. 而有明顯地變化，則可由正向應力公式進行解釋，如下式： σ=. F A. (4.1). 其中，σ為正向應力，F 為正向力，A 為受力面積。. 因為電晶體中矽鍺通道為一長方體結構，在進行通道寬度調變時亦同時改變了矽鍺通道內 x-y 與 y-z 平面上之面積，故當通道寬度逐漸增加時，雖然做 58.

(70) 為應力源結構之矽鍺通道尺寸變大，但在 x-y 與 y-z 平面上之面積跟著變大的情形下，交互作用而得之結果會使通道內 z 和 x 方向之應力起伏較小。. 圖 4-1. 具矽鍺通道結構之電晶體於不同鍺濃度下閘極寬度對通道內部應力之影響. 圖 4-2. 文獻中具矽鍺通道結構之電晶體於不同鍺濃度下閘極寬度對通道內部應力之影響[34] 59.

(71) 4.1.2 具矽鍺通道結構與接觸蝕刻停止層應力源之驗證同樣使用前章所述之模擬方式進行具矽鍺通道結構結合接觸蝕刻停止層應力源電晶體之分析，並與文獻進行驗證，所得之結果如圖 4-3 與文獻之結果如圖 4-4 非常相近，以下分述各條件所得之結果：(1) 當鍺濃度為 0 %，即單純考慮接觸蝕刻停止層對通道區域之影響，觀察 Syy 曲線得知通道寬度調變對於 y 方向之應力影響最為顯著，當通道寬度越短，通道內 y 方向之拉伸應力就越大，但隨著通道寬度的增加，其應力值會明顯下降並趨於壓縮，這是因為當通道寬度較短時，閘極側邊與 STI 上方區域之接觸蝕刻停止層會給予通道寬度方向拉伸的應力，而在較長的通道寬度時，主要是閘極上方之接觸蝕刻停止層在影響通道區域應力，而閘極側邊之接觸蝕刻停止層只會影響到通道邊緣，致使通道區域產生彎曲效應 (Bending effect)，進而將通道內應力反轉成壓縮應力；而於通道長度較短的情況下覆蓋具拉伸應力之接觸蝕刻停止層，將為通道方向帶來拉伸應力，符合 Sxx 曲線之趨勢，而閘極高度方向之應力 Szz 則會因蒲松效應呈現壓縮狀態；(2) 當鍺的濃度提高為 22.5 %與 25 %時，可發現其三軸方向之應力趨勢皆與 0 %鍺濃度之結果相同，只差在應力變得更為壓縮，綜合上述可知，影響通道三軸方向應力趨勢之決定性因素為接觸蝕刻停止層，此現象更可進一步說明，利用多重應力源結構可得到單純矽鍺通道與單純接觸蝕刻停止層應力源之疊加效果。. 60.

(72) 圖 4-3. 具矽鍺通道結構結合接觸蝕刻停止層應力源之電晶體於不同鍺濃度下閘極寬度對通道內部應力之影響. 圖 4-4. 文獻中具矽鍺通道結構結合接觸蝕刻停止層應力源之電晶體於不同鍺濃度下閘極寬度對通道內部應力之影響[34] 61.

(73) 4.2 具矽鍺通道結構結合接觸蝕刻停止層應力源之偽閘極陣列於閘極寬度調變之實驗本實驗將以上節驗證所建立之模型做為基礎，重新設計偽閘極陣列之結構，並固定矽鍺通道之鍺濃度為 25 %，接觸蝕刻停止層之內應力為 3.0 GPa 的拉伸應力，電晶體通道長度為 22 nm，然後對閘極寬度進行從 10 nm 至 1000 nm 之調變，觀察其通道應力之影響。其中，為節省軟體運算時間，將建立如圖 3-15 所示之四分之一電晶體結構，並分別考慮偽閘極陣列數量以及偽閘極陣列間 Poly-to-Poly 的距離，最後導入壓阻效應的觀念，進行載子遷移率改變比率之估算。. 4.2.1 偽閘極陣列數量之調變圖 4-5 顯示，固定偽閘極間 Poly-to-Poly 的距離為 150 nm，對偽閘極陣列數量進行調變，此時當偽閘極數量越多，接觸蝕刻停止層對中間閘極下方的通道方向拉伸應力將會被兩旁之偽閘極截斷，可看出當通道寬度較寬的時候，13 根偽閘極陣列的壓縮應力會比單根閘極時還要大；而閘極高度方向則是當偽閘極數量越多時，接觸蝕刻停止層向下壓的力量越小，與單根閘極相比，通道區域內 z 方向之應力就顯得沒這麼壓縮；然後通道寬度方向因為與其他根偽閘極比較不會有交互作用，所以趨勢較為重疊，一直到寬度較寬的時候才出現閘極數量越多，壓縮應力越大的情形。進行通道內部應力分佈之分析後，透過二階壓阻公式之計算可得到載子遷移率改變之比率，如圖 4-6 所示，可知當電晶體閘極寬度較寬時，具矽鍺通道結構結合接觸蝕刻停止層應力源之電晶體於單根閘極之載子遷移率較多根偽閘極陣列之情形優異。. 62.

(74) 圖 4-5. 圖 4-6. 不同偽閘極陣列數量於閘極寬度對通道應力之影響. 不同偽閘極陣列數量於閘極寬度對載子遷移率改變比率之影響. 63.

(75) 4.2.2 偽閘極陣列間 Poly-to-Poly 距離之調變圖 4-7 顯示，固定偽閘極陣列數量為 13 根，對偽閘極陣列間 Poly-to-Poly 的距離進行調變，其閘極寬度對於通道內部應力之影響與圖 4-5 相似，可看出當 Poly-to-Poly 距離越短，接觸蝕刻停止層於中間閘極下方通道區域之作用力更容易被兩旁之偽閘極分散掉，故在通道寬度較寬的情況下，通道方向的應力會顯得更為壓縮，而通道高度方向之應力則會變得較沒這麼壓縮，而通道寬度方向則因與其他根偽閘極較無交互作用，所以趨勢明顯重疊，一直到寬度較寬的時候才出現 Poly-to-Poly 長度越短，壓縮應力越大的情形。進行通道內部應力分佈之分析後，透過二階壓阻公式之計算可得到載子遷移率改變之比率，如圖 4-8 所示，可知當電晶體閘極寬度較寬時，具矽鍺通道結構結合接觸蝕刻停止層應力源之偽閘極陣列電晶體於較短的 Poly-to-Poly 下，其載子遷移率會比 Poly-to-Poly 長度較長之偽閘極陣列優異。. 圖 4-7. 不同偽閘極陣列間 Poly-to-Poly 距離於閘極寬度對通道應力之影響. 64.

(76) 圖 4-8. 不同偽閘極陣列間 Poly-to-Poly 距離於閘極寬度對載子遷移率改變比率之影響. 65.

(77) 第五章. 結論與未來展望. 5.1 應變工程技術用於提升電晶體性能半導體應變工程於現今積體電路製造中廣泛的應用，不僅可以提升產品性能，更可在尺寸不斷微縮的製程技術中降低短通道效應，而應變工程之理論基礎主要是藉由電晶體製程或結構上產生之機械應變作用於電晶體通道區域，透過改變半導體材料之能隙，進而降低載子之有效質量與散射率以提升電晶體之載子傳輸速率。由第二章所探討之文獻可知，應變工程常使用之應力導入方式有許多種，如透過不同的沉積方式沉積具有拉伸或壓縮內應力之接觸蝕刻停止層、淺溝槽隔離技術、鑲埋矽碳或矽鍺合金於源汲極區域，以及矽鍺通道結構等。其中，因為覆蓋具應力之接觸蝕刻停止層不需改變現有之製程步驟，故此法被現今業界廣為使用。此外，若電晶體採用矽鍺通道結構，則能同時提升 N 型與 P 型電晶體之效能。進行有限元素分析時，需對採用之模擬方法進行驗證，本實驗於初期先對已發表之國際期刊論文進行驗證，以增加模擬之可靠度。由於設計積體電路時，IC 佈局為非常重要之課題，故本實驗建立具矽鍺通道之偽閘極陣列結構，並於上方沉積具有拉伸應力之接觸蝕刻停止層，以研究當多重應力源作用於偽閘極陣列時，通道區域應力之變化；於實驗中，主要針對閘極寬度進行調變，並分別考慮偽閘極陣列數量以及偽閘極陣列間 Poly-to-Poly 的距離，結果顯示，當電晶體閘極寬度較寬時，具矽鍺通道結構結合接觸蝕刻停止層應力源之電晶體於單根閘極之載子遷移率較多根偽閘極陣列之情形優異，且於較短的 Poly-to-Poly 下，其載子遷移率會比 Poly-to-Poly 長度較長之偽閘極陣列優異，而最佳之電晶體特性表現將會發生在閘極寬度為 100 nm 之結構尺寸，約能比傳統電晶體提升 40%之效能。. 66.