積體電路相容微機電系統之研究-子計劃一 微機電式射頻積體電路

行政院國家科學委員會專題研究計畫 成果報告

子計畫一：微機電式射頻積體電路

計畫類別： 整合型計畫 計畫編號： NSC91-2218-E-002-018-執行期間： 91 年 08 月 01 日至 92 年 07 月 31 日 執行單位： 國立臺灣大學電子工程學研究所 計畫主持人： 呂學士 計畫參與人員： 邱弘緯 報告類型： 精簡報告 處理方式： 本計畫可公開查詢

中

華

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國 92 年 9 月 29 日

行政院國家科學委員會補助專題研究計畫成果

報告

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積 體 電 路 相 容 微 機 電 系 統 之 研 究

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之子計劃一

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微 機 電 式 射 頻 積 體 電 路

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計畫類別 :

■整合型計畫

計畫編號： NSC

9

1-2218-E-002-018

執行期間：

91 年 8 月 1 日至 92 年 7 月 31 日

計畫主持人：呂學士 教授

執行單位：國立台灣大學電子所

中

華

民

國

92 年

9 月 20 日

行政院國家科學委員會專題研究計畫成果報告

積體電路相容微機電系統之研究-子計劃一

微機電式射頻積體電路

計畫編號：NSC

9

1-2218-E-002-018

執行期限：91 年 8 月 1 日至 92 年 7 月 31 日

主持人： 呂學士 台灣大學電子所教授

計畫參與人員：邱弘緯 台灣大學電機所研究生

一、中文摘要

本計畫擬設計出低雜訊的放大器。為了降低雜訊，最重要的任務乃提高電感 的 Q 值。首先我們知道一個高 Q 值的電感必須要從兩個方面改善，第一個是減 少 conductive loss， 第二個是減少 substrate loss 。在本計劃我們主要是希望能夠 解決 substrate loss 方面的問題，所以我們引入了微機電製程來完成此一任務。 本晶片成功地利用後製程製作出電感。並與 IC 整合。經量測後，得到操作 頻率為 5.2GHz，NF 成功地改善了 0.8dB.

關鍵詞：低雜訊放器、微機電、高 Q 值電感 Abstract

The topic of this project is the low noise amplifier. To lower down the noise interference, a high Q inductor is very importance. However, the inductors fabricated in the CMOS process usually don’t have a high Q factor. There are two approaches to improve the Q factor for the inductor. One is to reduce the substrate loss and another is to reduce conductive loss. In this project we utilize the MEMs techniques to accomplish the second problem.

Finally, we designed a 5.2 GHz LNA with a 3db NF and thinned down its substrate to 20µm. This thinned LNA is measured having 2.17dB NF. By this MEMs technique the LNA is improved by 0.8dB successfully.

Keywords: LNA, CMOS, MEMs, High Q Inducotor

二、緣由與目的

由於 CMOS 技術的快速成長，加上人們對於高性能，低單價的通訊系統的 需求日益明顯。將 CMOS 製程應用於高頻微波電路成為一相當急切的研究重點。 但是受限於過去 CMOS 多 用 於 數 位 及 中 低 頻 比 電 使用。其對於電感多以外接 於電路上，但是隨著頻率，電路複雜度的上昇，將電感整合在晶片之中變成了不 可避免的趨勢[1]-[6]。

一個 RF 電路在最開始的地方就是 LNA，它需要有 High Gain ，Low Noise，Power Match，等重要的特性。所以在 RFIC 中它 有著決定性成敗的角色。 而在 LNA 的 circuit 中，能夠影響這些電路特性的角色，不只是電晶體本身，而 是電感，然而電晶體的特性是由製程本身決定的，在所以設計時電感就成了主

角。遺憾的是電感在 CMOS 的特性一向不好，所以很多人在 LNA 會有不斷地研 究。而本實驗室在製作 IC 相容的高 Q 值電感，又有相當多的經驗，所以想利用 此晶片來發展高性能特性的 LNA。

三、理論研究

i. 低雜訊放大器 圖 1 低雜訊放大器之電路圖 一般來說，各種製程所製出的電感，多多少少都會有寄生的電阻電容效應， 絕對不會是理想的電感。而電感的 Q 值便是判斷電感好壞的一個重要指標。理 論推出電感的 Q 值和其寄生的電阻（等效為並聯或串聯電阻，視電感模型的等 效電路而論）及感值的關係： s s p p R L L R Q ω ω = = … … … ..(1) 由於我們需要電感來設計 LNA，因此電感的 Q 值，也就是電感的好壞就對 LNA 的性能影響相當的大。 i. 以 LNA 的雜音指數來看： 可以由式(2)看出 LNA 所用的電感 Lg、Ls 其等效串聯寄生電阻 Rlg 及 Rlf （代 表電感之損耗），在 LNA 的雜音指數佔了相當大的部份。因此藉由提高電感的 Q 值，也就是減少電感的損耗，可以將 LNA 的雜音指數做相當程度的降低。 ii. 以 LNA 的增益來看：

S p T p p gs m S T S in o R R R R C g L R v v S ⋅ ⋅ ≈ ⋅ + ⋅ = ⋅ = ω ω ω ω 50 1 2 2 21 … … … ( 3)由式(3)可知，LNA 的增益隨著R 增加而增加，而_P ( ) 2 2 2 1 1 2 1 2 1 2 1 2 2 1 2 1 2 2 2 2 2 2 1 1 1 = _ + _     + = ≈ + = C C C R R C R C C C C r C r Q r R S S S p ω ω ω … … … … .(4)即R 隨著負載端電感的 Q 值增加而增加。因此改善電感的 Q 值對 LNA 增益_P 的提高有很大的助益。 圖九 Noise Figure 對頻率作圖

四. 低雜訊放大器設計流程：

我們設計的低雜訊放大器線路如圖 1 所示為一個源級回授串疊式的放大 器。根據多次下線的經驗我們已經歸納出 LNA 的設計流程，可以預先求出各個 參數的 initial value，然後再代入 simulator 作 fine tune。以下為整個設計流程

(1) 先選擇 device size，由於 NF 主要是由 active device 產生，所以我們 先選定 device，根據公式(1) Ropt=50ohm，我們可以選出最合適的 device size。其 gate length 為 110um。

(

) (

)

2 2 2 gs g r m s g s g opt C K K g R R R R R ω + + + + = … … .(1) (2) 再來選擇適當的 Ls 的電感值將能夠將 Gopt，拉近到 50ohm (3) 再選擇適當的 Lg 電感值作 50ohm Matching (4) 由於是 tuned amplifier 所以我們設計一個 5.2Ghz 的 LC 共振器，使得電晶體 往向看到很大的 Zr，如此可以提高 Gain。

五 實驗結果

最後製作出來的晶片如圖 2 所示。其 S11 中心頻率為 5.3GHz，功率消耗為 12mW， 量測出來的雜音指數為 3dB。經本實驗室成功地將微機電製程與低雜訊放大器整合在一 起(如圖八所示) [7],[8]，証實了利用微機電製程來提高電感品質對電路是具體可行的。 由實驗結果看出在增益方面實際量測出的 S21 有 3dB 的改善[7]，

圖 2 低雜訊放大照像圖 在雜訊方面實際量測出雜音比( Noise Figure ) 在相同的功率消耗下可以從 3.0dB 下降至 2.17dB，接近 0.8dB 的改善結果[16]，從以上的數據都可看出微機電對電路改善的效果 是非常明顯的，然而若想利用電路設計的技巧來達到這樣的改善勢必犧牲更多的功率消 耗，或是更好的製程才有可能達到，但這也表示將附出更多的成本代價。 另外 S11 的量測測結果則如圖 4 所示，從圖可以發現基板磨薄後，S11 往低頻下降， 可見基板磨薄會讓電感值上升。另外 S21 的量測結果則如圖 5 所示，從圖可以發現基板 磨薄後，S21 提高，可見其電感的 Q 值改善，最後線性度的量測結果則如圖 6 所示。 4.5 5.0 5.5 6.0 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0 4.2 N o is e Figure (dB ) Frequency ( GHz ) Before thinning down After thinning down

8 3 .0 3 .5 4 .0 4 .5 5 .0 5 .5 6 .0 -5 0 -4 0 -3 0 -2 0 -1 0 0 1 0

S 11 A fte r subs trate thinn ing (20 u m ) S 11 B efore sub strate thin ning (750 u m )

S 11 (dB ) F r eq u en c y ( G H z ) 圖 4 S11 比較 3.0 3.5 4.0 4.5 5.0 5.5 6.0 2 3 4 5 6 7 8 9 10 11 12 13 14 15

S21 After substrate thinning (20um) S21 Before substrate thinning (750um)

S 21 (dB) Frequency ( GHz ) 圖 5 S21 比較 -40 -30 -20 -10 0 10 -80 -60 -40 -20 0 20 IIP3 0.3dBm 1dB ou tp u t p o w e r (d B m ) P1dB -8.3dBm g a in input power (dBm) 2 4 6 8 10 12 14 16 圖 6 線性度量測圖 最後我們的將量測結果跟其它文獻的量測結果綜合比較，如表 1 所示。依 LNA 的 FOM (Figure-of-Merit) 評估指標，如公式(2)，結果顯示，我們的 LNA 的表現是世界一流的 [ ] [ ] [ ] ( )[ ] [ ]fGHz abs NF mW P mW IIP abs Gain FOM ply LNA ⋅ ₋ ⋅ ⋅ = 1 1 3 sup (2) Substrate P1dB Ref thickness fc NF PDC Gain/PDC Gain input return loss IIP3 (input) FOM um (GHz) (dB) (mW) (dB/mW) (dB) (dB) (dBm) (dBm) (CMOS) 20 5.2 2.17 10 1.1 11 -45 0.3 -8.3 3.12

六、參考文獻

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