全數位鎖相迴路設計與應用之研究(III)

行政院國家科學委員會補助專題研究計畫成果報告

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全數位鎖相迴路設計與應用之研究

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計畫類別：個別型計畫

□整合型計畫

計畫編號：NSC90－2215－E－009－105－

執行期間：

88 年

8 月

1 日至 91 年

7 月

31 日

計畫主持人：

共同主持人：

計畫參與人員：

執行單位：

中

華

民

國

91 年 10 月 31 日

全數位鎖相迴路設計與應用之研究

“The Study of All Digital Phase Lock Loop Design and Its Applications” 計畫編號：NSC90-2215-E-009-105 執行期間：88 年 8 月 1 日 至 91 年 7 月 31 日 主持人：李鎮宜 交通大學電子工程系教授 一、中文摘要 鎖 相 迴 路 在 許 多 應 用 中 扮 演 重 要 的 角 色，傳統設計皆採用類比技術完成，需要較長 的研發時程並缺乏移植性。而隨著半導體製程 的進步，全數位設計已然可行，藉由此種數位 的設計方式，不但可縮短研發時程並擁有高度 的移植性。就系統觀點而言，類比鎖相迴路在 系統整合有其技術上的困難如：雜訊干擾、訊 號屏壁、電源穩定度等等，而全數位設計可降 低此方面的技術困難並提高系統的研發效率。 在全數位鎖相迴路設計上，為了突破傳統 數位設計的限制並改進類比電路的性能，本研 究提出一個全新的設計方式及技術以符合不 同系統應用上的要求。其基本架構包含一個頻 率搜尋器、數位振盪器、迴路計數器及同步控 制器，全部的設計皆可使用標準細胞單元來實 現。部分基礎研究及設計已透過國科會晶片設 計中心，完成晶片製作及測式，並獲得許多寶 貴的資料，有助於更先進的研究和發展相關核 心技術。 本計劃的研究重點，主要著重於全數位鎖 相迴路在不同系統上的應用，如：脈波產生器 (clock generator) 、 無 線 區 域 網 路 (wireless LAN)、乙太網路(Ethernet)。並嘗試完成一高 階編譯器(HDL generator)，自動產生符合不同 要求的可合成硬體描述語言原始碼。其目的在 於增進系統性能、縮短研發時程、降低設計複 雜度及減少研發成本，尤其在單晶片系統設計 （system-on-chip design；SoC）上的改進。我 們將考量許多實際設計因素，藉由不同的控制 架構，符合不同的系統需求。 英文摘要

PLL has been widely used in many applications, where very often analog realization approach is used. As a result, it takes long design cycle for target system specs or different process technologies are concerned. However due to the advance of VLSI technology, all digital approach has been proved an efficient realization approach to speed up design cycle and with the feature of portability (technology independent). From the viewpoints of system realization, analog PLL has its constraints in system integration such as noise coupling, signal screening, supply voltage stability, and etc. However with all digital design approach, those constraints can be coped with.

In order to have a breakthrough in traditional digital designs and improve the performance obtained from analog PLL, in this 3-year research project, a completely all digital PLL (ADPLL) has been investigated and explored for several data communications. The proposed ADPLL basically contains frequency search module, digital controlled ring oscillator, loop divider, and synchronization controller. These modules can be designed at RTL HDL level using standard cells. Part of the earlier research has been verified on silicon under the support of NSC/CIC MPC support. Test results show that ADPLL can really work for many

advance applications. In addition they also provide roadmap for more advanced research as well as key technologies as addressed in this proposal.

In summary, this research project focuses on the novel ADPLL design and its advanced applications such as clock generator, baseband transceiver for WLAN, and 10/100/1000 Ethernet transceiver. In addition, a high-level RTL HDL code generator will also be developed to meet different system specifications. As a result, not only system performance can be enhanced but also system turnaround time, design complexity and cost can be reduced a lot. And hence a practical system-on-chip (SoC) design technology can be derived for practical advanced data communications.

二、計畫的緣由與目的 近年來在電腦及通訊方面的應用，鎖相迴 路已是一個不可或缺的關鍵元件，許多設計都 必須使用到此一技術來合成或追蹤所需的訊 號。其基本原理係利用一個振盪器追蹤並鎖定 輸入訊號的頻率及相位。 一般在通訊的應用上，鎖相迴路用以使本 地振盪器與所需的訊號同步。傳統的設計上， 多以類比的方式來實現部分或全部的鎖相迴 路。在設計上必須謹慎考量電路零點／極點、 迴路增益、追蹤頻寬、輸出抖動（jitter）；在 晶片製作方面必須考慮製程漂移、參數誤差、 雜訊干擾，整個研發過程繁瑣複雜。例如在電 壓控制振盪器的設計，必須考量電路的線性工 作範圍、輸出頻率對輸入電壓的靈敏度、製程 漂移對工作頻率的影響；在迴路濾波器，必須 考慮迴路頻寬、實際電氣特性、截止頻率、暫 態響應、零點／極點的選擇；在晶片佈局上， 需要衡量元件的對稱性、訊號的屏蔽、電源的 隔離，還必須加入許多額外的電路來阻絕雜 訊，穩定工作點。而且當製程的參數更動時， 無法直接轉移至新的製程，大多需要重新設計 及佈局。 現今，由於製程的進步，使得數位積體電 路擁有許多設計上的優勢，鎖相迴路已可使用 全數位的方式來實現，並可廣泛使用於各種不 同的應用，如：乙太網路（Ethernet）、ATM、 無 線 網 路 （ Wireless LAN ） 、 中 央 處 理 器 （Microprocessor）等等。 舉例而言，在無線網路基頻整合晶片中， 接收器通常需要一組多相位的高速時脈，配合 類 比 數 位 轉 換 器來 同步 調整 取樣 速率 與相 位，以確保資料接收有最小的失真。在發送端 則是需要有參考時脈來調變信號。此外在整合 晶片中，還需要有不同頻率的時脈提供給各模 組使用。同時為了能提供在各種無線網路標準 （如 802.11a, 802.11b, DVB, HIPERLAN/2）及 其不同傳輸率模式下都能使用。時脈產生器必 須要有容易調整的輸出頻率範圍，以及多相位 時脈的輸出。 傳統的類比設計，大多需要較長的追蹤時 間及較窄的輸入頻寬，不同的工作頻段皆需重 新考量所有的設計議題，無法直接套用舊有的 設計。以一個完整的無線網路實體層設計而 言，若使用類比式鎖相電路，我們需要合併類 比 電 路 與 數 位 邏 輯 於 同 一 晶 片 上 （ mixed mode），此種方法在佈局上必須考慮許多電氣 特性，如：類比電路供應電源的穩定度、數位 時脈的干擾、雜訊的隔離等等，並且晶片良率 較低，故成本較高。 且就系統模擬的角度而言，現今常見的 CAD 很難整合系統中類比及數位電路的設 計，以便進行系統模擬，無形中提高了驗證的 困難度，增加研發的時程與風險。若使用全數 位式的鎖相電路，在研發初期即可利用現有的 CAD 進行系統模擬，驗證架構的適用性，決

定系統參數。就晶片設計而言，可以避免許多 類比設計的限制，提高晶片良率。 全數位設計方式的另一個優點就是硬體 架構上的規律性，這個特性可以很容易地將整 個設計流程自動化。透過程式化的方式，可以 輕易地依據不同標準細胞單元的特性，合成出 符合系統需求的 HDL code，更進一步的縮短 研發時程。 本研究計畫藉由對全數位化鎖相迴路之 設計，提高單一晶片的整合程度。而同步電路 設計為無線網路系統內重要的一環。一般傳統 的設計方式，無法將本地時脈與傳送時脈間的 頻率誤差於晶片內直接補償。利用數位控制的 技巧，配合通訊理論上的探討，可以將此一頻 率誤差於晶片內做動態調整，而不需外加額外 電路。此法可大幅提高系統整合度，並降低研 發成本。而為了提高時脈的鎖定速度，加入一 高速時序復原電路，以偵測資料傳送速率，再 轉換為頻率誤差，此高速時序復原電路可在一 個訊號週期內鎖定輸入訊號，利用兩者相輔相 成的工作模式，實現高性能的全數位同步電 路，為本計畫的另一研究重點 三、研究方法及成果 本計畫研究的主軸，在於探討全數位鎖相 迴路的電路設計和應用，並考量在單晶片系統 設計上，如何提供一個可在 HDL 層次上可模 擬的模擬的模組，以利於系統整合模擬和加速 設計實現的時程。 第一年的重點，在於提出新的全數位控制 演算法，並以 Verilog-RTL 描述配合設計資料 庫的方式來實現，所強調的重點在於可攜式 （portable）的解決方案，亦即可實現於任何 晶園廠所提供的製程，如此將有效提升系統晶 片設計和實現的時程。初步的成果相當令人滿 意，並已發表於國際性會議和 IEEE 期刊中 [1-2] 。 第二年的重點為滿足系統晶片設計快速 實現，提供一在 HDL 可模擬的模式，並整理 出一實用的 IP 格式，方便日後系統整合和其 他應用領域的直接使用。同時為展示所提方案 的實用性，我們將建立一雛型的示範系統，作 為單晶片系統設計的規格（例如結合無線網路 收發器、介質存取控制器，成為一單晶片的交 換系統）。另外藉由系統規格的制訂，亦可探 討系統整合模擬時，如何利用現有的 IP，加速 設計的時程和設計完整性。而其研究成果，亦 有助於系統整合的實現，彼此相輔相成。初步 的成果亦已發表於國際會議和 IEEE 期刊中 [3-6] 第 三 年 的 重 點 為 完 成 單 晶 片 系 統 的 實 現，有關無線網路系統的架構，藉由整合 IP， 並以.35um 製程，為晶片實現的考量，一方面 探討單晶片系統設計所需求的流程和 CAD 軟體 設計環境，一方面加強 IP 使用的人性化介面 設計。此外對所製作的晶片，在經過測試後， 以透過實際 PC 板的系統驗證，進而將示範系 統的實作經驗，傳回個別的模組設計，做必要 的改進和相關設計資料庫的建立等，如此亦可 對他項研究的內容，提供較為完整的設計和測 試環境。初步的結果，PC 板量測正常，但尚 須與軟體 driver 結合，做進一步的驗證。 PFD Controller Loop filter OUTPUT DCO Frequency Divider INNER DCO P_UP P_DOWN REF_CLK coarse[5:0] M[7:0] dco_out_divM LOCK fine[5:0] avg_coarse[5:0] avg_fine[5:0] OUT_CLK ADPLL 圖一: 全數位鎖相迴路的系統方塊圖。 本研究所提出的全數位鎖相迴路(ADPLL) 的系統方塊圖如圖一所示，其中 PFD 為相位 及頻率偵測器，Controller 為 ADPLL 控制 器，INNER DCO 和 OUTPUT DCO 為兩組相 同的數位控制震盪器，Frequency Divider 為除 頻器，Loop filter 為 DCO 控制碼平均電路。 在所提出的架構中含有兩組 DCO，INNER DCO 的輸出時脈在經除頻器後與 REF_CLK 進入 PFD 偵測頻率差及相差。PFD 產生的 P_UP 與 P_DOWN 則控制 Controller 去調整

INNER DCO 的控制命令，使 DCO 的輸出頻 率加快或減慢。Loop filter 在 ADPLL 鎖定 後，不斷的定期去統計 INNER DCO 的控制 碼，接下來取其平均值後輸出為 OUTPUT DCO 的控制碼，因此 OUTPUT DCO 便有穩 定的時脈輸出。

本 研 究 所 提 出 的 ADPLL 架 構 是 以 Cell-Based 的方式實現，因此一開始必須要先 使用 HSPICE 模擬微調 Delay Cell 的特性， 將其建表後整理成微調控制碼的對應表，再用 Verilog 撰寫微調控制器。另外 PFD 的部分 也需要使用 HSPICE 模擬其靈敏度。其餘的 電 路 則 是 由 Verilog 撰 寫 後 經 Design Compiler 合 成 其 Gate-Level 電 路 。 整 個 ADPLL 的 電 路 佈 局 則 是 使 用 Apollo 來 P&R，在 P&R 時需特別考慮兩顆 DCO 和 PFD 擺放的位置。 (a) (b) 圖二: ADPLL 的晶片量測結果 圖二為 ADPLL 測試晶片的量測結果，(a) 為 45MHz 輸出時脈的抖動量測結果，(b)則為 450MHz 輸出時脈的抖動量測結果。由量測結 果可驗證本研究所發展的全數位鎖相迴路，其 穩定度不輸與類比設計相當，並且有更佳的可 測性與可攜性，也對縮短系統設計所需時間相 當有幫助。 四、結論與討論 本研究計畫擬藉由對全數位化鎖相迴路 之設計，提高單一晶片的整合程度。在本研究 中，系統化的設計方式和可攜式全數位化鎖相 迴路電路的開發，可有效加速系統的整合，同 時對於晶片系統模擬流程及環境的建立，也能 提供相當的幫助。 本研究群的相關研究結果，88 年於 IEEE 期刊發表一篇論文，90 年發表會議論文 3 篇， 並於 IEEE 期刊發表一篇論文。91 年發表會議 論文 1 篇。並有兩篇期刊論文已經投稿中。 五、參考文獻

1. Terng-Yin Hsu, Bai-Jue Shieh and Chen-Yi Lee, “An all-digital phase-locked loop (ADPLL)-based clock recovery circuit,” IEEE Journal of Solid-State Circuits, Vol.34, pp.1063-1073, Aug. 1999.

2. Jin-Jer Jong and Chen-Yi Lee, “A novel structure for portable digitally controlled oscillator,” The 2001 IEEE International Symposium on Circuits and Systems, Vol. 1, pp. 272-275, May 2001.

3. Yi-Chuan Liu, Chung-Cheng Wang, Terng-Yin Hsu and Chen-Yi Lee, “A wideband digital frequency synthesizer,” The 2001 IEEE International Symposium on Circuits and Systems, Vol. 4, pp. 710-713, May 2001.

4. Tsai, F.S. and Chen-Yi Lee, “A novel single-bit input all digital synchronizer and demodulator baseband processor for fast frequency hopping system,” The 2001 IEEE International Symposium on Circuits and Systems, Vol. 4, pp. 132-135, May 2001.

5. Terng-Yin Hsu, Chung-Cheng Wang, and Chen-Yi Lee, “Design and analysis of a portable high-speed clock generator,” IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, Vol. 48, pp. 367-375, April 2001.

6. Ching-Che Chung and Chen-Yi Lee, “An all-digital phase-locked loop for high-speed clock generation,” The 2002 IEEE International Symposium on Circuits and Systems, Vol.3, pp. 679-682, May 2002.