计算机硬件技术及应用基础（上册•微机原理部分） - 万水书苑-出版资源网

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(1)第4章存储器存储器是计算机系统必不可少的基本组成部分，用于存放计算机工作所必需的程序和数据。计算机工作的本质就是执行程序的过程，因此计算机工作的大部分时间需要与存储器打交道，存储器性能的好坏在很大程度上影响着计算机系统的性能。本章在介绍当今高档微机系统的存储器体系结构、存储器芯片的选用原则和接口特性的基础上，重点介绍内存的构成原理，并简要介绍高速缓冲存储器、外存储器和虚拟存储器的工作原理等。.

(2) 计算机硬件技术及应用基础（上册·微机原理部分）. 4.1 当今高档微机系统的存储器体系结构当今高档微机系统中，存储器技术的发展始终是以实现低成本、大容量和高速度为其追求目标，而用单一工艺制造的单级半导体存储器往往难以同时满足这三方面的要求。为解决这一矛盾，目前高档微机系统中普遍采用分级存储器结构和虚拟存储器技术来组织整个存储器系统。 4.1.1 分级存储器结构分级存储器结构的思想是把几种不同容量、速度的存储器按层次结构合理地组织在一起，使之能较好地满足大容量、高速度和低成本的要求。如图 4.1 所示，这种分级结构是在存储器的组织上将全部存储器从内到外分为内部寄存器组、高速缓冲存储器（Cache）、内存储器和外存储器四级。它们按从内到外的顺序在存储容量上依次递增，而在存取速度和位价格上依次递减。容量递增 CPU 内部寄存器. 高速缓冲存储器（Cache）. 内存储器. 外存储器. 速度、位价格递减. 图 4.1. 分级存储器结构示意图. 1．内部寄存器组有些待使用的数据，或者运算的中间结果可以暂存在微处理器内部的寄存器中，这样，进行数据读写时，速度很快，一般在一个时钟周期即可完成。一个有众多通用寄存器的微处理器，只要充分利用并恰当安排这些寄存器，总可以在提高系统性能上获得好处，但受芯片面积和集成度的限制，寄存器的数量有限。 2．高速缓冲存储器（Cache）高速缓冲存储器有时简称为“快存”，是为了解决 CPU 和内存之间速度匹配问题而设置的。它是介于 CPU 与内存之间的一个小容量高速存储器，容量只有几 KB～几百 KB，其存取速度足以与微处理器相匹配。这一级存储器一般只装载当前用得最多的程序或数据，使微处理器能以自己最高的速度工作。设置高速缓冲存储器是高档微型计算机中最常用的一种方法，其目的是把一个容量较大、而速度相对较慢的内存当作高速的存储器来使用。当今高档微处理器一般也将它们的全部或一部分制作在 CPU 芯片中，有的还具有多级 Cache 结构。如 Pentium 内集成了 16KB 的一级 Cache（L1 Cache），而把二级 Cache（L2 Cache）放在主板上；Pentium II 以后的 CPU 则采用了全新的封装方式，把 CPU 内核与一级、二级缓存一起封装在芯片内。目前，已出现了带有三级缓存的 CPU。 3．内存储器内存储器用于存放运行的程序和数据。其速度比上两级存储器稍慢，但由于 CPU 大部分时间访问的是高速缓冲存储器（Cache），只有当程序或数据不在 Cache 中时，才需要访问内存并将相 - 106 -.

(3) 第4章. 存储器. 关区域的程序或数据调入 Cache 中，这就降低了 CPU 对内存存取速度的要求，能以较低的成本实现大容量的内存，而对微机系统的性能并没有太大的影响。在当今高档微机系统中，内存一般都在几兆字节以上，甚至高达几百、上千兆字节，比过去的大中型机的内存还大。 4．外存储器外存是指磁带、软盘、硬盘和光盘等。外存容量很大，可达几十至几百吉字节（GB），但速度比内存慢得多。由于它的平均存储费用很低，所以大量用作后备存储器，存储各种数据和程序。在高档微机系统中，外存还广泛用作虚拟存储器的硬件支持。上述四级存储器并非每个存储器系统都必备，应当根据系统的性能要求和微处理器的功能来设定。一般单片机系统和各种嵌入式系统中不设 Cache 和外存。 4.1.2 虚拟存储器技术虚拟存储器是在分级存储器结构的基础上，通过综合应用硬件与软件技术，在内存与外存之间引入的一种假想存储器。它的引入，相当于把内存空间扩大到了外存那么大。这种存储器在物理上并不存在，但在逻辑上却确实可用，所以被称为虚拟存储器（Virtual Memory）。有了这种虚拟存储器技术，编程人员编写程序时就不必考虑计算机的实际内存容量，可以编写出比实际配置的物理存储器容量大很多的应用程序。编写好的程序预先存放在外存中，运行时由操作系统将部分程序调入内存储器，其余部分则仍在外存上，当要执行的这部分程序不在内存时，再由操作系统按一定的原则将内存中不常用的部分淘汰出内存，而将需要执行的部分从外存调入内存，这种调入和调出对用户来说是透明的。在采用虚拟存储器的计算机系统中，存在着虚地址空间（或逻辑地址空间）和实地址空间（或物理地址空间）两个地址不同的空间。虚地址空间是程序可用的空间，而实地址空间是 CPU 可访问的内存空间。后者容量由 CPU 地址总线宽度决定，而前者由 CPU 内部软硬件结构决定。一般虚地址空间远远大于实地址空间，例如 80486 和 Pentium 微处理器的实地址空间为 232=4GB，而虚地址空间则可高达 246=64TB，两者相差极大。综上所述，虚拟存储器结构把一个大容量的外存当作一个大容量的内存来使用；而分级存储器结构中，Cache 技术的引入则把一个容量较大而速度相对较慢的内存当作一个高速的内存来使用。综合两者，就使得当今高档微机系统的 CPU 可访问的存储器，相当于既具有外存的容量又具有高速缓存的速度，从而极大地提高了存储系统的性能，实质上也就等于提高了整个微机系统的性能。. 4.2 半导体存储器的分类与选用原则 4.2.1 半导体存储器的分类半导体存储器按制造工艺的不同，可分为双极型和 MOS 型两大类。双极型存储器由 TTL （Transistor-Transistor Logic）电路制成，其特点是存取速度快、集成度低、功耗大、位价格较高。 MOS 型存储器由金属氧化物半导体电路制成，与双极型存储器比较，它的特点是集成度高、功耗小、价格便宜，但存取速度慢。微型计算机中的内存储器和高速缓存器使用的一般都是 MOS 型存储芯片。从功能和应用角度，MOS 型半导体存储器主要分为只读存储器 ROM 和随机读写存储器 RAM 两类。 - 107 -.

(4) 计算机硬件技术及应用基础（上册·微机原理部分） 1．ROM 的类型根据编程写入方式不同，ROM 可分为如下几种。（1）掩模 ROM 掩模 ROM 存储的信息由厂商按用户要求掩模制成，封装后不能改写，用户只能读出，不能改写。（2）PROM（Programmable ROM） PROM 为一次可编程 ROM。其内容可由用户一次性编程写入，写入后不能改写。（3）EPROM（Erasable Programmable ROM） EPROM 是一种紫外线可擦除 PROM。用户可多次改写内容，改写方法一般可用紫外线擦除，再编程写入，有任一位错，都需全片擦除、改写。紫外线照射约半小时，所有存储位复原到“1” 。（4）EEPROM（Electrically Erasable Programmable ROM） EEPROM 是一种电可擦除 PROM。可以字节为单位多次用电擦除和改写，并可直接在机内进行，无需专用设备，故方便灵活。（5）闪速存储器（Flash memory）简称 Flash 或闪存。它与 EEPROM 类似，也是一种电可擦除 PROM。但与 EEPROM 不同的是，闪存不仅可按字节擦写，还可按扇区或页面擦写，速度更快。而更重要的是，闪存内部还设置有命令、状态寄存器，可在线编程，具有数据保护、保密功能。 2．RAM 的类型按存储电路结构不同，RAM 可分为如下几种。（1）SRAM（Static RAM） SRAM 是一种静态 RAM。存储单元电路以双稳为基础，故状态稳定，不掉电信息就不会丢失。（2）DRAM（Dynamic RAM） DRAM 是一种动态 RAM。存储单元电路以电容为基础，故电路简单，集成度高，功耗小，但不掉电也会因电容放电而丢失信息，所以需定时刷新。（3）IRAM IRAM 称为组合 RAM。是一种附有片上刷新逻辑的 DRAM，兼有 SRAM、DRAM 的优点。（4）NVRAM（Non Volatile RAM） NVRAM 是一种非易失性 RAM。由 SRAM 和 EEPROM 共同构成，正常时为 SRAM，掉电或电源故障时，立即将 SRAM 中信息保存在 EEPROM 中，使其不丢失。 4.2.2 半导体存储器的选用原则存储器芯片的选用原则是由各种存储器芯片的不同特点所决定的，通常有如下几个层次的选用。 1．RAM 和 ROM 的选用 RAM 是一种随机读写存储器（Random Access Memory）。它的突出优点是读写方便，使用灵活；缺点是一旦停电所存信息就会丢失。一般用作各种二进制信息的临时或缓冲存储，如存放当前正在执行的程序和数据、作为 I/O 数据缓冲存储器和用作堆栈等。此外，在后备电源及掉电保护电路的支持下，也可作为存放系统参数的存储器。而 ROM 是一种只读存储器（Read-Only Memory），其特点是一旦写入，在工作过程中就只能读出不能重写，即使掉电内容也不会丢失。因此主要用于存放各种系统软件、应用程序和常数、 - 108 -.

(5) 第4章. 存储器. 表格等。 2．RAM 类型的选用 SRAM 状态稳定，接口简单，速度高，但集成度低，成本高，功耗也较大，一般只用于高速缓存器和小容量内存系统。DRAM 集成度高，功耗小，价格低，一般用它组成大容量的内存系统。 IRAM 兼具 SRAM 和 DRAM 的优点，是一种应用前景较广的产品。 3．ROM 类型的选用掩模 ROM 和 PROM 只用于大批量生产的微机产品；产品研制和小批量生产时，宜选用 EPROM 和 EEPROM 芯片。闪速存储器（Flash Memory）兼具有 EEPROM 和 SRAM 的优点，主要用来构成移动存储器（如优盘）和用作小型磁盘的替代品。目前，闪存技术已大量用于便携式计算机、数码相机和 MP3、MP4 播放器等设备中。闪存也被用作内存，用于内容不经常改变且对写入速度要求不高的场合，如微机的 BIOS、IC 卡的数据记录单元等。 4．芯片型号的选用无论选用哪类具体芯片，通常都应考虑存取速度、存储容量、结构和价格等因素。存取速度应取与 CPU 时序相匹配的芯片。否则，如速度慢了，要增加必要的时序匹配电路；速度太快了，又会造成不必要的浪费，使成本增加。存储芯片的容量和结构直接关系到系统组成的形式和成本的高低。一般在满足存储系统总容量的限度内，尽可能选用集成度高、存储容量大、字长等于或接近于存储器字长的芯片。这样使用芯片少，总线负载轻，也有利于简化接口电路设计，提高系统可靠性。. 4.3 存储器芯片与存储条的接口特性存储器芯片的接口特性实质上就是指它有哪些与 CPU 总线相关的信号线，以及这些信号线相互间的定时关系。了解存储器芯片的接口特性就是要弄清楚这些信号线与 CPU 三大总线的连接关系。 4.3.1 各类存储器芯片的接口共性如图 4.2 所示，除电源和地线外，各种存储器芯片都有 4 类外部引脚：地址线、数据线、片选线和读/写控制线。不同类型和型号的芯片，这些引脚信号的含义和功能基本相同：. 地. A0. D0. A1. D1. 线. 线 An 读允许. OE. 写允许. WE. 图 4.2 z. 数据. 址. Dm. CS. 片选. 存储器芯片的通用引脚. 地址线 A0～An 用于选择存储器芯片中的存储单元，差别在于不同容量和型号的芯片，其地址线的数量可能不同。地址线的条数决定存储器芯片中存储单元的个数，如有 10 根地 - 109 -.

(6) 计算机硬件技术及应用基础（上册·微机原理部分）址线（A0～A9）的存储器芯片通常有 1K 个存储单元；有 20 根地址线（A0～A19）的存储器芯片通常有 1M 个存储单元。 z. 数据线 D0～Dm 用于向存储器芯片写入或从存储器芯片读出数据。不同型号的芯片，数据线的位数可能不同，它决定于存储器芯片的字长。存储器芯片的字长通常有 1 位、4 位和 8 位等。. z. 片选线 CS （或芯片允许线 CE ）用于选择芯片。各种存储器芯片都至少有一个片选线（ CS ）或芯片允许线（ CE ），只有在所有片选信号有效，芯片被选中时，CPU 才可以对存储单元进行读/写操作。. z. 读/写控制线（ OE 、 WE ）用于控制存储器芯片中数据的读出或写入，差别在于不同种类存储器芯片的读/写控制线设置有所区别。掩模 ROM、PROM 和 EPROM 只有一根输出允；SRAM 许线 OE ；EEPROM 和 Flash Memory 有输出允许线（ OE ）和写允许线（ WE ），又有写允许线（ WE ），的读/写控制线的设置方法通常有两类，一类既有输出允许线（ OE ），利用 WE 的两种状态 0 和 1 区分写和读。另一类只有 1 根读/写控制线（ WE ）. 图 4.3 至图 4.6 给出了部分常用 EPROM、SRAM，以及典型 EEPROM 和典型 Flash Memory 芯片的外部引脚排列图。 27128. 2764. 16K×8 8K×8. → → → → → → → → → → → → → →. 2732. 2716. 2716. 2732. 2764. 4K×8. 2K×8. 2K×8. 4K×8. 8K×8. VPP A12. → → → → → → → → → → → →. → → → → → → → → → → → →. 1. 28. 2. 27. VCC. ←. PGM. A7. 3(1). (24)26. VCC. VCC. A6. 4(2). (23)25. A8. A5. 5(3). (22)24. A9. ← ←. A4. 6(4). (21)23. VPP. A3. 7(5). (20)22. A2. 8(6). (19)21. A1. 9(7). (18)20. A0. 10(8). (17)19. D7. D0. 11(9). (16)18. D6. D1. 12(10). (15)17. D5. D2. 13(11). (14)16. D4. GND. 14(12). (13)15. D3. 图 4.3. 27128 16K×8. OE. A10 CE. /PGM. A11 OE. /VPP. ← ← ← ← ← ← ←. A13. ← ← ← ← ← CE. ← ← ← ← ←. ← ← ← ← ← ← ← ← ← ← ←. 部分 EPROM 芯片的引脚排列. 从图 4.3 至图 4.6 中可以看出，就地址线、数据线、片选线和读/写控制线而言，上述各类存储芯片确实大同小异。这些引脚信号线与 CPU 三大总线的接口方法也基本相同，这就是存储器芯片的接口共性。它们与 CPU 的连接方法一般为： ① 地址线 A0～An 通常与 CPU 的低位地址线 A0～An 直接相连。 ② 数据线 D0～Dm 与 CPU 的某（m+1）位数据线直接相连。 ③ 芯片允许线 CE （或片选线 CS ）与 An+1 位以上的 CPU 高位地址线经译码后产生的片选信号相连。. - 110 -.

(7) 第4章. 8K×8. 4K×8. 2K×8. 2K×8. NC. NC. 1. A12. NC. 2. → → → → → → → → → → → →. → → → → → → → → → → → →. 28 27. 4K×8 VCC WE. A7. 3(1). (24)26. VCC. NC. A6. 4(2). (23)25. A8. A5. 5(3). (22)24. A9. ← ←. A4. 6(4). (21)23. WE. A11. A3. 7(5). (20)22. OE. A2. 8(6). (19)21. A10. A1. 9(7). (18)20. CE. A0. 10(8). (17)19. D0. 11(9). (16)18. D7 D6. D1. 12(10). (15)17. D5. D2. 13(11). (14)16. D4. GND. 14(12). (13)15. D3. ← ← ← ← ← ← ← ←. 存储器. 8K×8. ← ← ← ← ← ← ← ← ← ← ← ← ← ←. 如 2128、6116 等如 6232 等如 6264 等. 图 4.4. RDY/ BUSY NC A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND. 图 4.5. 部分 SRAM 芯片的引脚排列. 1 2. 28 27. VCC. 3 4 5 EEPROM 6 2817A 7 8 9 10. 26 25 24 23 22 21 20 19. NC A8 A9 NC. 11 12 13. 18 17 16. 14. 15. VPP A14 A13 A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 VSS. WE. OE A10 CE. D7 D6 D5 D4 D3. 典型 EEPROM 芯片引脚信号. 图 4.6. 32 1 2 31 30 3 29 4 28 5 27 6 26 7 AT29C010A 25 8 24 9 10 23 22 11 12 21 20 13 19 14 18 15 16 17. VCC WE. NC A14 A13 A8 A9 A11 OE A10 CE. D7 D6 D5 D4 D3. 典型 Flash 芯片引脚信号. ④ 读/写控制线在存储器芯片的存取速度与 CPU 匹配时，与 CPU 控制总线组合形成的读/写控制信号（如 MEMR 和 MEMW ）直连；对存取速度不匹配的存储器芯片，即不能在 CPU 的读写周期内完成数据读/写操作时，就需要引入时序匹配逻辑（等待信号产生电路），才能相连。当然，具体的接口方法也不尽然，可以很灵活地组合。图 4.7 给出了这几种芯片的接口方法示例。分别设有读和写控制线的 SRAM 芯片与 EEPROM 和 Flash Memory 芯片的接口几乎完全相同，只是对 EEPROM 芯片编程时，通常要用 RDY/ BUSY 状态产生中断请求信号或作为查询的状态信号。. - 111 -.

(8) 计算机硬件技术及应用基础（上册·微机原理部分）. A0～An. AB0～n DB0～7. A0～An. AB0～n. D0～D7. 高位 AB. DB0～7 高位 AB. D0～D7 译码. RD CE. WR IO/ M. EPROM RD IO/ M. ≥1 MR. OE. 中断请求. （a）EPROM 接口图 4.7. 译码. CE. SRAM. 控 MR OE Flash 制 MW WE 逻辑 EEPROM RDY/ BUSY. （b）SRAM、EEPROM 和 Flash 接口. EPROM、SRAM、EEPROM 和 Flash 接口方法示例. 4.3.2 DRAM 芯片与存储条的接口特性 1．DRAM 芯片的接口特殊性 DRAM 在原理上是靠电荷存储器件（或电容）存储信息，由于电容存在漏电现象，电荷会随着电容放电而泄漏，从而导致信息丢失，所以需定时刷新来补充电荷。此外，由于 DRAM 芯片集成度高，存储容量大，为节省外部引脚，其地址输入一般采用两路复用锁存方式，即把地址信号分为两组共用几根地址输入线，分两次把它们送入芯片内部锁存起来。因此，DRAM 在构造上和外部引脚的设置上与 SRAM 差别也较大，故与 CPU 接口时表现出更多的特殊性。为说明 DRAM 芯片的接口特性，图 4.8 和图 4.9 分别给出了 64K×1 位的 DRAM 芯片 2164A 的外部引脚和内部结构。从图 4.8、图 4.9 可以看出 DRAM 芯片在结构和外部引脚设置上的一些特点：. z. NC. 1. 16. VSS. DIN. 2. 15. CAS. WE. 3. 14. DOUT. RAS. 4 5. 2164A 13 12. A6. A0 A1. 6. 11. A4. A2. 7. 10. A5. VCC. 8. 9. A7. 图 4.8. 2164A 外部引脚. A3. 从内部结构看，DRAM 存储体一般由 4 个 N 行×N 列矩阵组成，如 2164A 由 4 个 128 ×128 的存储矩阵组成。每个存储矩阵由 N 条行地址线和 N 条列地址线进行选择。N 条行地址线经过行译码器选择 2N 行，N 条列地址线经过列译码器选择 2N 列。. z. DRAM 芯片没有专门的片选线（ CE ），而是设置了一条行选通线 RAS 和一条列选通线. z. CAS 。使用中可用行选通线 RAS 和列选通线 CAS 兼作片选信号。 DRAM 芯片的数据线不是输入、输出公用的双向线，而是两根分设的输入、输出线 Din 和 Dout。由 1 根读写控制信号线 WE 控制读出和写入。当 WE 为高电平时，读出；当 WE 为低电平时，写入。 - 112 -.

(9) 第4章. 8 位行地址锁存. 128×128 存储矩阵. 7. 刷新放大器. A0～A7 7. 4选1 I/O 控制. 1/128 列译码. 刷新放大器. 128×128 存储矩阵. 行时钟缓冲器. RA7. 128×128 存储矩阵刷新放大器. 1/128 列译码 8 位列地址锁存. RAS. 1/128 行译码. 数据输出缓冲器. Dout. 刷新放大器. 1/128 行译码. 列时钟缓冲器. 存储器. 写允许时钟缓冲器. 128×128 存储矩阵. CA7. 数据输入缓冲器. CAS WE. DIN. 图 4.9 z. 2164A 内部结构. DRAM 为节省外部引线，其地址线采用二路复用工作方式。如要实现 64K 个存储单元的 DRAM 寻址，需要 16 条地址线，而 2164A 只有 A0～A7 这 8 条地址线。所以，来自 CPU 的地址信号要分为行地址和列地址分别在行选通信号 RAS 和列选通信号 CAS 的控制下送入芯片内部锁存，再经行地址和列地址译码，选中一个单元进行读写。与此同时，4 个矩阵也在行地址控制下刷新。芯片如果只加行选通信号 RAS ，不加列选通信号 CAS ，可以把行地址加到行译码器，使指定的 4 行存储单元只被刷新，而不读数写数，这时数据输出端为高阻态。. 由此可见，DRAM 在与 CPU 接口时有两个特殊问题需要考虑： z. 一是刷新问题。由于 DRAM 芯片的刷新周期一般不能大于 2ms，利用芯片正常的读写实现刷新显然是不可靠的，需要加专门的定时刷新电路。这个电路能够在刷新时提供行选通信号，并且提供连续的行地址，保证在 2ms 以内将全部行地址循环一次。实现 DRAM 正常读/写和定时刷新的控制方法有多种，可以由 CPU 通过一定控制逻辑实现，也可以用 DMA 控制器实现，还可以用专用 DRAM 控制器实现。. z. 二是地址信号输入问题。来自 CPU 的地址线需通过地址多路复用器转换成行地址和列地址，由行地址选通信号 RAS 和列地址选通信号 CAS 控制，分两次送给 DRAM。. 图 4.10 所示为 PC/XT 微机的 DRAM 简化电路图，图中由 8 片 2164DRAM 组成 64KB 的存储器，LS158 是二选一数据选择器，LS245 为总线驱动器。当 CPU 读写存储器的某个单元时，首先由行列锁存信号电路送出行地址锁存信号 RAS ，同时 ADDSEL=0，使 LS158 的 A 端口导通，CPU 将 8 位行地址信号 A0～A7 通过 LS158 的 A 口加到存储器芯片上，并由 RAS 控制锁存于 2164 芯片内部的行地址锁存器。60ns 后，ADDSEL=1，使 LS158 的 B 端口导通，CPU 将 8 位列地址信号 A8～A15 通过 LS158 的 B 口加到存储器芯片上，延时 40ns 后，由 CAS 控制锁存于 2164 芯片内部的列地址锁存器。最后在存储器读/写信号 MEMR / MEMW 控制下，实现数据的读写。. - 113 -.

(10) 计算机硬件技术及应用基础（上册·微机原理部分） 2164×8. LS158. A0～A7. A A0 ～ A7. 数据选择器 MEMW. A8～A15. B S. CAS. 0. RAS. 0. ADDSEL …. LS245. A. B. DR. E. CAS RAS. D1 D0. …. D0 D1. D8. WE. D7. MEMR RAMADSEL. 图 4.10. DRAM 读写简化电路示意图. 图中省去了 DRAM 刷新控制电路。在 PC/XT 机中，DRAM 的刷新控制是利用 DMA 控制器 8237 的通道 0 来实现的。刷新过程是利用定时/计数器 8253 产生 15.12μs 的周期性定时信号向 8237 的 DMA 通道 0 发出 DMA 请求，当 8237 通道 0 响应该 DMA 请求时，在其 DACK 0 端产生一个低电平有效的应答信号，使列地址信号 CAS 为高电平，而行地址信号 RAS 为低电平。最后由 DMA 控制器送出刷新的行地址，实现一次刷新。为了进一步简化 DRAM 芯片的接口设计，方便用户，20 世纪 90 年代以来，新推出并广泛使用了两种新型先进的 DRAM 芯片：一种是将动态刷新逻辑和地址多路复用逻辑集成于 DRAM 芯片内的 IRAM（组合 RAM）芯片；另一种是在一般 DRAM 芯片内集成了动态刷新逻辑和一个小容量 SRAM Cache 的 EDRAM（增强型 DRAM）芯片。 2．DRAM 存储条的接口特性目前，微机系统中使用的内存都是将多片 DRAM 芯片塑封在一个长条型印刷电路板上的 DRAM 内存条，以便于减小体积、扩充容量和更换模块。内存条有 SIMM（Single In-Line Memory Module，单列直插存储模块）、DIMM（Dual In-Line Memory Module，双列直插存储模块）和 RIMM （Rambus In-Line Memory Module）三种结构。 SIMM 的常用规格有 1MB、4MB、8MB、16MB、32MB 和 64MB 等。按外部引线主要有 30 线和 72 线两种，30 线 SIMM 的数据线有 8 位和 9 位（带 1 位奇偶校验位）两种，需要用四条 SIMM 组成一组来构成 32 位数据宽度的主存储器；72 线的 SIMM 可提供 32 位的有效数据位和 4 位奇偶校验位，用一条就可构成 32 位数据宽度的主存储器。72 线的 SIMM 是 486 微机和早期 Pentium 微机的主流配置，所用存储器基本上都是 EDO DRAM（Extended Data Output DRAM，扩展数据输出 DRAM），访问时间为 60～70ns。 DIMM 的常用规格有 32MB、64MB、128MB、256MB 和 512MB 等，外部引线为 168 线。这种内存条可提供 64 位的有效数据位和 8 位奇偶校验位，所以只需一个 DIMM 就可构成具有某种容量和 64 位数据宽度的主存储器。它所使用的存储器是 SDRAM（Synchronous DRAM，同步动态随机存储器），访问时间小于 10ns，是 Pentium II/Pentium III 微机中流行的标准内存配置。但随着处理器前端总线的不断提高，SDRAM 已经无法满足新型处理器的需要了，目前 DIMM 结构的 - 114 -.

(11) 第4章. 存储器. SDRAM 也已退出了主流市场。最新式的 RIMM 接插结构的内存条外部引线为 184 线，也可提供 64 位的有效数据位和 8 位奇偶校验位，是目前 Pentium 4 微机的主流内存配置。它使用的存储器有两种：一种是 DDR SDRAM （Double Data Rate SDRAM，双倍速率同步 DRAM）或 DDR2 SDRAM（4 倍速率同步 DRAM），其实际数据传输速率是普通 SDRAM 的 2 倍或 4 倍；另一种是 RDRAM（Rambus DRAM），最高传输速率可达 3.2GB/s，多用于 Pentium 4 服务器和工作站中。图 4.11 给出了 DIMM 结构的 SDRAM 和 RIMM 结构的 DDR SDRAM 内存条的实物样例。从外形上看 DDR 内存条与 SDRAM 相比差别并不大，它们具有同样的长度与同样的引脚距离。只不过 DDR 内存条有 184 个引脚，金手指中也只有一个缺口，而 SDRAM 内存条是 168 个引脚，并且有两个缺口。. （a）168 线 256MB SDRAM 内存条. （b）184 线 256MB DDR SDRAM 内存条图 4.11. SDRAM 内存条和 DDR SDRAM 内存条实物样例. 在选购和安装内存条时，除要关心内存条的访问速率外，还要特别注意内存条数据宽度与 CPU 数据总线宽度的关系。例如：用 72 线的 SIMM 构成 64 位的存储器，则要两条为一组；而用 168 线的 DIMM 或 184 线的 RIMM，一条就可构成 64 位的存储器。但要注意，同一台微机中，一般要么装 72 线 SIMM 内存条，要么装 168 线或 184 线 DIMM 内存条，不能混装。. 4.4 内存储器 4.4.1 内存储器组织原理内存储器的构成即是用存储器芯片构成存储器系统。主要任务包括存储器结构的确定、存储器芯片的选配和存储器接口的设计。 1．存储器结构的确定存储器结构的确定，主要指采用单存储体结构还是多存储体结构。微机系统中，存储器一般都按字节编址、以字节（8 位）为单位构成。对于 CPU 的外部数据总线为 8 位的微机系统（如 8088. - 115 -.

(12) 计算机硬件技术及应用基础（上册·微机原理部分）系统），其存储器只需用单体结构；对于 CPU 的外部数据总线为 16 位的微机系统（如 8086/80286 系统等），为了支持 8 位字节操作和 16 位字操作，一般需采用双体结构。如图 4.12 所示，给出了 80286 的存储器结构。. 地址锁存器. A0～A23 BHE. A1～A23 地址总线 BHE. A0. FFFFFEH. FFFFFFH. BLE. FFFFFCH. FFFFFDH. 000002H 000000H. 000003H. 奇数存储体. 80286. 偶数存储体. D0～D7. 000001H D8～D15. D0～D15. 数据总线. 图 4.12. 80286 存储器结构. 图中，80286 的 16MB 存储器被分成两个容量为 8MB 的存储体，一个由偶数地址单元组成，称为偶数存储体；另一个由奇数地址单元组成，称为奇数存储体。两个存储体的地址线连法相同，均与 CPU 的地址总线 A1～A23 相连，用于选择体内存储单元；而数据线则分别与数据总线的 D0～D7 和 D8～D15 相连。高位允许信号 BHE 和低位允许信号 BLE （A0）分别用作奇数存储体和偶数存储体的选通信号，这两个信号结合用于选择 8 位字节和 16 位字操作，选择功能如表 4.1 所示。表 4.1. BHE. BHE 和 BLE （A0）对 8 位和 16 位操作的选择控制表功能. BLE （A0）. 0. 0. 允许两个存储体进行 16 位数据传送. 0. 1. 允许奇数存储体进行 8 位数据传送. 1. 0. 允许偶数存储体进行 8 位数据传送. 1. 1. 两个存储体都未选中. 当 BLE 和 BHE 中只有一个为低电平有效时，由 A1～A23 选中偶数存储体或奇数存储体中的一个字节单元进行 8 位字节传送操作；若 BLE 和 BHE 同时为低电平有效时，将选择偶数存储体中的一个字节单元与奇数存储体中的一个字节单元组成 16 位的字，进行字传送。这时又分两种情况，若字地址是偶数，即字对准时，组成字的两个字节单元的地址除最低位不同外，对应 A1～A23 的地址编码均相同，即可由 CPU 地址总线 A1～A23 发出的地址编码同时选中这两个字节单元，在一个总线周期内完成字传送；若字地址不是偶数，即字未对准时，组成字的两个字节单元（如 00001H 和 00002H）的地址除最低位不同外，对应 A1 的地址编码也不相同，即不可能由 CPU 地址总线 A1～A23 发出的地址编码同时选中这两个字节单元，这时，CPU 就必须分两次发出不同的地址编 - 116 -.

(13) 第4章. 存储器. 码分别对这两个字节单元进行读/写，并在 CPU 内部进行高低字节交换才能完成 16 位的字操作，即需两个总线周期才能完成字传送。对于 CPU 的外部数据总线为 32 位的微机系统（如 80386/80486 系统），一般要使用 4 体结构，以支持 8 位字节、16 位字和 32 位双字操作；而对于 CPU 的外部数据总线为 64 位的微机系统（如 Pentium 系列机），一般要使用 8 体结构，以支持 8 位字节、16 位字、32 位双字和 64 位四字操作。图 4.13 给出了 Pentium 系统的存储器结构，它将整个存储器分成 8 个存储体，分别使用 BE 0 ～ BE 7 作为体选控制信号，以构成 64 位数据。当 BE 0 ～ BE 7 同时有效且四字对准时，在一个总线周期里就可以完成 64 位数据的存储器读写操作。 Pentium A3～A31. 地址锁存器. A3～A31. BE 0. 存储体 0. BE1 BE 2. 存储体 1. 存储体 2. 存储体 7. BE 7. D0～D63. 数据收/发驱动器. D0～D7. D8～D15. D16～D23. D56～D63. D0～D63. 图 4.13. Pentium 存储器结构. 无论是 80286 的双体结构还是 Pentium 的多体结构，不同存储体除数据线和体选控制线的连接有所不同外，地址总线的连接基本相同。所以，存储器的设计可归结为（8 位）单体存储器的设计。 2．存储器芯片的选配存储器芯片的选配包括芯片的选择和组配。在按 4.2.2 节的选用原则选定芯片后，需要根据芯片的结构和所需构成的存储器的容量，进行芯片的组配。而所谓存储器芯片的组配，实际上就是存储器位、字的扩展。（1）存储器位扩展位扩展是指增加存储芯片的数据位数。实际存储芯片的数据位数（字长）有 1 位、4 位和 8 位的，当用字长不足 8 位的存储芯片构成内存时，就需要进行位扩展，以构成具有 8 位字长的存储体。例如，要用 1K×1 位的存储芯片构成 1KB 存储器，就需要 8 个芯片连在一起，如图 4.14（a）所示。图中各存储芯片的对应地址线、读写控制线（ WE ）和片选信号（ CS ）分别并连在一起，而数据线则分别连接到数据总线的不同位线上。该芯片组可等效为图 4.14（b）所示的 1K×8 位芯片。当 CPU 访问该 1KB 存储器时，其发出的地址和控制信号同时传给 8 个芯片，选中各芯片中具有相同地址的单元，8 个芯片的各数据位就组成同一个字节的 8 位，其内容被同时读至数据总线的相应位或数据总线上的内容被同时写入相应单元，完成对一个字节的读/写操作。. - 117 -.

(14) 计算机硬件技术及应用基础（上册·微机原理部分）. CS. 7 6. WE. D0～D7. 4 D. 3 D. CS. 2 D. 1 D. 0 D. 1K×1 位. D. A0 地址总 A9 线. A0 A9. D. A0～A9. …. 数据总线. 5 D. …. D7 D6 D5 D4 D3 D2 D1 D0. WE. （b）等效的 1K×8 位芯片. （a）用 1K×1 位芯片组成的 1KB 存储器图 4.14. 1K×8 位芯片. 位扩展示例. （2）存储器字扩展字扩展是指增加存储器的字节数量。当用一片字长为 8 位的存储芯片或经位扩展后的一个 8 位芯片组不能满足存储器容量的要求时，就要进行字扩展，以满足字数（地址单元数）的要求。例如，用 1K×8 位芯片（或芯片组）实现 4KB 存储器，需要 4 个芯片（或 4 个芯片组）进行字扩展，如图 4.15 所示。 4K×8 位芯片 10. A0～A9 A10 A11. CS. WE D0～D7. Y0 Y1 Y2 Y3 译码器. A0～A9. CS. A0～A9. CS. A0～A9. CS. A0～A9. CS. 1K×8 位（3#）. 1K×8 位（2#）. 1K×8 位（1#）. 1K×8 位（0#）. D0～D7. D0～D7. D0～D7. D0～D7. WE. WE. WE. WE. 8. 图 4.15. 字扩展示例. 各芯片或芯片组的地址线（A0～A9）、数据线（D0～D7）和读/写控制线（ WE ）按信号名称分别对应并连，而片选线则分连到片选地址译码器的不同输出端。系统的高位地址线 A10 和 A11 作为译码器的输入。当 A11A10=00 时，选中芯片 0#；当 A11A10=01 时，选中芯片 1#；当 A11A10=10 时，选中芯片 2#；当 A11A10=11 时，选中芯片 3#。每个芯片有不同的片地址，即扩展了存储单元数。该存储器也可等效为一个 4K×8 位存储器芯片。当选用的存储芯片的字长和容量均不满足存储器字长和容量的要求时，就需要同时进行位扩展和字扩展。这实际上是先对存储芯片进行位扩展以满足存储器字长的要求，然后对位扩展后的芯片组进行字扩展以满足存储单元数的要求。有关字位扩展的实例见 4.4.2 节中的例 4.2。 3．存储器接口的设计存储器接口的设计实际上就是要解决存储器同 CPU 三大总线的正确连接与时序匹配问题。其中数据线的连接比较简单，是与 CPU 的相应数据总线直连；读/写控制线在时序匹配时，也是与. - 118 -.

(15) 第4章. 存储器. CPU 相应控制线经译码产生的读/写控制信号（如 MEMR / MEMW ）直连；而与地址总线的连接，本质上就是在存储器地址分配的基础上实现地址译码，以保证 CPU 能对存储器中的所有单元正确寻址。它又包括两个方面：芯片选择和片内单元选择。通常，芯片内部的存储单元由 CPU 输出的低位地址线完成选择，而芯片选择信号则是通过对 CPU 的高位地址线译码得到。地址总线高位、低位的划分，由芯片的地址单元数（字数）决定，如 8K×n 位芯片对应的低位地址线，一般为 A0～A12 共 13 位，1M×n 位芯片对应的低位地址线，一般为 A0～A19 共 20 位等，其余部分均为高位地址线。根据对高位地址总线的译码方案不同，通常有线选法、局部译码法和全译码法三种片选控制方法。（1）线选法线选法的原理如图 4.16 所示，它是将余下的高位地址线分别作为各个存储器芯片的片选信号。这种方法译码简单，无需译码器，但用于片选的地址线（A13～A10）在每次寻址时只能有一位有效，不允许同时有多位有效。主要缺点是存储空间的利用率低，由于 A15 和 A14 未参与高端译码，每个芯片实际上都占据了 4 个 1KB 的地址空间。此外，各芯片使用的地址空间不连续。 A0～A9. 10. A0～A11. A0～A11. A0～A11. A0～A11. 1KB （0）. 1KB （1）. 1KB （2）. 1KB （3）. CS. CS. CS. CS. A10 A11 A12 A13 A14 A15. 图 4.16. 线选法. （2）局部译码法局部译码法的原理如图 4.17 所示，它是对余下高位地址总线中的一部分进行译码，译码输出作为各存储器芯片的片选控制信号。这种方法由于部分高端地址线未参与译码，也存在地址区域重复使用，致使存储空间利用率不高的问题。一般在线选法不够用，而又不需要全部地址空间时，使用这种方法。（3）全译码法全译码法的原理如图 4.18 所示，它是对余下高位地址线全部译码，译码输出作为各存储器芯片的片选控制信号。与前两种译码方法相比，全译码法存储空间利用率最高且译出的地址连续，不存在地址重复使用问题，但译码电路最复杂。. - 119 -.

(16) 计算机硬件技术及应用基础（上册·微机原理部分） 11. A0～A10. 13. A0～A12 A0～A10 2KB （0）. A0～A10 2KB （1）. CS. CS. A0～A12 8KB （0）. A0～A10 2KB （7）. …. CS. CS. Y0. CS. 图 4.17. Y1 Y3. …. A15. Y7. 译码器. …. A13. Y1. ～. 译码器. CS. Y0. …. A11～A15 中任三根. A0～A12 A0～A12 8KB 8KB （1） … （3）. 图 4.18. 局部译码法. 全译码法. 无论是局部译码还是全译码，译码方案既可采用门电路或译码器芯片实现，也可采用 PROM 等可编程逻辑器件实现。 4.4.2 内存储器设计举例例 4.1. 试用 8K×8 位的 EPROM（2764）和 8K×8 位的 SRAM（6264）及 74LS138 译码器为. 某 8 位微机系统（地址总线宽度为 20 位）构成一个 16KB ROM 和 16KB RAM 的存储器系统，要求 RAM 的起始地址为 00000H，ROM 的起始地址为 80000H。本例 EPROM 和 SRAM 芯片均为 8K×8 位的存储器芯片，无须进行位扩展。要构成 16KB 的 ROM 和 16KB 的 RAM 分别需要 2 片 2764 和 2 片 6264。地址总线的低 13 位（A0～A12）要用作片内地址线选择，余下的 7 根高位地址线 A13～A19 经过地址译码来产生 4 个芯片的片选信号。为确定译码方案，先列出各芯片的地址范围和存储器地址位分配，如表 4.2 所示。表 4.2 例 4.1 存储器地址位分配和芯片地址范围地址位分配. 芯片. 地址范围. A12～A0. A19A18A17A16A15A14A13 6264-1. 0. 0. 0. 0. 0. 0. 0. 0000～1FFFH. 00000～01FFFH. 6264-2. 0. 0. 0. 0. 0. 0. 1. 0000～1FFFH. 02000～03FFFH. 2764-1. 1. 0. 0. 0. 0. 0. 0. 0000～1FFFH. 80000～81FFFH. 2764-2. 1. 0. 0. 0. 0. 0. 1. 0000～1FFFH. 82000～83FFFH. 由表 4.2 可以看出，虽然 2 片 6264 和 2 片 2764 的地址编码较分散，但 4 个芯片的高位地址除 A19 和 A13 不同外，A18～A14 均相同。存储器译码方案当然可以选用 2-4 译码器或门电路对 A19 和 A13 进行译码来产生 4 个芯片的片选信号。但此例要求用 3-8 译码器 74LS138 译码，这时可选择 A19、A14 和 A13 作译码输入，A18～A15 作译码器的使能控制信号，译码器的输出 Y 0 、Y 1 、Y 4 和. Y 5 分别用作 2 片 6264 和 2 片 2764 的片选信号。存储器扩展电路如图 4.19 所示。例 4.2 试用 4K×4 位的 SRAM 芯片为某 8088 微机系统构成一个 16KB 的 RAM 存储器，RAM 的起始地址为 0BC000H。. - 120 -.

(17) 第4章. 13. A0～A12 A13 A14 A19 M / IO. A18 A17 A16 A15. ≥1. 存储器. A B C E3. Y0. Y1 Y4 Y5. E1 译码器. A0～A12. E2. A0～A12. CE. 2764-2. RD WR D0～D7. CE. A0～A12 CE. A0～A12 CE. 6264-2. 6264-1. 2764-1. D0～D7 OE WE. D0～D7. OE. 图 4.19. 用 6264 和 2764 构成的存储器. D0～D7. OE. D0～D7 OE WE. 8. 该例 SRAM 芯片字长不足 8 位，需用 2 个芯片为一组进行位扩展，位扩展后每组存储容量为 4K×8 位。要构成 16KB 的 RAM 存储器还需用 4 组芯片进行字扩展，CPU 的低位地址线 A0～A11 用于组内存储单元选择，余下的高位地址线 A12～A19 经过地址译码来产生 4 个芯片组的片选信号。同样，为确定译码方案，先列出各芯片组的地址范围和存储器地址位分配，如表 4.3 所示。表 4.3 例 4.2 存储器地址位分配和芯片组地址范围地址位分配. 芯片组号. A11～A0. A19A18A17A16A15A14A13 A12. 地址范围. 0. 1. 0. 1. 1. 1. 1. 0. 0. 000～FFFH. 0BC000～0BCFFFH. 1. 1. 0. 1. 1. 1. 1. 0. 1. 000～FFFH. 0BD000～0BDFFFH. 2. 1. 0. 1. 1. 1. 1. 1. 0. 000～FFFH. 0BE000～0BEFFFH. 3. 1. 0. 1. 1. 1. 1. 1. 1. 000～FFFH. 0BF000～0BFFFFH. 据此可确定译码方案：用 3-8 译码器对 A14、A13 和 A12 地址信号进行译码来产生 4 个芯片组的片选信号，A19～A15 用作 3-8 译码器的使能信号。相应的字位扩展设计如图 4.20 所示，每组芯片内部地址线、片选线和读/写控制线并连，数据线分连；各组间地址线、数据线和读/写控制线对应并连，而片选线分别与译码输出相连。例 4.3 试用 16K×8 位的 SRAM 芯片为某 8086 微机系统设计一个 256KB 的 RAM 存储器系统，RAM 的起始地址为 00000H。 8086 为 16 位数据总线的微处理器，要支持 8 位和 16 位的数据传送操作，其存储器需采用双体结构，即要将 256KB 的存储器分为两个容量为 128KB 的偶数存储体和奇数存储体，每个存储体均需 8 个 16K×8 位的芯片组成。这时，两个存储体中各存储芯片的地址位分配如表 4.4 所示。两个存储体中，对应芯片的地址位分配除 A0 不同外，其他位均相同，所以两个存储体的片选地址译码既可采用独立的地址译码，又可采用统一的地址译码。采用独立的地址译码时，各存储体使用相同的读/写控制信号，而用字节选择信号（ BLE 和 BHE ）作译码器的使能控制信号；采 - 121 -.

(18) 计算机硬件技术及应用基础（上册·微机原理部分）用统一的地址译码时，则用字节选择信号（ BLE 和 BHE ）与 CPU 的读/写信号组合产生各存储体的读/写信号。本例采用独立的地址译码方法，用 3-8 译码器 74LS138 对 A17、A16 和 A15 进行译码来产生 8 个芯片的片选信号，BLE 和 BHE 分别作为偶数存储体和奇数存储体译码器的使能控制信号，存储器扩展电路如图 4.21 所示。 D0～D3. 8. D0～D7. 4 4 12. A0～A11. D0～D3 A0～A11. RD. OE. WR. WE. 4K×4 0-1#. CE. 1-1#. CE. 2-1#. CE. 3-1#. CE. D4～D7 44 A12 A13 A14. A0～A11. A. OE. B C. M /IO. 4K×4. WE. G2B. A18 A19 A17 A16 A15. D0～D3. 0-2#. CE. Y4. G2A. Y5 Y6. &. G1. 1-2#. CE. Y7. 图 4.20. 2-2#. CE. CE. 3-2#. 例 4.2 存储器连接图. 表 4.4 双体结构中存储器地址位分配偶数存储体芯片. A19A18A17A16A15. 奇数存储体. A14～A1. A0. 芯片. A19A18A17A16A15. A14～A1. A0. 0. 0. 0. 0. 0. 0. 0000～FFFFH. 0. 0. 0. 0. 0. 0. 0. 0000～FFFFH. 1. 1. 0. 0. 0. 0. 1. 0000～FFFFH. 0. 1. 0. 0. 0. 0. 1. 0000～FFFFH. 1. 2. 0. 0. 0. 1. 0. 0000～FFFFH. 0. 2. 0. 0. 0. 1. 0. 0000～FFFFH. 1. 3. 0. 0. 0. 1. 1. 0000～FFFFH. 0. 3. 0. 0. 0. 1. 1. 0000～FFFFH. 1. 4. 0. 0. 1. 0. 0. 0000～FFFFH. 0. 4. 0. 0. 1. 0. 0. 0000～FFFFH. 1. 5. 0. 0. 1. 0. 1. 0000～FFFFH. 0. 5. 0. 0. 1. 0. 1. 0000～FFFFH. 1. 6. 0. 0. 1. 1. 0. 0000～FFFFH. 0. 6. 0. 0. 1. 1. 0. 0000～FFFFH. 1. 7. 0. 0. 1. 1. 1. 0000～FFFFH. 0. 7. 0. 0. 1. 1. 1. 0000～FFFFH. 1. 若此例改用统一地址译码，则可省去一个译码器，方法是将两个存储体中对应芯片共用一个译码输出信号，而用图 4.22 所示电路来产生两个存储体的读/写控制信号。. - 122 -.

(19) 第4章. 存储器. 奇数存储体. D8～D15 D0～D7. 8. A1～A14. 14. A18. D0～D7. 8. 16K×8. 128K×8. A0～A13. ≥1. OE. WE. A19 Y0. A B C. A15 A16 A17. CE. Y1. CE. Y2. CE. Y3. CE. Y4. G1. M/ IO. BHE. CE. Y5. G2A. Y6. G2B. Y7. CE. CE CE. 偶数存储体. D0～D7 16K×8. 128K×8. A1～A13 RD. OE. WR. WE. Y0. A B C. CE. Y1. CE. Y2. CE. Y3. CE. Y4. BLE. （A0）. 图 4.21. RD. ≥1. G1. Y5. G2A. Y6. G2B. Y7. CE CE. CE CE. 用 16K×8 位的 SRAM 芯片实现的 8086 存储器. RD. 偶数存储体 OE. 奇数存储体 OE. ≥1. 奇数存储体 WE. BLE. BLE ≥1. WR. ≥1. 偶数存储体 WE. WR. （a）偶数存储体读/写控制信号图 4.22. （b）奇数存储体读/写控制信号统一译码时读/写控制信号产生电路. 4.5 高速缓冲存储器基本原理现代高档微机系统中，为了提高存储器系统的性能，普遍在 CPU 与内存之间采用高速缓冲存 - 123 -.

(20) 计算机硬件技术及应用基础（上册·微机原理部分）储器（Cache）技术。即通过在 CPU 与内存之间设置一个小容量的高速局部存储器，而把由 DRAM 组成的大容量内存储器当作高速存储器来使用。 Cache 的有效性源于 CPU 对存储器的访问在时间和空间上所具有的局部区域性。大量的典型程序运行表明，CPU 从主存取指令或取数据，在一定时间内，只是对主存局部区域的访问。这是由于指令和数据在主存内都是连续存放的，而且程序中子程序和循环程序往往要多次重复执行，对数组的访问在时间上也相对集中，也即 CPU 取指令和访问数据产生的内存访问地址分布不是随机的，而是相对簇聚的，使得 CPU 在执行程序时，访存具有相对的局部性。因此，只要将 CPU 近期要用到的程序和数据，提前从主存送到 Cache，那么就可以做到 CPU 在一定时间内只访问 Cache，从而减少对内存的访问，这也就降低了 CPU 对内存存取速度的要求。 4.5.1 Cache 的基本结构和工作原理 Cache 的基本结构如图 4.23 所示。它由 Cache 存储器、地址映像机构和置换控制器几部分组成。置换控制器. N. 地址映像机构. Y. 命中?. Cache 存储器. Cache 页号内存段号（页号）. 页内地址. 内存. CPU 地址总线数据总线. 图 4.23. Cache 存储器结构. Cache 存储器是 Cache 的主体，存放由内存复制过来的内容。Cache 在管理上将内存和 Cache 存储器划分成大小相同的页，以页为单位交换信息。地址映像机构用于将 CPU 送来的内存地址转换为 Cache 地址。由于内存和 Cache 的页大小相同，它们有相同的页内偏移地址（即相同的低位地址），因此地址变换主要是内存的页号（高位地址）与 Cache 页号间的转换。这种地址变换是通过地址映像机构定义的转换函数来完成的，具体采用何种转换函数取决于 Cache 与内存间采用的地址映像方式。CPU 访问内存时，将地址总线送出的内存地址高位部分同存放在地址映像机构内部的地址标记相比较，以判别 CPU 要访问的地址单元是否在 Cache 中。若在，称为 Cache 命中，由转换函数将内存页号（高位地址）转换为 Cache 页号，得到 Cache 访问地址，CPU 可用极快的速度对它进行读/写操作；若不在，则称为 Cache 未命中，这时就需要从内存中访问，同时把与本次访问相邻近的存储区域（一页）内容复制到 Cache 中，并在地址映像机构中进行标记。置换控制器负责调页换页。当 Cache 内容已满，无法接受来自内存页的信息时，就必须由置换控制器按一定的置换算法来确定应从 Cache 内移走哪个页返回内存，而把新的内存页调入 Cache. - 124 -.

(21) 第4章. 存储器. 中。常用的置换算法有先进先出（FIFO）和最近最少使用（LRU）两种。 FIFO 算法总是将最先调入 Cache 的页置换出来，它不需要随时记录各页的使用情况，所以容易实现，开销小。但其缺点是可能把一些需要经常使用的程序（如循环程序）页也作为最早进入 Cache 的页而被置换出去。 LRU 算法是将近期最少使用的页置换出来。它需要随时记录 Cache 中各页的使用情况，以便确定哪个页是近期最少使用的页。LRU 算法的平均命中率比 FIFO 高，但实现起来比较复杂，系统开销较大。也有的微处理器（如龙芯 2F 等）中采用随机置换算法，其显著优点是置换控制简单，但缺点也是显然的。 4.5.2 Cache 与内存的映像关系从内存将某一部分内容调入高速缓冲存储器是以页为单位调动的。高速缓存中各页所存放的位置与主存中相应页的映像关系，决定于对高速缓存的管理策略。从原理上，可以把映像关系分为全关联方式、直接映射方式和分组关联方式三种。 1．全关联方式这种方式允许内存中任一页映像到 Cache 的任一页。假定内存地址为 NA=N+M 位，Cache 容量为 2C+M 字节，页面大小为 2M 字节，全关联映像方式如图 4.24 所示。这种映像方式可以从被占满的 Cache 中置换出任一旧页，映射方法较灵活，Cache 的利用率和命中率较高，因而缩小了页冲突率。缺点是内存页号全部要用作地址映像机构的“标记” ，这就使 Cache“标记”的位数较多，而且访问 Cache 时需要和 Cache 的全部“标记”位进行比较，才能判别出所访问的内存地址是否已在 Cache 内，所以地址转换速度较慢，而且需要采用某种置换算法将 Cache 中的内容调入调出，实现起来系统开销大。 Cache 存储器. 内存储器页0. 标记. 页0 页1. 标记. 页1. …. …. …. 页 2C-1. 标记. 页 2C-1. …. N位 Cache 地址 Cache 页号. 页内地址. M位. C位内存地址内存页号. N 位（N>C）. 图 4.24. 页内地址. M位. 全关联映像. - 125 -. 页 2 N- 1.

(22) 计算机硬件技术及应用基础（上册·微机原理部分） 2．直接映射方式直接映射方式是将内存中每个页映射到某一固定的 Cache 页中，如图 4.25 所示。内存按 Cache 大小分为若干个段，段内再划分成与 Cache 相同的页，每段按对应的页号进行映射，也即 Cache 中的各页只接收主存中相同页号的内容。在这种映像方式中，地址映像机构只需保存内存段号作为 Cache“标记”。地址映像时，只需根据 CPU 地址总线送出的内存页号找到 Cache 页，然后根据 “标记”是否与内存段号相符来判断，若相同且有效位为“1” ，表示命中，可根据页内地址从 Cache 中取得信息；若不符或有效位为“0” ，则表示未命中，就需要从主存读入新的页来置换旧页。 Cache 存储器. 内存储器页0 页1. 标记 T位. 页 2C-1. …. …. 页0 页1. …. 标记标记. …. 页 2C-1 页0 页1. 段0. 段1. 页 2C-1. ……. 内存地址段号. C位. 页号内存页号 N=T+C 位. M位页内地址. 页0 页1. …. T位. 段 2T - 1. 页 2C-1. 图 4.25. 直接映射. 直接映射方式的优点是实现简单，地址转换速度快；缺点是不够灵活，由于每个内存页只能固定地对应某个 Cache 页，即使 Cache 内有许多空闲页也不能占用，使 Cache 的存储空间得不到充分利用。此外，如果程序恰好要重复访问对应同一缓存位置的不同内存页，就要不停地进行置换，从而降低了命中率。 3．分组关联方式分组关联方式是前两种方式的折衷，映射原理是将 Cache 和内存都分为大小相同的若干组，组内直接映射，组间采用全关联映射。这种方式下，允许不同组中相同页号的内容同时存放在 Cache 中。 4.5.3 Cache 的读/写操作 Cache 的读操作过程如 Cache 工作原理所述，CPU 将主存地址送往主存、启动主存读的同时，也将主存地址送往 Cache，并将主存地址高位部分同存放在地址映像机构内部的地址标记相比较，若 CPU 要访问的地址单元在 Cache 中，CPU 可用极快的速度对它进行读操作，不访问主存；若不在，就需要从主存中访问，同时把与本次访问相邻近的一页内容复制到 Cache 中，并在地址映像机构中进行标记。 Cache 的写操作与读操作有很大的不同，这是因为在具有 Cache 的系统中，同一个数据有两 - 126 -.

(23) 第4章. 存储器. 个拷贝，一个在主存，一个在 Cache。因此，当对 Cache 的写操作命中时，就会出现如何使 Cache 与主存内容保持一致的问题。针对这一情况，通常有如下几种解决方法。 z. 通写（Write-Through）法。这种方法是在每次写入 Cache 的同时也写入主存，使主存与 Cache 相关页内容始终保持一致。它的优点是比较简单，而且 Cache 中任意页被随时置换，决不会造成数据丢失的错误；缺点是会增加访存次数，影响工作速度。. z. 回写（Write-Back）法。回写法每次只是暂时将数据写入 Cache，并用标志将该页加以注明。当 Cache 中任一页数据被置换时，只要在它存在期间发生过对它的写操作，那么在该页被覆盖之前必须将其内容写回到对应主存位置中去；如果该页内容没有被改写，则其内容可以直接淘汰，不需回写。这种方法的速度比通写法快，但结构要复杂得多，而且主存中的页未经随时修改，可能失效。. z. 只写主存。这种方法是只将数据写入主存，同时将相应的 Cache 页有效位置“0”，表明此 Cache 页已失效，需要时再从主存调入。. 目前 80486 和 Pentium 系列微机系统中，以通写法和回写法应用较多，且一般一级 Cache 采用通写法，二级 Cache 采用回写法。 4.5.4 分级 Cache 结构与平均访存周期的估算为了最大限度地提高 Cache 的命中率，目前高档微机系统中不仅普遍采用了一级 Cache，而且增设了二级 Cache，从而构成一种分级 Cache 结构。通常将一级 Cache 集成在 CPU 芯片中，而将二级 Cache 以芯片（卡匣）内置或外置的方式设计。例如 Pentium 系列微处理器中都集成了 16KB～128KB 的一级 Cache，同时芯片（卡匣）内置或外置了 128KB～2MB 不等的二级 Cache。在这种采用分级 Cache 结构的微机系统中，一般有 80%左右的内存访问请求可在一级 Cache 中命中，剩下 20%的内存访问请求大约又有 80%可在二级 Cache 中命中。这样，整个 Cache 的命中率将达到 96%左右，全部内存访问请求真正需要到内存去访问的大约只有 4%。在有两级 Cache 的系统中，CPU 对内存的平均访问周期 T 大体可按下式估算： T=T1×H1+T2×(1-H1)×H2+TM(1-H1)(1-H2). （4.1）. 式中：T1、T2 和 TM 分别为一级 Cache、二级 Cache 和内存的存取周期，H1 和 H2 分别为一级 Cache 和二级 Cache 的命中率。一般集成在 CPU 中的 Cache 和芯片（卡匣）内置的 Cache 具有同 CPU 内核相同的工作频率。假定一级 Cache 集成在 CPU 内，二级 Cache 内置于 CPU 卡匣中，这样它们的存取周期 T1 和 T2 便相等；设 T1=T2=TC，同时假定它们的命中率也相等，且 H1=H2=HC，则式（4.1）可变成： T=TC(2HC-H2C)+TM(1-HC)2. （4.2）. 若系统中只有一级 Cache，则相当于式（4.1）中的 H2=0，于是 CPU 的平均访存周期为： T=T1×H1+TM(1-H1) 例 4.4. （4.3）. 某微机由一级 Cache 和 DRAM 构成存储器。若 Cache 的存取周期为 5ns，DRAM 的. 存取周期为 100ns，Cache 的命中率为 90%，试求该存储器的平均访问周期。解：由式（4.3）可求得平均访存周期 T=5ns×90%+100ns×10%=14.5ns 例 4.5 若将例 4.4 微机系统的存储器由一级 Cache 改为两级 Cache，且两级 Cache 的存取周期和命中率都相同，仍分别为 5ns 和 90%，试求存储器的平均访问周期。 - 127 -.

(24) 计算机硬件技术及应用基础（上册·微机原理部分）解：由式（4.2）可求得平均访存周期 T=5ns[2×90%-(90%)2]+100ns×(1-90%)2 =5ns×0.99+100ns×0.01=5.95ns 由例 4.4 和例 4.5 可以看出，系统中有没有 Cache，CPU 访问内存的速度有很大不同。当采用一级 Cache 时，访存周期缩短了 85.5%；采用两级 Cache 时，比一级 Cache 时又缩短了 58.97%，比不用 Cache 时缩短了 94.05%。. 4.6 外存储器外存储器是指需要通过设备接口与微机相连的存储器，也称辅存。与内存相比，外存容量大、价格低、能长期和脱机保存信息，但速度较慢，主要用作微机系统的后备存储器，用以存放计算机工作所需要的系统文件、应用程序、用户程序、文档和数据等，也用作虚拟存储器的硬件支持。目前，微机系统常用的外存储器有硬盘、光盘、移动硬盘、软盘和 U 盘等。软盘已基本不用，所以本节只对硬盘、光盘、移动硬盘和 U 盘作一简单介绍。 4.6.1 硬盘存储器硬盘是微机系统中最主要的外存储器，主要用作大容量的后备存储器和虚拟存储器的硬件支持。第一个商品化的硬盘是由美国 IBM 公司于 1956 年研制成功的。近五十年来，无论在结构还是在性能上，磁盘存储器都有了很大的发展和进步。 1．磁盘存储器的记录原理磁盘和磁带均属于磁表面存储器。磁表面存储器记录信息是通过在磁头和磁性记录介质之间作相对运动来实现读写操作的，如图 4.26 所示。磁头是实现电磁转换过程的关键装置，它是由软磁材料做铁芯，上面绕有读/写线圈的电磁铁。磁记录介质是在某种刚性（如硬盘）或柔性（如软盘、磁带）载体上涂有薄层磁性材料的物体，用于记录以磁状态表示的信息。写线圈. 磁头. 铁芯读线圈. I 写数据. 读电路. 写电路. 磁记录介质. 读数据. 磁化间隙载磁体磁盘运动方向. 图 4.26. 磁表面存储器记录信息原理图. （1）磁存储器的写入过程当向线圈提供一定方向和大小的电流时，将使磁头体被磁化，建立起有一定方向和强度的磁场，即在磁环内有磁力线产生，由于磁头的磁化间隙处磁阻较大，将产生漏磁，这个漏磁就是向磁记录介质中写入信息的信息源。当磁头前端与磁记录介质距离很近时，磁化间隙处的漏磁将把 - 128 -.

(25) 第4章. 存储器. 处于附近的磁记录介质上的一小片磁性材料（磁化单元）磁化，而当磁头离去时，就在这个磁化单元保留了磁化状态，从而记录下写入的一位信息（完成了“电－磁”转换）。可以根据写入驱动电流的不同方向，使磁层表面被磁化的极性方向不同，以区别记录“0”或“1”。（2）磁存储器的读出过程当磁头前端与磁记录介质距离很近且高速经过时，若所经过的磁记录介质上的磁化单元已被磁化，这一磁化状态将在磁头的环体内产生磁力线，从而在磁头的线圈中感应出一个脉冲电流，这表示读出了记录在磁记录介质中的一位信息（完成了“磁－电”转换）。根据感应电流的方向不同，可以区分读出的是“0”还是“1”。 2．硬盘存储器的组成原理硬盘存储器由硬盘驱动器、硬盘控制器和盘片几大部分组成，如图 4.27 所示。. 硬盘控制器. 主机. 图 4.27. 硬盘驱动器. 盘片. 硬盘机. 硬盘存储器的基本结构. 微机系统中配置的硬盘均为可移动磁头固定盘片结构，这种结构的硬盘又称为温彻斯特磁盘，简称温盘。其特点是工作时磁头悬浮在高速转动的盘片上方，而不与盘片直接接触。如图 4.28 所示，它采用密封组合方式，将磁头、盘片、驱动部件以及读写电路等制成一个不能随意拆卸的整体，叫作“头盘组合体”。磁盘片. 传动轴. 传动手臂主轴组件读写磁头. 前置控制电路. 图 4.28. 揭开外盖后的温彻斯特磁盘. （1）硬盘驱动器硬盘驱动器一般与盘片一起构成一个完整独立的设备，称为硬盘机（实物如图 4.28 所示）。它包括作为磁记录介质使用的磁盘和驱动磁盘匀速旋转的动力与驱动部件，完成读写功能的磁头和驱动磁头沿磁盘径向方向运动和准确定位的部件，以及控制逻辑电路等部件。其内部结构框图如图 4.29 所示，分为三个子系统：一是主轴电机驱动电路。硬磁盘的盘片（组）被固定在硬盘机的主轴上，由主轴带动磁盘匀速旋转，而硬盘机的主轴则由一个主电机通过传动皮带带动旋转。为使读写数据正确，同时保证浮动磁头与磁盘表面有合理的距离，要求磁盘以一个额定的转速匀速旋转。为此在电机上用光电 - 129 -.

(26) 计算机硬件技术及应用基础（上册·微机原理部分）或霍尔元件设置了测速装置，经变换后与标准值比较，形成一个闭环的自调节系统使其转速尽可能的均匀。二是磁头驱动电路。提高磁盘平均读写速度的关键在于提高寻道速度，由于硬盘上的道密度相当高，这就给快速且准确寻道带来了困难。电路中对道定位的准确性进行检测，且进行反馈自动调整，保证每次寻道都能使磁头落在磁道中央。三是磁头读写电路。它除了产生写电流和读出处理功能外，还具有磁头选择功能。硬盘通常由多个盘片组成，且每个盘都有正反两面，如图 4.29 所示为 4 个盘片共 6 个有效记录面。所以，它一般都有多个磁头同时运动。为了确定有效的磁头并使它工作，设定了磁头选择逻辑和相应的电子开关。. 读写电路硬盘控制器. 磁头选择前置放大. 主轴磁头. 接口电路（单片机）. 磁头驱动电路. 盘片. 驱动电机（音圈电机）. 读写臂反馈信号. 无刷直流电机. 测速输出主轴电机驱动电路循环过滤器. 驱动电路. 图 4.29. 头盘组件. 硬盘驱动器内部结构框图. 三个子系统均由一个单片机统一控制，它们接受控制器送来的命令，产生完成各种动作所需的信号，保证驱动器各部分协调地工作。硬盘驱动器加电正常工作后，利用控制电路中的单片机初始化模块进行初始化工作，此时磁头置于盘片中心位置，初始化完成后主轴电机将启动并以高速旋转，装载磁头的小车机构移动，将浮动磁头置于盘片表面的 00 道，处于等待指令的启动状态。当接口电路接收到微机系统传来的指令信号，通过前置放大控制电路，驱动音圈电机发出磁信号，根据感应阻值变化的磁头对盘片数据信息进行正确定位，并将接收后的数据信息解码，通过放大控制电路传输到接口电路，反馈给主机系统完成指令操作。结束硬盘操作的断电状态，在反力矩弹簧的作用下浮动磁头驻留到盘面中心。（2）硬盘控制器硬盘控制器也称为硬盘驱动器适配器。它是插在主机总线插槽中的一块电路卡，用于将硬盘驱动器与计算机主机连接为一体系统，以便接收主机发来的命令，将它转换成硬盘驱动器的控制命令，实现主机与驱动器之间的数据格式变换和数据传送，并控制驱动器的读写和保证主机与驱动器在时间上的同步。可见，硬盘控制器是主机与硬盘驱动器之间的接口。它是将硬盘驱动器与主机构成一个能协同运行的整机系统所必需的，该控制器无疑需要在两个方向上有正确的接口关系。在一个方向上，它需要与主机正确连接与协调运行，这是与主机的接口，称为系统级接口，主要是与主机系统的总线打交道；在另一个方向上，它需要与硬盘设备实现连接并协调运行，这是与设备的接口，称为设备级接口（或设备控制器），它接收主机的命令以控制设备的各种操作。 - 130 -.

(27) 第4章. 存储器. 一个硬盘控制器通常可以控制一台或几台驱动器。但一般说来，硬盘机都有自己的控制器，不同的硬盘机，在处理硬盘机本身的驱动器与硬盘控制器之间的功能划分方面，会有一些不同的安排。图 4.30 给出了硬盘控制器与硬盘驱动器功能划分的示意表示。. 读放大器. 读时钟产生器. 写放大器. 驱动器. 数据译码. 串/并转换并/串转换. 数据编码器. A. IDE 接口 SCSI 接口. ESDI 接口. ST506 接口. 数据分离器. 图 4.30. B. 格式控制. DMA 控制主机数据缓冲. 磁盘数据控制器. C. 硬盘控制器与硬盘驱动器的功能划分. 如采用 ST506 接口标准，硬盘控制器与驱动器的界面可设在图 4.30 的 A 处。这时硬盘读/写等逻辑电路主要划分在硬盘控制器上，而硬盘驱动器部分只保留了读写和放大电路。如采用 ESDI （Enhanced Small Device Interface，增强型小型设备接口）标准，则将界面设在 B 处，把数据分离电路和编码、译码电路划入硬盘驱动器中，控制器仅完成串/并或并/串转换、格式控制和 DMA 控制等逻辑功能。而采用当前流行的 IDE（Integrated Drive Electronics，集成驱动电子部件）或 SCSI（Small Computer System Interface，小型计算机系统接口），则硬盘控制器的功能全部划归到设备之中。这种把盘体与控制器集成在一起的做法减少了硬盘接口的电缆数目与长度，数据传输的可靠性得到了增强，硬盘制造起来变得更容易，因为厂商不需要再担心自己的硬盘是否与其他厂商生产的控制器兼容，对用户而言，硬盘安装起来也更为方便。 3．硬盘上的信息组织磁盘片是磁存储器的信息记录载体，它的上下两面都可用于记录信息。硬盘一般采用多片结构的磁盘组，读这样的磁盘上的信息时，必须指出该信息在磁盘的哪个盘片的哪一记录面。由于磁盘上的信息必须由磁头读出或写入，所以记录面的数量与磁头数是一样的。一般就用磁头（head）号来代替记录面号。在同一个磁盘记录面上，信息被写在许多个同心圆上，每个同心圆为一个磁道，不同磁道用磁道号表示。磁道的编址是从外向内依次编号，最外一个同心圆叫 0 磁道，最里面的一个同心圆叫 n 磁道。不同记录面上的同一磁道被叫做一个柱面（Cylinder），柱面个数正好等于磁道数，所以磁道号就是柱面号。在同一个磁道上，信息被组织为固定大小的区段，称为扇区（sector），即把一个圆周等分成若干部分，每部分就构成一个扇区，每个扇区的一个磁道，用于存储一定数目的二进制信息（一般为 512 字节），如图 4.31 所示。扇区的一个磁道通常是磁盘进行读写的最小信息单位。在磁盘寻址时，首先确定柱面，再确定磁头，最后找到扇区。不同扇区用扇区号表示，为此必须有办法标识一个磁道的起始位置，以便表明第一个扇区的开始。请注意，在一个磁道上，只有一部分区. - 131 -.

(28) 计算机硬件技术及应用基础（上册·微机原理部分）域用于记录有用的信息，还有很多区域用于标记磁道的开始、结束、扇区位置（编号）、磁头号等，以及用于保存数据校验与纠错处理的冗余信息（常用的是 CRC 校验码），可能还有一些必要的间隙部分。所以一个磁盘上的可用存储容量，不是简单地用磁道数乘上每个磁道理论上可写入的最多信息数目（可磁化的单元数）。对一个磁盘片（组），在使用之前要进行格式化操作，即在每个磁道上完成区域划分，写入各种标记信息，建立标明磁盘记录面使用情况的信息位图等。磁盘的存储容量是指在磁盘完成格式化操作之后，留给用户实际可用的存储空间，通常用字节数表示。 0道 n道. 扇区 m 扇区 1 扇区 2. 图 4.31. 磁盘的磁道和扇区格式示意图. 4.6.2 光盘存储器光盘存储器是随着多媒体计算技术的兴起而出现的一种新型外存储设备，一经出现，就以其记录密度高、存储容量大、信息保持时间长、价格低廉、经久耐用和便于携带等优点而受到计算机用户的特别青睐，目前已成为高档 PC 机系统必不可少的标准配置之一。光盘存储器的功能部件组成与磁盘存储器相似，也由盘片和盘机（驱动器）两部分组成。在信息分布上，光盘也与磁盘相似，盘片划分为若干光道，每个光道又划分为若干扇区，每个扇区存放一定长度的数据块。光盘直径有 12 英寸、5.25 英寸、4.75 英寸和 3.5 英寸等多种规格。在 12 英寸的盘面上，约有 31000 个光道，每道的扇段数有 25、32、64 等规格，位密度约为 3×108bpi，一个盘片的容量超过 1GB。光盘驱动器（Optical Driver）常被简称为光驱，它和软盘、硬盘驱动器不一样，对光盘的读写既不是用磁头作接触式读写，又不是从外向里读写，而是采用光读写头把激光束汇集成一个光点，由里向外螺旋式地对光盘进行非接触式的读写。由于光读写头比磁读写头复杂得多，加之盘上的光道数很多，因此光盘的存取速度目前仍低于硬盘，大致与软盘相当。 1．光盘存储器分类目前光盘存储器主要分为三类：只读型、一次写入型和可擦写型。这与半导体只读存储器分成掩模 ROM、PROM 和 EPROM/EEPROM 三类很相似。（1）只读型光盘（CD-ROM） CD-ROM 光盘上的信息是由厂家在母版上刻录好的，用户只能按需选购已记录信息的光盘，并在 CD-ROM 驱动器上读出，不能进行信息写入、更改和擦除。一张 5.25 英寸的 CD-ROM 盘片，存储容量约为 600MB，位成本低，易于分发，便于保存，且不会受病毒干扰，所以是多媒体应用的首选存储载体。因为 CD-ROM 是只读的，因此非常适合于存储不允许更改擦除的文件资料，目. - 132 -.

(29) 第4章. 存储器. 前已在出版业和其他企事业单位广泛使用，用于制作各种电子文字声像出版物和产品说明书等。 CD-ROM 最先是由 Philip 和 Sony 两家公司发明的，随后相继制定和推行了一系列 CD 的编码和数据组织格式的标准（CD 是 Compact Disc 的缩写，本意是指一种注塑成形的镀铝盘，用μm 量级的沟槽表示数据，用激光读出数据）。这些标准被广泛采用或借鉴修订，成为 CD 平台间相互兼容的通用国际标准。按 CD 标准生产的 CD-ROM 早期产品采用的都是与 CD 唱机和激光视盘机相似的单速光盘驱动器，传输速率仅为 150KB/s。由于这种光盘驱动器的速度较慢，所以在 1994 年以后市场就过渡到以双倍速光驱为主流产品，其一般传输速率为 300KB/s。1995 年以后，三倍速、四倍速以及更高倍速的光驱也逐渐普及，目前市场上的主流光驱产品已普遍达到 40 倍速以上，即数据传输速率在 6000KB/s 以上。但是仅在原有 CD-ROM 标准上提高速度总不是最佳的办法，于是在业界的强力推动下，一种称为 DVD（Digital Versatile Disc，数字通用光盘）的新型大容量高速度光盘标准在 1995 年 9 月应运而生了。按 DVD 标准制造的 DVD-ROM 新型光盘和光盘驱动器也于 1996 年开始投放市场。这种 DVD-ROM 光盘可存储 5GB 以上的信息，读取速度可达 4MB/s 以上，为原有 CD-ROM 光盘存储器的 10 倍以上。 DVD 光盘根据其容量和格式不同大致可分成四种，如表 4.5 所示。目前市面上比较常见的是 DVD-5 和 DVD-9 两种单面 DVD 碟片，DVD-10 和 DVD-18 两种双面 DVD 碟片则由于涉及到盘片换面的问题，而且容量也太大，实际中的需求并不多，因此暂时还不多见。采用 DVD 的影视光盘不仅播放时间长，可以达到单盘 135 分钟以上，而且可以获得比 CD 和 VCD 更好的图像播放质量。表 4.5 DVD 光盘 4 种规格名称. 格式. 容量. DVD-5. 单面单层. 4.7GB. DVD-9. 单面双层. 8.5GB. DVD-10. 双面单层. 9.4GB. DVD-18. 双面双层. 17GB. （2）一次写入型光盘（WORM） WORM（Write Once Read Many-time）光盘也叫 CD-WO（CD-Write Once）盘。它提供用户一次写入机会，包括允许在一次未写完的剩余空间中追加信息。但信息一旦写入，便与 CD-ROM 一样只能读出，不能擦除、重写。WORM 光盘的记录密度高，存储容量大（每面可达 759MB～3.4GB），记录信息稳定可靠，保存时间长（10～15 年），位价格较低。缺点是读写时间长（一般需 200～600ms），数据传输率不高。 WORM 光盘在制造材料、结构型式和存储原理上与 CD-ROM 光盘很相似，都是采用形变型记录原理，通过母版压制或激光照射，在盘片记录薄膜上形成凹坑（小孔）或微小气泡而制成的。光盘采用三层结构：基片、反射层和记录层。基片使用一种耐热的有机玻璃 PMMA 做成，基片上涂一层铝膜作为反射层，反射层上再涂一层碲合金薄膜作为记录介质，最后涂一层透明的保护膜。写入时，能量集中的激光束照射某个特定区域，使该处加热到熔点温度，记录介质蒸发，形成一. - 133 -.