應用於相變化記憶元件之摻雜鍺-銻-鍗薄膜及其性質研究

國立交通大學

材料科學與工程學系

碩士論文

應用於相變化記憶元件之摻雜鍺-銻-鍗薄膜及其性質

研究

Characteristics of Doped-GeSbTe Thin Films Applied to

Phase-change Random Access Memory Devices

研究生：蔡旻錞（Min-Chuan Tsai）

指導教授：謝宗雍 博士（Dr. Tsung-Eong Hsieh）

應用於相變化記憶元件之摻雜鍺-銻-鍗薄膜及其性質研究

Characteristics of Doped-GeSbTe Thin Films Applied to

Phase-change Random Access Memory Devices

研究生：蔡旻錞 Student: Min-Chuan Tsai

指導教授：謝宗雍 博士 Advisor: Dr. Tsung-Eong Hsieh

國立交通大學 材料科學與工程學系

碩士論文

A Thesis

Submitted to Department of Materials Science and Engineering Collage of Engineering

National Chiao Tung University in Partial Fulfillment of the Requirements

for the Degree of Master of Science in Materials Science and Engineering

National Chiao Tung University Hsinchu, Taiwan, Republic of China

應用於相變化記憶元件之摻雜鍺-銻-鍗薄膜及其性質研究

學生：蔡旻錞 指導教授：謝宗雍 博士

國立交通大學 材料科學與工程學系

摘 要

本研究探討應用於相變化記憶體（Phase-change Random Acesss Memory， PRAM）之鍺-銻-鍗（GeSbTe，GST）材料摻雜鈰（Cerium，Ce）元素後之結構

與性質變化。X 光繞射分析（X-ray Diffraction，XRD）顯示摻雜能穩定非晶態

GST 以及抑制再結晶後六方晶（Hexagonal）GST 相之形成。電子顯微鏡 （Transmission Electron Microscopy，TEM）之觀察顯示，Ce 摻雜會使結晶態 GST 之晶粒細化，元素分布（Element Mapping）則發現 Ce 在 GST 中均呈勻分布，

故Ce 原子係以固溶態摻雜於 GST 中，此亦符合等升溫實驗發現相變化再結晶溫

度（Recrystallization Temperature，Tc）與活化能（Activation Energy，Ea）隨著

Ce 摻雜濃度增加而上升之結果；但 Ce 摻雜達 10%貼靶濺鍍濃度時，退火之 GST 中可能出現介金屬相（Intermetallic Compound，IMC）而使 Ea值下降。實驗最重 要之發現為 Ce 之摻雜不會改變非晶態與多晶態 GST 之電阻比值（R-Ratio ≈ 105），尤其不會使非晶態 GST 之電阻率下降，有助於維持訊號之對比清晰度， 此一發現對PRAM 材料開發將有重要意義。恆溫實驗配合 Johnson-Mehl-Avrami （JMA）理論探討 GST 薄膜之相變化機制變化，發現摻雜使相變化維度下降， 推測其為異質成核（Heterogeneous Nucleation）效應所致，但 Ce 摻雜大幅升高 成長活化能而使恆溫相變化活化能（ΔH）升高。資料保存時間（Retention Time） 之分析顯示發現Ce 摻雜濃度越高，資料保存效果愈佳。

PRAM 元件之應用發現臨界轉換電壓（Threshold Voltage，Vth）雖隨Ce 之

Characteristics of Doped-GeSbTe Thin Films Applied to

Phase-change Random Access Memory Devices

Student: Min-Chuan Tsai Advisor: Dr. Tsung-Eong Hsieh

Department of Materials Science and Engineering, National Chiao Tung University

Abstract

This study investigates the microstructure and property changes of cerium (Ce)-doped GeSbTe thin films applied to phase-change random access memory (PRAM). X-ray diffraction (XRD) showed that Ce doping may stabilize the amorphous GST and inhibit the emergence of hexagonal GST phase after annealing. Transmission electron microscopy (TEM) revealed Ce doping causes the grain refinement in GST. The element mapping depicted a uniform distribution of Ce in all types of GST films, indicating that Ce atoms reside in GST in solid-solution form. Kissinger’s analysis found that the recrystallization temperature (Tc) and the activation energy (Ea) of doped-GST increase with the increase of Ce content. However, intermetallic compound (IMC) likely formed in crystalline GST with Ce concentration exceeded 10% area coverage ratio and thus led to the decrease of Ea. A significant result observed in this part of study is that the Ce doping does not alter the resistivities of amorphous and crystalline GSTs and hence the resistivity ratio (R-ratio) remains the same at about 105. This greatly benefits the preservation of signal contrast as well as the high-density signal storage and will be a distinguishing finding in recent development of PRAM materials. Isothermal experiment in conjunction with Johnson-Mehl-Avrami (JMA) analysis revealed that Ce doping suppresses the dimensionality of phase-change process in GST. This is attributed to the heterogeneous nucleation effects occurring during the phase-change process. The retention time analysis found that the retention time increases with the increase of Ce

doping amount in GST.

In the study of PRAM device applications, it was found that the threshold voltage (Vth) of device containing doped-GST increases with the Ce content. It nevertheless illustrates that the Ce-doped GST films are indeed feasibile to PRAM device fabrication.

誌 謝

每次前往奈米國家實驗室（NDL）做實驗時，都會在圖書館旁邊的水池那邊 看到『飲水思源』四個大字。兩年來在實驗室裡學習到的一切，不論是待人處世、 實驗構想、邏輯分析或分析技巧，對我來說真是受益無窮。 論文研究絕非一人所能獨力完成，我要感謝實驗室的每一個人，在我有需要 的時候都願意伸出手來幫助我。謝謝郁仁學長教導我許多實驗方法及技巧；感謝 賀昌及泱濡學長在我覺得有困惑時，都能給予我適時的引導；還有百樂、小A 學姊、Roger、胤諴、玟娟及我們的超級助理角頭，感謝妳/你們的陪伴與鼓勵， 讓平常的生活中充滿了許多的樂趣。我還必須要感謝徐雍鎣老師實驗室的陳韋達 學長，我的TEM 照片幾乎都是他幫我拍的，真的是很謝謝他。 同時我還必須感謝同步輻射中心的徐嘉鴻博士，感謝徐博士的幫助讓我在 XRD 的分析上無後顧之憂。還有感謝閎康科技在 TEM 上面的幫助，在此由衷的 感謝。 最後，謹以此論文獻給我的雙親，他們廿十餘年來持續的鼓勵及支持成就了 今天的我。

目 錄

摘 要………...i Abstract………..ii 誌 謝……….iv 目 錄………..v 圖目錄………vii 表目錄……….x 第一章 緒 論...1 第二章 文獻回顧...3 2-1、記憶體元件的發展 ...3 2-2、PRAM 之原理...6 2-3、 Ovonic Switch...13 2-4、 GST 之摻雜（Doping）...14 2-5、 PRAM 元件結構 ...18 2-6、Kissinger 分析...22 2-7、JMA 理論 ...23 2-8、 研究動機...28 第三章 實驗方法及步驟...29 3-1、實驗流程 ...29 3-2、試片製備 ...29 3-3、Ce 之摻雜...30 3-4、即時電性量測 ...30 3-5、XRD 分析...31 3-6、TEM 與元素 Mapping 分析 ...32 3-7、ICP-MS 成分分析...32 3-8、XPS 分析...32 3-9、Kissinger 分析...32 3-10、JMAK 分析 ...33 3-11、Retention Time 分析...33 3-12、Ovonic Switch 性質分析 ...33 第四章 結果與討論...36 4-1、ICP-MS 成分分析...36 4-2、XRD 分析...36 4-3、 TEM 與 EDX 元素分佈分析...40 4-4、XPS 分析...47 4-5、Kissinger 分析...56 4-6、JMA 分析 ...62

4-7、Retention Time 分析 ...67 4-8、電性分析 ...71 第五章 結 論...73 未來研究與展望...75 附 錄...76 參考文獻...79

圖目錄

圖2-1、PRAM 記錄原理[1]。 ...4 圖2-2、MRAM 記錄示意圖[2-3]。...4 圖2-3、FeRAM 記錄示意圖[4-5]。 ...5 圖2-4、RRAM 記錄示意圖[6-7]。 ...5 圖2-5、NRAM 記錄原理示意圖[8-9]。 ...6 圖2-6、資料寫入（Write）及擦拭（Erase）之示意圖[12]。...8 圖2-7、冷卻速率在 TTT 曲線圖中與鼻端相對位置之示意圖[12]。 ...9 圖2-8、各種相變化記錄材料之發展狀態[12]。...10 圖2-9、（a）成核型材料及（b）成長型材料之結晶相變化過程示意圖[13]。...11 圖2-10、不同溫度狀態下之結構示意圖[14-15]。 ...11 圖2-11、電阻率跟溫度之關係圖[16]。...12 圖2-12、FCC 介穩相中原子排列方式[12、17]。...12 圖2-13、Ge-Sb-Te 三元相圖及 GeTe-Sb2Te3擬二元合金線位置[18]。...13 圖2-14、臨界轉換及記憶轉換之 I-V 曲線[19]。 ...13 圖2-15、（a）摻雜 N2或Mo 之 GST 電阻率隨溫度變化之曲線圖[41]；（b）摻雜 SiO2之GST 之電阻率隨溫度變化圖[38]。 ...16 圖2-16、（a）摻雜 Si、N2後，電阻率隨溫度變化之曲線圖[37]；（b）摻雜不同濃 度B 後，其電阻率隨溫度變化之曲線圖[39]。 ...16 圖2-17、（a）Bi 及（b）Sn 摻雜對 GST 之電阻性質的影響[42]。 ...17 圖2-18、平面結構之 PRAM 示意圖[45]。 ...18 圖2-19、環形結構 PRAM 示意圖[45]。 ...19 圖2-20、（a）環形及平面 PRAM 結構下電極接觸面積之比較；（b）寫入電流之 比較[46]。...19 圖2-21、熱阻型 PRAM 結構示意圖[11]。 ...20 圖2-22、邊緣接觸型 PRAM 元件結構示意圖[46]。 ...20 圖2-23、U 型溝槽 PRAM 結構示意圖[46]。 ...21 圖2-24、元件大小與擦拭功率、擦拭時間的關係圖[45]。...21 圖2-25、相變化於有限尺寸效應示意圖[69]。...25 圖2-26、橢圓型成長示意圖[69]。...26 圖2-27、典型 JMA 圖形[71]。...27 圖2-28、孕核時間與溫度之關係圖[71]。...27 圖2-29、重新定義起始時間τ = 0 之 JMA 圖形[71]。 ...28 圖3-1、實驗流程圖。 ...29 圖3-2、即時電性量測系統之架構示意圖。 ...31 圖3-3、環形結構之 PRAM 元件製作流程。...34

圖4-1、GST 中之 Ce 摻雜濃度隨貼靶數目之變化圖。 ...37 圖4-2、不同 Ce 摻雜濃度，初鍍 GST 之 XRD 圖譜。...38 圖4-3、不同 Ce 摻雜濃度，200°C 退火 30 分鐘之 GST 之 XRD 圖 ...38 圖4-4、不同 Ce 摻雜濃度，250°C 退火 30 分鐘之 GST 之 XRD 圖 ...39 圖4-5、不同 Ce 摻雜濃度，300°C 退火 30 分鐘之 GST 之 XRD 圖 ...39 圖4-6、不同 Ce 摻雜濃度，350°C 退火 30 分鐘之 GST 之 XRD 圖（否為 FCC 與 HCP 之混合相？如是，須以不同符號標出區分之）...40 圖4-7、不同 Ce 摻雜濃度，400°C 退火 30 分鐘之 GST 之 XRD 圖譜。（是否為 FCC 與 HCP 之混合相？如是，須以不同符號標出區分之） ...40 圖4-8、（a）無摻雜與 Ce 摻雜濃度為（b）3%（c）5%與（d）10%貼靶濺鍍面積 比之初鍍GST 薄膜之明視野（Bright-field，BF）TEM 形貌圖。...41 圖4-9、經 300°C，30 分鐘退火之（a）未摻雜與 Ce 摻雜濃度為（b）1%（c）3% （d）5%（e）7%與（f）10%貼靶濺鍍面積比之 GST 薄膜之 TEM 形貌；左邊圖 為BF 影像，右邊圖為 DF 影像。（下頁續） ...42 圖4-10、TEM 繞射環圖形。 ...44

圖4-11、未摻雜 Ce、非晶態 GST 薄膜退火前 Ge、Sb 及 Te 元素 Mapping 圖。 ...45

圖4-12、未摻雜 Ce、非晶態 GST 薄膜退火後 Ge、Sb 及 Te 元素 Mapping 圖。 ...46 圖4-13、Ce 摻雜之貼靶濺鍍面積比為 5%之 GST，退火前（非晶態）Ge、Sb、 Te 及 Ce 元素之 Mapping 圖。...46 圖4-14、Ce 摻雜之貼靶濺鍍面積比為 5%之 GST，退火後（結晶態）Ge、Sb、 Te 及 Ce 元素之 Mapping 圖。...47 圖4-15、不同 Ce 摻雜濃度之 GST 中之 Ge3d、Sb3d、Te3d及Ce3d軌域之XPS 圖 譜。...48

圖4-16、Ge3d軌域curve fitting 之結果。...49

圖4-17、Sb3d3/2軌域curve fitting 之結果。...50

圖4-18、Sb3d5/2軌域curve fitting 之結果。...51

圖4-19、Te3d3/2軌域curve fitting 之結果。...52

圖4-20、Te3d5/2軌域curve fitting 之結果。...53

圖4-21、Ce3d3/2軌域curve fitting 之結果。 ...54

圖4-22、Ce3d5/2軌域curve fitting 之結果。 ...55

圖4-23、文獻中 CeTe、CeSb 之 3d 鍵結能位置圖[75]。 ...56 圖4-24、不同溫升速率及不同摻雜濃度 GST 薄膜之電阻率對溫度曲線。（續上頁） ...58 圖4-25、等升溫實驗之ln ₂ c T Φ 對 c T 1 圖。...61 圖4-26、GST 之 Ea及Tc隨Ce 摻雜濃度之變化。...62

圖4-27、相變化成核理論的四個過程。 ...63 圖4-28、不同 Ce 摻雜濃度的 GST 試片的結晶分率隨時間變化之關係。 ...64 圖4-29、不同 Ce 摻雜濃度的 GST 試片的 ln(−ln(1−x))對 lnt 圖。 ...65 圖4-30、不同摻雜濃度 lnK 對 T 1 之圖形。...66 圖4-31、未摻雜 Ce 之 GST 的 ln 2 1 t 對 kT 1 圖。...67 圖4-32、Ce 摻雜濃度為 1%貼靶濺鍍面積比之 GST 的 ln 2 1 t 對 kT 1 圖。...67 圖4-33、Ce 摻雜濃度為 3%貼靶濺鍍面積比之 GST 的 ln 2 1 t 對 kT 1 圖。...68 圖4-34、Ce 摻雜濃度為 5%貼靶濺鍍面積比之 GST 的 ln 2 1 t 對 kT 1 圖。...68 圖4-35、Ce 摻雜濃度為 7%貼靶濺鍍面積比之 GST 的 ln 2 1 t 對 kT 1 圖。...69 圖4-36、Ce 摻雜濃度為 10%貼靶濺鍍面積比之 GST 的 ln 2 1 t 對 kT 1 圖。...69 圖4-37、圖 4-23 至 4-28 之 Retention Time 量測總結。...70 圖4-38、不同 Ce 摻雜濃度之 GST 的 I-V 曲線。 ...72

表目錄

表2-1、各式記憶體之比較[11]。...7 表2-2、PRAM 的研發概況。...8 表2-3、各摻雜元素對結晶溫度及活化能之影響[20、25、29、34-39、41、43]。 ...17 表2-4、既往文獻報導的上、下電極材料[47-55]。 ...21 表2-5、GST 之 Tc與Ea值表列[13、16、24、25、59-61]。 ...22 表2-6、Avrami 指數與成長幾何形狀的關係[66]。...24 表4-1、ICP-MS 對 Ce 摻雜之 GST 薄膜成分分析結果。...36 表4-2、不同 Ce 摻雜濃度之 GST 在不同升溫速率時之 Tc值。...59 表4-3、不同 Ce 摻雜濃度之 GST 活化能 Ea。...61 表4-4、不同 Ce 摻雜濃度之 GST 試片之 Avrami 指數。 ...66 表4-5、不同 Ce 摻雜濃度之 GST 的資料保存 10 年所能承受的最高溫度與活化能 f a E 值。...71

第一章

緒 論

硫 屬 合 金 化 合 物 （Chalcogenides ）， 也 就 是 俗 稱 的 相 變 化 記 錄 材 料

（Phase-change Recording Media），早期是應用在光記錄儲存方面，其利用非晶-結晶之相變化（Amorphous-to-Crystalline Phase Transition）的轉換，產生不同的 光 反 射 性 質 來 達 到 資 料 儲 存 的 效 果 。 因 為 其 具 有 高 讀 寫 速 率 以 及 非 揮 發 （Non-volatile）的特性，同時具有動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）及快閃記憶體（Flash Memory）的優點，近年來已被應用在 記憶體元件，即所謂之相變化記憶體（Phase-change RAM，PRAM）之製作，也

被看好是下一世代的新型記憶體。PRAM 製程簡單，其製程步驟跟現有之 DRAM

幾乎是一樣的，不需開發新製程。當然相變化記錄材料也有一些缺點須克服，像 是提升熱穩定性、減少元件操作電流、提升循環覆寫次數（Cycle Time）等。

本 論 文 實 驗 以 貼 靶 濺 鍍 法 （Target-Attached Sputtering Method ） 將 鈰

（Cerium，Ce）元素摻雜到鍺-銻-鍗（Ge2Sb2Te5，GST）相變化記錄薄膜內，再

以自組的即時電性量測系統（In-situ Electrical Property Measurement System）分

析Ce 摻雜對 GST 薄膜相變化行為之影響，以 Kissinger 與 Johnson-Mehl-Avrami （JMA）理論計算其結晶活化能（Activation Energy，Ea）、及恆溫相變化活化能 （ΔH）變化，並探討其成長維度的關係及資料保存時間（Retention Time）。電性 量測結果顯示Ce 之添加幾乎不會改變非晶態與結晶態 GST 薄膜之電阻值，即所 謂之電阻比值（R-ratio）維持不變，此一發現與既往文獻對摻雜元素降低 R-ratio （尤其降低非晶態 GST 之電阻值）之報導迥異，有助於維持訊號之對比清晰程 度及高儲存密度元件之應用，對 PRAM 材料之開發預期由重要意義；當添加濃 度越高時，相變化結晶溫度（Recrystallization Temperature，Tc）也隨之升高，Ea

與保存。

穿透式電子顯微鏡（Transmission Electron Microscopy，TEM）被用來觀察

不同摻雜濃度的GST 薄膜之內部微觀結構變化，其結果顯示添加 Ce 能以固溶強

化機制有效地抑制晶粒成長，達到晶粒細化之效果。但當Ce 摻雜濃度到達 10%

貼靶面積比時，過量之摻雜導致經退火後的GST 中疑似有介金屬相（Intermetallic

Compounds，IMCs）產生，微觀結構的改變使得Ea值下降，亦顯示Ce 之摻雜濃

度有一上限。

本論文研究亦製備一個環狀結構（Ring-shaped Structure）的 PRAM 元件來

量測相變化所需之臨界轉換電壓（Threshold Voltage，Vth），其發現 Vth隨 Ce 摻

雜濃度之增加而增加，Vth的存在亦證實此一摻雜薄膜應用於PRAM 元件的可行

第二章

文獻回顧

2-1、記憶體元件的發展

隨著時代及科技的發展，各種儲存媒體都朝著快速且高容量的方向不斷的進 步。其中最常見的也是目前使用最廣泛的記憶體，不外乎就是靜態隨機存取記憶 體（Static Random Access Memory，SRAM）、動態隨機存取記憶體（DRAM）及 快閃式記憶體。SRAM 及 DRAM 乃屬於揮發性記憶體（Volatile Memory），在讀 寫過程中需供給一定的電流來保存資料。快閃式記憶體屬則於非揮發性記憶體， 不需供給電流就可以永久保存資料，但其有需要微秒（μsec）寫入時間的缺點。 為了同時具有快速的讀取速度及非揮發的特性，各種新世代的記憶體遂蘊育而 生，如相變化記憶體（PRAM）、磁阻式記憶體（Magnetoresistive Random Access

Memory，MRAM）、鐵電記憶體（Ferroelectric Random Access Memory，FeRAM）、

電阻式記憶體（Resistive Random Access Memory，RRAM）、奈米碳管記憶體 （Nano Random Access Memory，又稱為 CNT Memory）等。

PRAM 係利用硫屬合金，即 Ge、Sb、Te 等元素組成之合金，做為元件之核 心記錄材料，利用加熱使其產生結晶相與非晶相之轉換，利用兩相之間的電阻值 差異來達成記錄之目的。PRAM 紀錄原理如圖 2-1 所示。

MRAM 的操作原理建立於巨磁阻（Giant Magneto-Resistance，GMR）或穿 隧磁阻（Tunneling Magneto-Resistance，TMR）效應上，當電流由一磁性金屬薄 膜穿過中央之非磁性金屬薄膜而到另一磁性金屬薄膜時，如果二磁性金屬薄膜具 有相同的磁化方向，則整體電阻較小；反之，若二磁性金屬磁化方向相反，電子 穿過三層薄膜時將受到較多的散射，因而電阻較高，利用此磁阻特性產生之高低

圖2-1、PRAM 記錄原理[1]。 圖2-2、MRAM 記錄示意圖[2-3]。 FeRAM 係 利 用 鐵 電 材 料 具 有 焦 電 （ Pyroelectricity ）、 壓 電 性 （Piezoelectricity）、高的電光係數（Electro-optical Coefficient）及高介電常數 （Dielectric Constant）等多種特性進行資料記錄，在實際應用上，從壓電、焦電 陶瓷元件到各式的電容器都有非常廣泛的應用。FeRAM 其原理是利用鐵電薄膜 的電滯效應進行電荷儲存功能。鐵電薄膜在沒有外界電壓的情況下，因晶體原子 結構相對位置的不對稱性產生自發極化（Spontaneous Polarization）現象，該自 發性極化的方向會隨著電場方向改變而改變，以提供0 與 1 的兩種狀態來達到記 錄之效果；FeRAM 記錄原理如圖 2-3 所示。

圖2-3、FeRAM 記錄示意圖[4-5]。 RRAM 為近年來最被廣泛討論及研究的記憶體之一。其記憶原理是利用外 加一個正或負電壓使其產生電阻值之差異來達到記錄之效果。當我們施加一個外 加正電壓且此電壓已超過電阻轉換之臨界電壓時，其電阻將會轉換成低電阻的狀 態，反之，當我們施加一個負電壓時，其電阻將會轉換成高電阻的狀態。利用此 高低電阻之差異來作為1 與 0 之記憶效果；RRAM 記錄原理如圖 2-4 所示。 圖2-4、RRAM 記錄示意圖[6-7]。

NRAM 或 CNT Memory 為 Nantero 公司的獨有技術。NRAM 的原理是在兩 個上電極間設置若干條奈米碳管，碳管下端亦有個較低的電極，若在兩上端電極 施加一低電壓，碳管會呈現緊繃的狀態，不會與下電極接觸，上下電極不會有電 流通過。反之，施加一高電壓碳管將會下垂與下電極接觸，電流會通過。因此利

用此碳管的鬆緊狀態來作為 0 與 1 之區別，以達到記錄的效果；NRAM 記錄原

理如圖2-5 所示。

圖2-5、NRAM 記錄原理示意圖[8-9]。

表2-1 為目前最常見之各式記憶體發展的特性比較，其中包含了上敘所提及

的PRAM、MRAM 及 RRAM 還有目前市面上最常見的 DRAM、SRAM 及 Flash

等，其分別對其元件大小、揮發特性、讀寫時間、相對成本之多寡以及是否為破 壞性讀取等特性做了一系列之比較。

PRAM 發展時程可回溯到 1966 年由 Ovshinsky 首先發現 Chalcogenides 的特 殊性質[10]，之後國際各大電子公司，如 IBM、Intel、Philips、Hitachi、Samsung 等，均投入相當的人力與財力研發 PRAM 元件，國內如旺宏等公司近年亦積極 投入PRAM 研究；表 2-2 為主要電子公司發表之 PRAM 元件使用的材料、容量 與壽命等規格。 2-2、PRAM 之原理 Chalcogenides 之記錄功能係在 1960 年由 S.R. Ovshinsky 首先發現[10]，故

PRAM 又被稱為 OUM（Ovonic Universal Memory），為利用化合物中的結晶態與

非晶態之間的電阻值差異來做為記錄效果。訊號寫入和消除的方式是利用電流加 熱或是脈衝的方式，使其由非晶態轉換成結晶態達到寫入的效果，反之，欲消除 的話必須施予一更大的能量使其由結晶態再轉換成為非晶態的狀態，達到消除的

當我們在記錄操作時，欲由非晶態轉換成結晶態時，即由0 轉變為 1 時，所

施予之能量範圍必須介於 Chalcogenides 之熔點（Melting Point，Tm）以下，Tc

以上，保持一段時間使其發生結晶，來達到寫入1 之效果；反之，欲由 1 轉變為

0 時，所需施予之能量範圍必須大於 Chalcogenide 之 Tm以上，使其由結晶狀態

轉換成短程有序之液態，然後快速冷卻（或焠火，Quench），讓原子來不及成為 長程週期排列，維持在非晶態而達到記錄消除之目的。

表2-1、各式記憶體之比較[11]。

DRAM SRAM FLASH PRAM MRAM RRAM Cell Size Small Large Small Small Small Small

Volatile/Nonvolat

ile Volatile Volatile Nonvolatile Nonvolatile Nonvolatile Nonvolatile Endurance

(read/write) ∞/∞ ∞/∞ 1E

6_{/∞ >1E}12_{/∞ >1E}12_{/∞ >1E}12_/∞

Read Destructive Partial Destructive Non-Destructi ve Non-Destructiv e Non-Destructiv e Non-Destructive Director Over

Write Yes Yes No Yes Yes Yes Bit/Byte

Write/Erase Yes Yes Block Yes Yes Yes Write/Read/Erase Time 50 ns/50 ns /50 ns 8 ns/8 ns /8 ns 1 μs/1-100 ms /60 ns 10 ns/50 ns /20 ns 30 ns/30 ns /30 ns 10 ns/20 ns /30 ns Read Dynamic

Range 100-200 mV 100-200 mV Delta Current 10X-100XR 20%~-40%R ? Transistor Low

Performance

High

Performance High Voltage

High Performance High Performance High Performance CMOS Logic

Compatibility Bad Good OK, but require high V

Good, but

require high V ? OK New Material Yes No No Yes Yes Yes

Scalibility Limits Capacitor 6T Tunnel oxide Litho Current Density ? Multi-bit Storage No No Yes Yes No Yes Relative Cost per

表2-2、PRAM 的研發概況。

公司 製程 材料 容量 _IReset 電極/記錄材料

接觸面積 生命期

IBM N/A Doped GeSb N/A 0.09 mA 60 nm2 3×104

Intel 90 nm Ge2Sb2Te5 128 Mb 0.4 mA 400 nm2 108

Samsung 90 nm Ge2Sb2Te5–N 512 Mb 0.3 mA 1000 nm2 106

`Philips N/A Doped SbTe N/A 0.1 mA 225 nm2 106

圖 2-6 為資料寫入（Write）及擦拭（Erase）之示意圖，當我們施予一高能 量的雷射或脈衝時，因其能量所產生相對應之溫度已經超過材料的 Tm

，

將會使 原子的排列呈現短程有序的狀態（即非晶態），在脈衝或雷射消除的同時，相當 於是做了焠火（Quench）的效果，只要冷卻速度夠快，不要碰到相變化 C 型曲 線的鼻部區域，如圖2-7 所示，就不會有結晶相的產生，使得在一般常溫下可以 出現非晶態，而達到消除訊號之目的。至於要寫入訊號時，只需降低雷射或脈衝 的能量，使其能量所產生相對應之溫度介於 Tc以上，Tm以下，就可使原子利用 熱運動擴散，形成長程有序的原子排列，來達到紀錄效果。 圖2-6、資料寫入（Write）及擦拭（Erase）之示意圖[12]。

圖2-7、冷卻速率在 TTT 曲線圖中與鼻端相對位置之示意圖[12]。 應用於PRAM 之 Chalcogenides 材料須須有幾個特性上之考量： （1）材料之Tm：一般希望Tm儘量不要超過600°C。因為在擦拭訊號時必需要超 過材料之 Tm使其成為非晶態；若 Tm過高，擦拭時所需之能量也就跟著越 高。 （2）非晶態與結晶態之R-ratio：R-ratio 越大，記憶效果越明顯，也可運用於多

階記憶體（Multi-stage Memory）。一般來說R-ratio 至少要大於 102在讀取

訊號時才不會有問題。 （3）材料之Ea：Ea至少要大於2 eV，而且在室溫下非晶態之結晶速率愈快愈好； Ea若小於2 eV，原子在常溫下利用熱運動越過能障（Energy Barrier）之機 率會隨著時間之增加而增加，使原本應該處於非晶態的區域轉換成結晶態 機率增加，資料保存效果也就隨之劣化。 （4）相變化速率：相變化速率越快越好。搭配著中央處理器（Central Processing Unit，CPU）的處理速度越來越快，若記憶體記錄速度也能越來越快且兼 具著非揮發的特性，則對下世代電子產品將產生重大的影響。一般來說， 要達到快速記憶之效果相變化速率至少要小於100 nsec。 （5）覆寫循環次數：爲達重複記錄的要求，其覆寫循環次數必須至少大於 106 鼻端 冷卻溫度曲線

次才足以運用於記憶體上。

在相變化記錄材料方面，目前是以 GeSbTe 合金、SbTe 合金以及 AgInSbTe

（AIST）合金最被廣泛研究。特別是 Ge2Sb2Te5（以下簡稱為GST）合金最被眾 研究者所看好且期待成為記憶體之材料。大部分的記錄材料都是以這三種合金為 基地，然後再靠著改變成分比例或是藉由摻雜其它合金元素來改善其特性。圖 2-8 為各成分比例的相變化記錄材料發展狀態。 相變化紀錄材料若是根據成核速率的快慢來分類，可分為兩大類：一為成核 型材料（Nucleation-dominated）另一為成長型材料（Growth-dominated）。成核型 材料顧名思義，在結晶過程中具有快速成核的特性，如：Ge1Sb4Te7、Ge1Sb2Te4、 Ge2Sb2Te5（GST）等，而成長型材料則是在相變化過程中具有快速成長的特性， 此材料大多以SbTe 合金為基礎作摻雜，如：AgInSbTe、GeInSbTe 等。成核型材 料在結晶時，會先在非晶區的中間形成小小的結晶核，然後成長擴散開來。而成 長型材料在結晶時，會從結晶相與非晶相的介面開始，往曲率中心移動完成結 晶，不會有結晶核的產生；成核型材料及成長型材料之結晶相變化過程如圖2-9 所示。 圖2-8、各種相變化記錄材料之發展狀態[12]。

圖2-9、（a）成核型材料及（b）成長型材料之結晶相變化過程示意圖[13]。 由於GST 具有高的熱穩定性（Ea > 2 eV）、快速結晶的特性（結晶速率 ≤ 50 nec）以及高覆寫次數（≥ 105_{）而成為PRAM 中最常見的材料。GST 具有兩種結} 晶結構，一為介穩態的面心立方（Face-centered Cubic，FCC）結構，另一為高 溫穩定相的六方晶（Hexagonal）結構[14、15]。如圖 2-10 所示，在剛鍍製完時， GST 一般為非晶態，當加熱至 200°C 時，其會由非晶態轉換成 FCC 相，進一步 加熱至400°C 時，則會由 FCC 相轉變為六方晶相。由圖 2-11 電阻率對溫度的變 化圖中，在150 及 350°C 會有一段陡峭的電阻率改變，此乃結構上的變化而導致 電阻率會有急遽的下降。 圖2-10、不同溫度狀態下之結構示意圖[14-15]。 (a) (b)

圖2-11、電阻率跟溫度之關係圖[16]。 Yamada[12]提出 GST 的原子在 FCC 介穩相中之排列方式，如圖 2-12 所示。 其中Te 原子佔據了 4a 的位置，Ge、Sb 與 20%的空位（Vacancy）佔據了 4b 的 位置。即Te 原子作 FCC 排列，Ge、Sb 與 20%的空位則填入 FCC 的八面體格隙 （Octahedral Site，O-site）中。 圖2-12、FCC 介穩相中原子排列方式[12、17]。 一般我們只探討第一階段的相變化反應，即由非晶相轉變成 FCC 相間的反 應。一般認為 GST 會具有快速的結晶速率乃是因為此合金成份會沿著擬二元合 金線（見圖 2-13），快速產生 GeTe-Sb2Te3的成分，即使合金比例稍有偏差仍不

至於產生相分離，而達到快速結晶的效果。

圖2-13、Ge-Sb-Te 三元相圖及 GeTe-Sb2Te3擬二元合金線位置[18]。

2-3、 Ovonic Switch [10、19]

含硒（Se）、Te 等週期表第六族元素之 Chalcogenides 會有存在一種臨界轉 換的現象，此種轉換的現象可以根據是否需要給予一臨界電壓來區分，可分為臨 界轉換（Threshold Switch）跟記憶轉換（Memory Switch）兩種，如圖 2-14 所示。

圖2-14、臨界轉換及記憶轉換之I-V 曲線[19]。

記憶轉換跟臨界轉換最大的差異就在於記憶型材料由低導電度轉換至高導 電度時，不需要一個最小之臨界電壓維持著就可以一直保持在高導電度的狀態，

而臨界型材料則否。根據Kastner、Adler 和 Fritzsche 等人所提出之 KAF 模型， Chalcogenides 中的懸鍵（Dangling Bond）是不穩定的，會自發分解成兩個最低 能量的缺陷對，其總反應式為： − + ₊ → _{3 1} 0 3 2C C C

（2-1） 其產生之缺陷對C₃+

、

− 1 C 又稱為補捉中心（Trap Center）。在低導電度狀態下，

電壓增加所產生的載子會被Trap Center 所捕捉，不會有大電流的產生。當 Trap

Center 達到飽和時，載子跟 Trap Center 之間的效應受到破壞，瞬間會有大的電 流流過。當到達高導電度區時（即大電流流過），記憶型材料會發生結構上的改 變，一直維持在高導電度的狀態，而臨界型材料則是形成了一個高載子濃度的通 道（Filament），爲維持此通道（Filament）的存在必須要提供一個臨界電壓，否 則通道會消失，又回到了低導電度的狀態。 一般而言，臨界型材料所做出來之記憶體元件只有單穩態（Monostable Switches）之狀態，電流消失後即回覆到原先狀態，但記憶型材料所做出來之記 憶體元件具有雙穩態（Bi-stable Switches），可以在結晶與非晶下作穩定之交換。 GST 是屬於記憶型材料的類型，當我們施加一個電壓大於其臨界轉換所需 的最小電壓時，其結構會發生改變，由低導電度狀態轉換為高導電度的狀態，當 外加電壓消失時，依然是維持在高導電度的狀態，不會隨之而消失。 2-4、 GST 之摻雜（Doping） 改善Chalcogenides 的特性，如 Tc、覆寫次數、轉換電流大小等有許多的方 法，其中最簡單也最有效果的方法就是摻雜微量合金元素，也是目前最多人使用 的方法。利用氣體反應式濺鍍，如氮（N2）和氧（O2）[20-31]已經有許多研究 者討論過。摻雜的目的最主要就是要增加合金之 Tc、熱穩定性，提升 Retention

Time。早期之摻雜主要都是運用於相變化光碟（Phase-change Optical Disks），用 於提升光反射率之對比，如鉍（Bi）[32]、錫（Sn）[33-34]、銦（In）[35]、銀 （Ag）[36]之添加皆可有效提升結晶相與非晶相之間的光對比，使訊號讀寫更清 楚。但鉍（Bi）、錫（Sn）、銦（In）、銀（Ag）之添加對 Tc之影響則非常有限。 能夠有效提升Tc及循環覆寫次數的添加物首推N2，其歸因於N2會在晶界形成氮 化物析出，使晶粒細化，抑制了再結晶的進行[15、25]；O2 之添加亦是如此 [21-24]。近年之研究亦有人添加矽（Si）[37]、二氧化矽（SiO2）[38]、硼（B） [39]、鐵（Fe）、鋅（Zn）[40]、氟（F）[20]等，但其已經不是爲光記錄媒體之 應用，而是轉而作為PRAM 之應用。 相關文獻發表至今除了N2摻雜外，其R-ratio 都會隨著雜質元素之添加而下 降，沒有辦法同時讓Tc有明顯的增加且R-ratio 保持在原本之值。圖 2-15（a）為 摻雜Mo 及 N2之GST 電阻率對溫度的變化[41]，由圖可知摻雜 Mo 後因非晶態 GST 的電阻下降而使 R-ratio 下降，其數量級由未摻雜的 105左右降至了103，雖 然 Tc增加了，但是訊號的對比清晰度卻大打折扣。N2的添加一般會同時增加非 晶態與結晶態GST 的電阻率，對 R-ratio 影響較小，Tc的上昇可改善了材料的熱 穩定性，有利於資料之記錄與保存。圖 2-15（b）為 GST 摻雜 SiO2的電阻率對 溫度圖，其R-ratio 也有發生下降的現象，一般來說未摻雜之 GST 其 R-ratio 數量 級大約為105左右，摻雜了SiO2之後下降至了103左右的大小。 (a) (b)

圖2-15、（a）摻雜 N2或Mo 之 GST 電阻率隨溫度變化之曲線圖[41]；（b）摻雜

SiO2之GST 之電阻率隨溫度變化圖[38]。

Si、B 之添加雖然會使 Tc上升，但其 R-ratio 亦會隨 Si、B 之添加量上升而

發生下降的現象，如圖2-16 所示。圖 2-16（a）為摻雜 Si 元素之 GST 電阻率隨 溫度的變化曲線。摻雜 Si 元素之後，其 R-ratio（只比較第一階段由非晶相轉換 為FCC 相之相變化的電阻比值）會由 105降至104左右。圖2-16（b）為 GST 摻 雜不同濃度之 B 原子之片電阻對溫度變化圖，隨 B 原子摻雜量越高，片電阻比 值明顯地下降，B 含量過高時其比值幾乎降為零，此將使訊號讀取發生困難。 圖2-16、（a）摻雜 Si、N2後，電阻率隨溫度變化之曲線圖[37]；（b）摻雜不同濃 度B 後，其電阻率隨溫度變化之曲線圖[39]。 Bi 及 Sn 的添加對於早期在光碟上的應用助益頗大，因為 Bi 或 Sn 添加後可 以有效的提升光對比，讓光訊號增強，使光碟資料讀取上可以更清晰。而 Bi、 Sn 之添加，應用於電的特性上卻產生相反的效果。Tc會隨Bi、Sn 添加量增加， 而下降，使資料無法長時間儲存。Bi、Sn 添加量增加亦使 R-ratio 下降，使在資 料判讀之困難度增加，圖2-17 為不同濃度的 Bi 及 Sn 的摻雜對電阻性質之影響。 一般而言，摻雜適量的 N2可以使 Tc上升、Ea上升，並使 R-ratio 保持在幾

乎相同級數的大小，對PRAM 上的操作有很大的改善。O2、SiO2、Mo、Si 的添

加雖然可以使Tc及Ea上升，但是其R-ratio 皆有下降的現象，使資料在判讀上的 困難度增加。Bi、Sn 之添加雖然可以提升光對比，對光碟上的應用有一定程度 的幫助，但在電這方面的運用會造成Tc的下降以及 R-ratio 的大幅下降，亦使得 資料判讀困難度大增。 一般來說，只要摻雜後Tc有發生上升的趨勢，其所對應之Ea同樣也會有上 升的趨勢，反之亦然；表2-3 為 GST 摻雜不同合金元素所產生之結晶溫度差異ΔTc 及活化能差異ΔEa之比較。 圖2-17、（a）Bi 及（b）Sn 摻雜對 GST 之電阻性質的影響[42]。 表2-3、各摻雜元素對結晶溫度及活化能之影響。

摻雜元素 量測方法 R-ratio ΔTc（°K） ΔEa（eV） 參考文獻

11.8 at.% N DSC 105 _{77 1.66 29} 12.8 at.% O DSC 104 40 0.56 25 6.92 at.% Sn DSC 103 −6.1 --- 34 4 at.% Si DSC 104 10 0.55 37 9 at.% Fe 穿透率 --- 50 −0.99 20 12 at.% Zn 穿透率 --- 109 2.95 20 4.4 at.% Bi 穿透率 103 −2 −1.51 32 6 at.% F 電阻率 --- −7 1 20 3 at.% SiO2 DSC 103 10 1.2 38 B 電阻率 101 --- --- 39 3.20 at.% Mo 電阻率 103 35 1.7 41 3 at.% In 穿透率 104 2 --- 35 0 ∼ 3 at.% Ag DSC --- 5 ∼ 20 1.9 ∼ 2.7 36 (a) (b)

Se DSC 103 --- 2.65 43

Ni DSC 101 --- 2.43 43

(ΔTc = Tc-doped − Tc-pure；ΔEa = Ea-doped − Ea-pure)

本實驗室早期亦利用了鈦（Ti）、釩（V）、鎢（W）、鎳（Ni）、鉬（Mo）、 銦（In）等元素之摻雜來改善相變化光碟之記錄性質[44]，其發現微量之 Mo 摻 雜能促進晶粒細化防止相分離，且Tc會隨著Mo 之添加量上升而上升[41]，有助 於提升覆寫次數及長時間的資料保存。 2-5、 PRAM 元件結構 PRAM 的轉換電流大小會跟發生相變化的區域大小（即面積）有關。當接觸 面積越大，欲使其發生相變化所需的電流也就越大，所以在元件的設計上就會希 望其轉換接觸面積越小越好，已達到降低轉換電流的目的。一般元件結構根據不 同的製程步驟及接觸面積可分為以下幾類：

（1）平面結構（Simple Planar Structure）：如圖 2-18 所示，Chalcogenide 熔融區 被侷限在絕緣層上方之區域，元件大小跟絕緣層厚度大小有關。此元件結 構為最簡單之結構，但其轉換電流卻是所有元件中最大的一種。 圖2-18、平面結構之 PRAM 示意圖[45]。 （2）環形結構（Ring-shaped Structure）：如圖 2-19 所示，元件之下電極與 Chalcogenide 接觸產生一個環形接觸面積，此接觸面積也就是相變化發生 的區域，因其限制在下電極附近，大幅減少了相變化之體積，也使轉換電 流大幅下降。 Via Si SiO2 SiO2 SiO2 SiO2 Chalcogenide Thin contact

圖2-19、環形結構 PRAM 示意圖[45]。 平面結構跟環形結構最大差異在於下電極接觸面積的大小，平面結構下電極 接觸相變化區域的面積較大，需要較大的電流來發生相變化，而環形結構下電極 接觸相變化區域的面積較小，只需要較小的電流就可發生相變化。圖2-20（a） 為平面結構跟環形結構下電極接觸面積之比較。圖2-20（b）為相變化時所需輸 入之電流大小比較。 圖 2-20、（a）環形及平面 PRAM 結構下電極接觸面積之比較；（b）寫入電流之 比較[46]。 （3）熱阻型結構（Heater Structure）：如圖 2-21 所示，元件之下電極為一個高電 阻值之材料，利用下電極作為加熱的熱阻絲，其加熱範圍僅介於下電極上 方，使其上方的Chalcogenide 熔化成非晶相，可降低相變化時消耗之功率。 (a) (b) Via Si SiO2 SiO2 SiO2 SiO2 Chalcogenide Thin contact

圖2-21、熱阻型 PRAM 結構示意圖[11]。

（4）邊緣接觸型結構（Edge Contact Structure）：其為熱阻型結構之進化版，利 用下電極之厚度控制元件的相轉換區域，使相轉換區域減少，主要轉換區

一樣在下電極，此方法可再進一步縮小程式化的體積，邊緣接觸型PRAM

元件結構如圖2-22 所示。

圖2-22、邊緣接觸型 PRAM 元件結構示意圖[46]。

（5）U 型溝槽結構（U-trench Structure）：同熱阻型結構原理，僅結構設計上不

同，如圖2-23 所示。 Polycrystalline chalcogenide Heater Metal interconnect Resistive Electrode Programmable volume

圖2-23、U 型溝槽 PRAM 結構示意圖[46]。 元件結構的發展趨勢都是朝著越小的相變化接觸面積來發展，接觸面積越小 相對所需寫入或擦拭電流也就跟著越小，如圖2-24 所示。 圖2-24、元件大小與擦拭功率、擦拭時間的關係圖[45]。 元件轉換電流除了跟接觸面積有關之外，亦跟所使用的上下電極、絕緣層材 料有重要的關係，也是重要的研究課題，表2-4 為文獻中曾發表過的電極材料。 表2-4、既往文獻報導的上、下電極材料。 記錄材料 下電極 上電極 參考文獻 Ge2Sb2Te5 Ti/AlN TiW 47 Ge2Sb2Te5 TiW TiW/Al 48 Ge-Sb-Te Poly-Si --- 49 Ge-Sb-Te TiN --- 50

Ge-Sb-Te（N） W TiN 51 Ge2Sb2Te5（Sn） W TiW 52 Ge-Sb-Te（O） W W 53 GexTe1−x Ni Sb/Al 54 Si2Sb2Te5 TiN Al 55 2-6、Kissinger 分析 Kissinger（1956）導出了一個計算相變化反應的活化能的公式[41、56-58]： B a k E T d T d − = ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ Φ 1 ln ₂ max _（2-2） 式（2-2）中，Tmax = 反應速率最大時的溫度，Φ = 升溫速率（ dt dT ），kB =

Boltzmann 常數（1.38×10−23 J/atom⋅°K）。求出不同的升溫速率實驗對應之 Tmax，

再畫出 ₂ ax ln m T Φ 對 ax 1 m T 的圖，連接不同升溫速率的數據點之直線斜率即為 _B a k E − ， 而可求得活化能Ea。 由既往文獻[13、16、24、25、59-61]可知，GST 由非晶態轉換為 FCC 相之 Tc大約介於150 至 170°C，其溫度之差異主要來至不同升溫速率所致，一般而言 升溫速率越快Tc會有延遲的現象，其Ea大約是介於2 至 2.5 eV，如表 2-5 所列。 表2-5、GST 之 Tc與Ea值表列。 量測方法 Tc（°C） Ea（eV） 參考文獻 DSC 143 2.23 13 DSC 162 2.36 59 DSC 160 2.99 25 DSC 152 2.08 24 DSC 170 2.28 16 電阻率 150 2.24 60 光穿透率 160 2.51 61

2-7、JMA 理論

JAM 理論係由 W.A. Johnson、R.F. Mehl 與 M. Avrami 等人提出[62-67]，其 為恆溫相變化過程中生成物體積比例（Volume Fraction）隨時間變化的表示。JMA 分析的推導基於下列三點假設： （1） 等溫的相轉換過程； （2） 均質成核（Homogeneous Nucleation）； （3） 成長速率只與溫度有關，與時間無關。 在短暫時間內，JAM 理論導出在α基地相中產生β相的體積分率x（x << 1） 可表示為 4 3 3 NG t V V x= β =π & & （2-3） 式（2-3）中 V = 總體積，N& = 單位體積的成核速率， G& = 成長速率。 若考慮延伸體積Vβe（Extended Volume）之效應，體積分率 x 可表示為

(

n

)

e _{x NG t kt} V V − − = ⎟ ⎠ ⎞ ⎜ ⎝ ⎛− − = = 1 exp 3 exp 1 π _{& &}3 4 β _（2-4） 式（2-4）為 JMA 方程式。k 為反應速率常數，其與成核與成長速率有關；n 為Avrami 指數，其與成長維度有關。其中 k 可表示為： ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ Δ − = T k H k k B exp 0 （2-5） 式（2-5）中 k0為JMA 參數，kB為Boltzmann 常數，ΔH 為成核與成長的活

化能。成核與成長速率與溫度有關，其關係有如（2-6）與（2-7）式所示： ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ − = T k E N N B n exp 0 & （2-6） ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ − = T k E G G B g exp 0 & （2-7） N0與 G0為成核與成長的參數，En與 Eg分別為成核與成長的活化能。比較式 （2-5）、（2-6）與（2-7）可知 ΔH = En + 3Eg （2-8） 一般而言，可將成核與成長的活化能表示為 ΔH = En + (n − 1)Eg （2-9） 表2-6 為 Avrami 指數與成長幾何形狀的關係。Avrami 指數之範圍與維度之 關係為：1 ≤ n ≤ 2 為一維成長（One-dimensional Growth）；2 ≤ n ≤ 3 為二維成長 （Two-dimensional Growth）；3 ≤ n ≤ 4 為三維成長（Three-dimensional Growth） [68]。 表2-6、Avrami 指數與成長幾何形狀的關係[66]。 第二相形成機制 幾何形狀 成核速率 Avrami 指數（n） Plate Rapid；depletion 1 Cylinder Rapid；depletion 2 Sphere Rapid；depletion 3 介面反應控制 （Interface control） Sphere Constant 4 Plate Rapid；depletion 1/2 Cylinder Rapid；depletion 1 擴散控制 （Diffusion control） Sphere Rapid；depletion 3/2

Sphere Constant 5/2

在JMA 中探討著均質成核之等溫的相變化過程，然而，Weinberg[68]等人提

出三種延伸情況亦應加入JMA 理論中考慮：

（1） 有 限 尺 寸 效 應 （ Finite Size Effect ） 及 非 均 勻 成 核 （ Non-uniform Nucleation）；

（2） 異向性顆粒形成（Anisotropic Particle Formation）。 （3） 過渡成核（Transient Nucleation）。 在 JMA 中探討中假設相變化為成長與成核為無限（Infinite）的狀態，而在 實際上，大部分的相變化發生於有限（Finite）的空間，而有著異向性之非均勻 成核產生（見圖2-25），以二維空間為例，其一方向可使晶粒無限的延伸成長， 但另一方向則受到厚度侷限影響，圖中顯示晶粒於厚度ξ之Vξ區成長，晶粒於C 區中成核及成長，當其繼續成長時，則必須往B1 與 B2 區域延伸，而受到厚度ξ 之有限空間的影響，使相變化速率受到削弱，因此，隨著ξ的遞減而使有限尺寸 效應增加。 圖2-25、相變化於有限尺寸效應示意圖[69]。 Weinberg 等人討論異向顆粒之相變化形成時，提出利用二維成長之成長形狀 假設為橢圓作探討，其主軸為快速成長，而次軸為緩慢成長，而有著兩種形式的 橢圓圖形，如圖2-26 所示，A 標記為入侵者（Aggressor），其可從原點（Origin） 隨著時間而成長，而B 標記為潛在性的阻礙者（Blocker），其會阻礙A 的成長路

徑及相變化，此情形會產生屏蔽效應（Shielding Effect）使相變化速率降低，當 Avrami 指數低至一維相變化時，則有預成核（Pre-nucleated）的情況產生，而使 屏蔽效應增加而降低相變化速率。Birnie Ⅲ等人指出成長速度慢的情況下，會有 著屏蔽效應的影響，而成長速度快則否，且亦觀察出形狀對於相變化速度的影 響，其相變化快慢依序為矩形、橢圓形及菱形[70]。 圖2-26、橢圓型成長示意圖[69]。 Weidenhof[69]等人提出利用光反射率變化求取 Avrami 指數，利用式（2-10） 求得結晶分率，將結晶分率對時間轉化為ln{−ln[1−x(t)]}對應 lnt 之關係圖，圖中 之斜率為Avrami 指數，而 Y 軸的截距為 lnk。在不同溫度下退火之試片，利用式 （2-5）求得ΔH。 a c a R R R t R t x − − = ( ) ) ( （2-10） 式（2-10）中之 x(t)為表示結晶分率，R(t)表示為隨時間變化的反射率，Ra 為完 全非晶相之反射率，Rc為完全結晶相反射率。圖2-27 為典型 JAMK 圖形，在此 圖中發現有兩階段的變化，起初之非線性區域定義為孕核期，此段斜率對Y 軸之 截距不固定，其表示 k 不是定值，亦代表著成核速率不固定。當時間經過τ後，

曲線呈現為線性，k 不再隨間變化，代表成核速率穩定，故定義τ為孕核時間， 其會隨著溫度愈低而增加，如圖2-28 所示。 圖2-27、典型 JMA 圖形[71]。 圖2-28、孕核時間與溫度之關係圖[71]。 圖2-27 中所求得之斜率為 Avrami 指數值，Weidenhof 等人就此現象，而提 出了兩種JMA 圖形之時間定義的見解： （1） 定義相變化之起始點時間為 t = 0，此點為試片即時達到所需溫度的時間。 （2） 忽略小部份材料在 t < τ時之結晶，而定義τ為相變化的開始。 將τ = 0 定義為相轉化的起始點，即孕核時期後的階段，其成核速率穩定；

經過重新定義起始時間點後，使原本較高Avrami 指數值明顯的下降，如圖 2-29 所示。 圖2-29、重新定義起始時間τ = 0 之 JMA 圖形[71]。 2-8、 研究動機 相變化記錄材料之摻雜及其對物理性質之影響是近幾年來相當受到重視的 一項研究，但是真正能夠大幅提升其特性的摻雜元素卻極少。從既往文獻中發 現，當 GST 在經過多次循環記錄之後，Te 元素會發生偏析（Segregation）而使 得相變化從可逆（Reversible）變成了不可逆（Irreversible），而使記憶效果消失。 故開發新型的元素摻雜以期對 GST 之改質有更明顯之效果，本論文研究選擇在 負電度（Electronegativity，χ）與Ge、Sb 與 Te 有相當差距的金屬元素進行摻雜， 期望能藉此達到抑制Te 偏析之效果，並藉此改善其 Tc、Retention Time 等性質， 亦藉由一簡易的環型PRAM 元件來量測相變化轉換所需之臨界電壓（Vth），以驗 證其應用於PRAM 之可行性。

第三章

實驗方法及步驟

3-1、實驗流程 實驗方法及步驟如圖3-1 所示。 圖3-1、實驗流程圖。 3-2、試片製備 n-型、（100）矽晶圓先以溼式氧化法（Wet Oxidation）長成一層約 500 nm GST 薄膜濺鍍 電性量測 性質分析 等升溫速率即時電阻量測 恆溫即時電阻量測 X 光繞射分析︵ XRD ︶ 穿透式電子顯微鏡︵ TEM ︶ X 光光電子儀︵ XPS ︶ 感應偶合離子質譜儀︵ ICP ︶ PRAM 元件 I-V 特性曲線 結果與討論

厚的矽氧化物層，其目的為防止電性量測時所產生的漏電現象。經氧化過後，以

鑽石筆將矽晶圓切成1.5 cm×1.5 cm 大小的試片做為薄膜濺鍍時之基板。GST 薄

膜濺鍍係以自組的六靶濺鍍機進行，系統之背景壓力小於2.0×10−6 torr，工作壓

力為3.0 mtorr；濺鍍時使用射頻磁控濺鍍（RF Magnetron Sputtering），靶材為購

自Tosima 公司所之 3 吋 Ge2Sb2Te5靶，濺鍍功率為50 W，薄膜厚度控制在 150

nm。工作氣體為 Ar，流量為 10 sccm。

3-3、Ce 之摻雜

摻雜是利用貼靶濺鍍法[72]進行，Ce 薄片（購自 Alfa Aesar，0.25 mm 厚，

純度99.9%）先切成 0.6 cm×0.6 cm 之大小，一個 Ce 金屬片面積約為 1%靶材面 積，本實驗利用不同的Ce 貼靶數目（1、3、5、7 與 10 片）完成不同 Ce 濃度之 摻雜，將已切好之Ce 金屬片對稱地置於 GST 靶上，濺鍍時 Ce 將隨著 GST 一起 被濺鍍而成為摻雜之GST 薄膜。 3-4、即時電性量測 GST 薄膜試片鍍製完成後，即置入自組之即時電性量測系統做升溫或恆溫 實驗，即時電性量測系統之架構如圖3-2 所示。 電性量測於真空環境中進行。使用機械幫浦將真空腔（1）抽至約 60-70 mtorr，再通入氬氣（Ar），如此重覆 3-4 次，再抽氣，以確保腔體內部的氧氣存 量低到不足以氧化試片。 試片置於真空腔體中的銅製加熱平台（2）上，下方以溫控器控制鹵素燈管 加熱，並在銅製平台之腹部置入一 K-type 熱電偶（3），以確保實驗溫度之準確 性。片電組之量測是由並排且等距的四根探針所量測，最外側的A 和 D 探針由 Keithley 2400 電源供應器供應固定的電流，而 B 和 C 探針量測此兩點間的電位 差。利用電阻率（Resistivity，ρ）與電流（I）、電位差（V）、的關係式：

ln2 I Vdπ = ρ （3-1） 計算出電阻率並記錄電阻率又時間的關係，（3-1）式中 d 為膜厚，π 為圓周率[73]。 圖3-2、即時電性量測系統之架構示意圖。 3-5、XRD 分析 XRD 試片分析之作法如同電性量測之方法，將已鍍製完之 GST 試片利用 5°C/min 的升溫速率，並且保持真空腔體的真空度在 60-70 mtorr，來回抽氣以確 保腔體內部的氧氣存量低到不足以氧化試片，之後在升溫至不同退火溫度持溫 30 分鐘後，利用國家同步輻射研究中心（National Synchrotron Radiation Research Center，NSRRC）的 X 光繞射儀（X-ray Diffractometer，M18XHF，Material Analysis and Characterization SRA）做低掠角入射繞射（Grazing-angle Incidence Diffraction） 分析，X 光來自 Cu-Kα輻射（λ = 0.1504 nm），工作電流與電壓分別為 200 mA 及 50 kV，入射角度為 1°，掃描角度範圍由 20 至 80°，掃描速度為 3°/min。

3-6、TEM 與元素 Mapping 分析

將GST 薄膜鍍製在 KBr 錠上，利用 KBr 易溶於水之特性，將 KBr 溶解於去

離子水中並用500 mesh 銅網將之撈起 GST 薄膜即成為 TEM 試片。利用 Jeol 2100

及Philips Tecnai F-20 TEM 進行微觀結構觀察，並以 TEM 所附之能量散射光譜

儀（Energy Dispersive Spectroscopy，EDX，Genesis）進行元素 Mapping 以觀察

摻雜之 Ce 的分佈。元素 Mapping 部份係委託閎康科技（Materials Analysis

Technology Inc.）進行，在 Mapping 時先選定一個區域，利用 HADF（High Angle Annual Dark Field）偵測器來偵測高角度的環形暗場相，偵測到後選定欲分析之

區域，利用TIR 軟體來進行 EDX 元素 Mapping。範圍設定上一般 x 軸有 100 個

Pixel，而 y 軸是作等比例的變化，每個點的擷取時間為 0.5 秒。

3-7、ICP-MS 成分分析

將 沉 積 在 玻 璃 基 板 上 之 GST 薄 膜 ， 利 用 感 應 藕 合 電 漿 質 譜 分 析 儀

（Inductively Coupled Plasma Mass Spectrometer，ICP-MS，Perkin Elmer，SCIEX ELAN 5000）進行成分分析，以獲得貼靶數目所對應之 Ce 摻雜濃度關係。

3-8、XPS 分析

利用X 光光電子儀（X-ray Photoelectron Spectroscopy，XPS，Microlab350，

VG Scientific）來分析摻雜 Ce 原子所產生之鍵結狀態，以分析 Ce 原子是否有與 GST 中之各元素產生化學反應抑或僅是一固溶之雜質元素（即不參與化學鍵結

反應）。圖譜之曲線配湊（Curve Fitting）係利用 XPSPEAK41 軟體進行之，利用

已知的資料庫輸入後，軟體即會自動產生最有可能的結果來作曲線配湊。

3-9、Kissinger 分析

將已鍍製完之試片以六個不同的升溫速率（1、2.5、5、10 及 16°C/min）加 熱，記錄時間對溫度、時間對電阻的關係，並將此兩組記錄轉換成溫度對電阻的

關係。取得ρ-T 曲線後，利用微分的方式求得d T dT

ρ _{− 曲線，得到電阻率最大的溫}

度，也就是Kissinger 方程式中的 Tmax，將此溫度定義為Tc，再利用Kissinger 方

程式求得活化能Ea。 3-10、JMAK 分析 結晶分率的計算方法是將試片以恆溫退火，記錄電阻率隨時間的變化，再將 之轉換為結晶分率。恆溫溫度是以5°C/min 時的結晶溫度往下降 10°C 作為恆溫 退火之溫度。將試片以5°C/min 的速度升溫到所設定的溫度，記錄電阻率對時間 的變化。利用Percolation 公式 = a c a R R R t R t x − − = ( ) ) ( （即式（2-10）），將電阻率轉 換成結晶分率，代入JMA 理論計算 Avrami 指數（n） 3-11、Retention Time 分析[74] Retention Time 之量測與恆溫實驗相似，其係將試片置於即時電性量測系統 中，在一固定之加熱溫度下量測電阻率隨時間的變化，記錄其電阻率降至初始值 的一半時所需要的時間（ 2 1 t = Time of Failure），之後改變試片加熱溫度，重複 上述實驗並記錄對應之 2 1 t ，假設 2 1 t 隨溫度之變化關係符合Arrehenius 方程式， ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ × = T k E t t B f a exp 0 2 1 ，則由 ln 2 1 t 對 T k_B 1 圖之斜率即可求得E 。測試溫度是選擇_af Tc以下30°C 範圍內的四個溫度進行之。 3-12、Ovonic Switch 性質分析 環型PRAM 元件製程步驟之六大步驟如圖 3-3 所示，其敘述如下： （1）先在 Si 晶圓上用濕式氧化法長一層厚度約為 500 nm 的二氧化矽（SiO2）， 其目的是爲了防止在量測電性時的漏電現象。

（2）在已氧化過的 Si 晶片上鍍上一層約為 100 nm 的鈦/鎢（W/Ti）合金做為下 電極。

（3）將鍍製完下電極之試片利用電漿輔助化學氣相沉積法（Plasma Enhance Chemical Vapor Deposition，PECVD）再鍍上一層約 100 至 150 nm 厚的

SiO2，此層之SiO2主要目的是爲了要增加相變化區域的界面電阻以達到降

低轉換電壓或電流的需求。

（4）鍍完 PECVD 後，利用 BOE（Buffer Oxide Etcher）溶液來蝕刻出一個直徑

大小為100 μm 的相變化區域。 （5）將相變化區域鍍製上欲量測之 Ce 摻雜 GST 相變化薄膜。 （6）鍍上一層約 150 nm 厚之 W/Ti 合金做為上電極。 圖3-3、環形結構之 PRAM 元件製作流程。 Si SiO2 Si SiO2 Si SiO2 SiO2 SiO2 W/Ti PECVD BOE 蝕刻 鍍下電極 鍍GST 層 鍍SiO2 100 μm 直徑 的環型區 W/Ti Si SiO2 SiO2 Si SiO2 鍍上電極 W/Ti Si SiO2 W/Ti SiO2 SiO2 W/Ti GST SiO2 SiO2 W/Ti GST

I-V 特性量測係利用 HP 4156B 半導體參數分析儀（Semiconductor Parameter

Analyzer），量測 100 μm 圓型孔洞 GST 相變化區域所需之電壓及電流大小，並

第四章

結果與討論

4-1、ICP-MS 成分分析 本研究以貼靶濺鍍法製作摻雜Ce 之 GST 薄膜，Ce 片與鈀材面積比分別為 0、3、5、7 及 10%，以 ICP-MS 對 Ce 摻雜之 GST 薄膜進行濃度分析之結果如 表4-1 所示。 圖4-1 所示為 Ce 摻雜濃度隨貼靶數目之變化，可看出Ce 摻雜濃度隨貼靶數 之增加而增加，其呈一正比的關係。由上述未摻雜Ce 的 GST 之 ICP-MS 分析結 果換算Ge:Sb:Te 1:1.04:2.33 2:2.08:4.66 67 . 127 32 . 38 : 76 . 121 4 . 16 : 64 . 72 37 . 9 _{= =} = ，Ge:Sb:Te 已極接近靶材之理想化學劑量比2:2:5。 表4- 1、ICP-MS 對 Ce 摻雜之 GST 薄膜成分分析結果（單位：ppm/at.%）。 *低於 ICP-MS 之偵測極限，無法準確測出 Ce 之濃度。 4-2、XRD 分析 利用不同退火溫度來觀察Ce 摻雜濃度對 GST 結構變化之影響。各成分試片 分別以5°C/min 之升溫速率升溫至 200、250、300、350 及 400°C，持溫 30 分鐘 後爐冷降到室溫，再以 XRD 分析 GST 結構上之變化；XRD 分析結果如圖 4-2 至4-7 所示。 貼靶面積比（%） Ge Sb Te Ce 0 9.37/22.9 16.40/23.8 38.32/53.3 0 1* NA NA NA NA 3 3.64/19.5 7.44/23.4 18.21/54.6 0.87/2.4 5 3.81/17 9.37/22 22.91/56 2.31/5.3 7 3.40/14.3 9.77/24.3 22.32/53 3.96/8.6 10 3.85/16 9.16/22.3 20.96/49.4 5.70/12.3

圖4-1、GST 中之 Ce 摻雜濃度隨貼靶數目之變化圖。 圖4-2 顯示初鍍之 GST 薄膜，無論 Ce 摻雜濃度為何，均維持非晶態；圖 4-3 至4-7 顯示經 200°C 以上之退火後，純 GST 薄膜轉為 FCC 相[30、36、39、41、 78]，升溫至 350°C 後，則轉變為六方晶相（JCPDS 89-2233）。至於摻雜 Ce 之 GST 薄膜，由 XRD 繞射峰之高度變化可知，Ce 摻雜濃度愈高，結晶相愈不容 易出現，要使GST 結晶即須提高退火溫度，此一結果顯示 Ce 之摻雜可以穩定非 晶態之GST。圖 4-6 與 4-7 同時顯示，Ce 摻雜之 GST 薄膜經 350 與 400°C 退火 後亦不會轉變為六方晶相，顯然Ce 之摻雜亦能抑制六方晶相的出現。 XRD 圖譜亦顯示，在相同退火條件下，當 Ce 摻雜濃度越高時，繞射峰之半 高寬愈寬，由 Scherrer 公式[76]可推測得知 Ce 摻雜具有細化晶粒之效果，此一 結果亦將由以下之TEM 分析證明之。

圖4-2、不同 Ce 摻雜濃度，初鍍 GST 之 XRD 圖譜。

圖4-4、不同 Ce 摻雜濃度，250°C 退火 30 分鐘之 GST 之 XRD 圖譜。

圖4-6、不同 Ce 摻雜濃度，350°C 退火 30 分鐘之 GST 之 XRD 圖譜。

圖4-7、不同 Ce 摻雜濃度，400°C 退火 30 分鐘之 GST 之 XRD 圖譜。

4-3、 TEM 與 EDX 元素分佈分析

TEM 分析之目的在對不同 Ce 摻雜濃度 GST 之薄膜內部微觀結構進行直接

為非晶態，此一結果與先前XRD 分析之結果吻合。

圖4-8、（a）無摻雜與 Ce 摻雜濃度為（b）3%（c）5%與（d）10%貼靶濺鍍面積

比之初鍍GST 薄膜之明視野（Bright-field，BF）TEM 形貌圖。

圖 4-9（a）至（f）為經 300°C，30 分鐘之退火，不同 Ce 摻雜濃度之 GST

薄膜之TEM 微觀結構圖；左邊圖為 BF 影像，右邊圖為暗視野（Dark-field，DF）

影像；圖 4-10 為圖 4-9（c）所附之擇區電子繞射圖（Selected Area Electron

Diffraction，SAED）對應之 Miller 指標分析，其驗證結晶態之 GST 為 FCC 相。

(a) (b)

(c)

(d)

100 nm

100 nm

100 nm

400 nm

圖4-9、經 300°C，30 分鐘退火之（a）未摻雜與 Ce 摻雜濃度為（b）1%（c）3% （d）5%（e）7%與（f）10%貼靶濺鍍面積比之 GST 薄膜之 TEM 形貌； 左邊圖為BF 影像，右邊圖為 DF 影像。（下頁續）

(a)

(b)

(c)

500 nm

100 nm

40 nm

40 nm

500 nm

100 nm

圖4-9、經 300°C，30 分鐘退火之（a）未摻雜與 Ce 摻雜濃度為（b）1%（c）3% （d）5%（e）7%與（f）10%貼靶濺鍍面積比之 GST 薄膜之 TEM 形貌； 左邊圖為BF 影像，右邊圖為 DF 影像。（續上頁）

(d)

(f)

(e)

40 nm

40 nm

40 nm

40 nm

100 nm

100 nm

圖4-10、圖 4-9（c）所附之 SAED 圖對應之 Miller 指標分析。 經300°C，30 分鐘之退火會使 GST 轉換為結晶態，由圖 4-9 可知，當 Ce 摻 雜濃度越高時，GST 中的晶粒愈小（DF 影像能更清楚地分辨晶粒細化現象）， 未摻雜的GST 試片之晶粒大小大約為 100 nm，摻雜至 Ce 貼靶濺鍍面積比為 3% 時，其晶粒大小縮小至約20 至 30 nm 左右，當濃度高至 Ce 貼靶濺鍍面積比為 7%後，其晶粒已經小至約 10 nm，故 Ce 之摻雜能有效地抑制晶粒成長，亦印證 了先前 XRD 分析之結果。既往的研究亦發現添加 N、O 會使 GST 之晶粒細化 [21-31、51]，Ce 之添加亦有相同的效果，一般推測晶粒細化可增加循環覆寫次 數[51]，Ce 之添加是否有相同的效果有待後續電性研究驗證之。 TEM 觀察中之突兀者為 Ce 貼靶面積比 10%之試片形貌，圖 4-9（f）之 BF 與DF 圖均顯示由許多不規則狀之粗晶鑲嵌於一基地結構組成，SAED 圖亦出現 點狀之繞射環，亦印證此一粗晶結構之存在，而圖4-5 所示之 XRD 圖譜卻顯示 其為細晶結構且無二次相產生，此顯然有所矛盾，其是否因低掠角XRD 實驗時 偵測器之路徑所限以至於完整的繞射訊號遺失應更進一步驗證之。由附錄之 Ce-Ge、Ce-Sb 與 Ce-Te 之二元合金相圖可知，在 400°C 以下 Ce、Ge、Sb 與 Te

彼此之固溶度均極低，由圖4-9（f）之 TEM 形貌推測，Ce 摻雜達 10%貼靶面積

形成IMC 相，由相圖知可能之 IMC 相為α-CeGe2−x、CeSb2或 CeTe3（依之後的

XPS 分析，最有可能者為 CeSb2或CeTe3）；因此圖4-9（f）之 TEM 形貌極可能

為固溶Ce 之 GST 與上述 IMC 之混合結構，至於 IMC 之種類為何則有待後續研 究鑑定之。此一結果是否破壞GST 之記錄能力亦有待研究，唯之後的 Kisssinger 與Retention Time 分析顯示此一 Ce 摻雜之 GST 的活化能 Ea與E 值均已偏離上af 升趨勢而下降，顯然Ce 貼靶濺鍍面積比為 10%之摻雜已過量，故 Ce 對 GST 之 摻雜有一上限。 EDX 元素分佈分析係為了解 Ce 在 GST 中是否有偏析之行為，圖 4-11 及圖 4-12 為未摻雜 Ce 的 GST 薄膜，退火前、後之 Ge、Sb 及 Te 元素 Mapping 圖； 圖4-13 及圖 4-14 分別為 Ce 貼靶濺鍍面積比為 5%之 GST，退火前、後 Ge、Sb、 Te 及 Ce 元素之 Mapping 圖。 元素Mapping 的結果顯示，在非晶態 GST 中，Ge、Sb、Te 及 Ce 的元素皆 為均勻分布，並無顯著之偏析行為，結晶態中GST 似乎形成富 Ge 相與富 SbTe 相，但Ce 仍維持均勻分布。此意味著無論 GST 之結晶結構為何，Ce 原子均以

固溶（Solid Solution）之形式存於 GST 晶格中，故推測在退火過程中，Ce 係以

固溶強化之機制使 GST 之晶粒產生細化，此亦可由原子半徑大小之比較獲得此

一結論（rCe = 0.185 nm，大於 rGe = 0.125 nm、rSb = 0.145 nm 與 rTe = 0.140 nm）。

圖4-11、未摻雜 Ce、非晶態 GST 薄膜退火前 Ge、Sb 及 Te 元素 Mapping 圖。

圖4-12、未摻雜 Ce、非晶態 GST 薄膜退火後 Ge、Sb 及 Te 元素 Mapping 圖。 圖4-13、Ce 摻雜之貼靶濺鍍面積比為 5%之 GST，退火前（非晶態）Ge、Sb、 Te 及 Ce 元素之 Mapping 圖。 Ge Sb Te Ge Sb Te Ce

圖 4-14、Ce 摻雜之貼靶濺鍍面積比為 5%之 GST，退火後（結晶態）Ge、Sb、 Te 及 Ce 元素之 Mapping 圖。 4-4、XPS 分析 XPS 分析之目的在判斷出 Ce 是否與 GST 中之元素發生鍵結反應，並欲藉由 XPS 圖譜判斷出是和那個元素發生鍵結反應。圖 4-15 為不同 Ce 摻雜濃度之初鍍 與經300°C、30 分鐘退火之 GST 中之 Ge3d、Sb3d、Te3d及Ce3d軌域之XPS 圖譜。

圖4-16 至 4-22 分別為 Ge3d、Sb3d3/2、Sb3d5/2、Te3d3/2、Te3d5/2、Ce3d3/2與Ce3d5/2軌

域之XPS 圖譜曲線配湊之結果。

Ge Sb

圖4-15、不同 Ce 摻雜濃度之 GST 之 Ge3d、Sb3d、Te3d及Ce3d軌域之XPS 圖譜。 Sb 3d3/2 Sb 3d5/2 Sb 3d3/2 Sb 3d5/2 Te 3d3/2 Te 3d5/2 Te 3d3/2 Te 3d5/2 Ce 3d3/2 Ce 3d5/2 Ce 3d3/2 Ce 3d5/2

圖4-16、Ge3d軌域XPS 圖譜曲線配湊之結果。

圖4-17、Sb3d3/2軌域XPS 圖譜曲線配湊之結果。 Sb2O4 Sb2O5 Sb2O3 Sb2O4 Sb2O3 Sb2O5

圖4-18、Sb3d5/2軌域XPS 圖譜曲線配湊之結果。 GeO2 Sb2O5 Sb GeO2 Sb2O5 Sb

圖4-19、Te3d3/2軌域XPS 圖譜曲線配湊之結果。

圖4-20、Te3d5/2軌域XPS 圖譜曲線配湊之結果。

圖4-21、Ce3d3/2軌域XPS 圖譜曲線配湊之結果。 CeTe2 Ce2O3 CeSb CeTe2 Ce2O3 CeSb

圖4-22、Ce3d5/2軌域XPS 圖譜曲線配湊之結果。 從XPS 圖中可知 Ce 在非晶態 GST 中已有特定之鍵結產生，例如，在 Ce 摻 雜為3%貼靶面積比之試片中，圖 4-21 之 Ce3d3/2軌域圖譜與圖4-22 之 Ce3d5/2軌 域圖譜分別在與在900 與 882 eV 處出現之峰值則分別顯示了 Ce-Te 與 Ce-Sb 鍵 結的存在，隨著Ce 摻雜濃度的升高，兩種鍵結的數量有增加的趨勢；在退火後 的試片中，這兩種鍵結亦存在。但依既往之研究報導（見圖4-23），Ce-Te 與 Ce-Sb 鍵結能之位置十分相近，故無法準確判別何者為主要之鍵結。 CeSb CeTe2 Ce Ce2O3 CeSb CeTe2 Ce Ce2O3

XPS 的圖譜配湊分析同時顯示各種氧化物的存在，如 GeO2（532 eV）、Sb2O5

（531 eV）、Sb2O3（534 eV）、Sb2O4（541 eV）、Ce2O3（886 eV）等，此可能為

熱處理過程中試片氧化所致。 圖4-23、文獻中 CeTe、CeSb 之 3d 鍵結能位置圖[75]。 4-5、Kissinger 分析 本實驗在不同的升溫速率（1、2.5、5、10 及 16°C/min）下量測電阻率對溫 度之變化，利用微分法求出電阻率對溫度變化之最大點，將其定義為Tc，再將不 同升溫速率對應之Tc帶入Kissinger 方程式，即式（2-2），求出活化能Ea。圖4-24 為不同Ce 摻雜濃度之 GST 薄膜在不同加熱速度下所測得之電阻率隨溫度變化之 原始數據圖，利用微分法所求得之Tc整理如表4-2 所列。