應用於高速序列資料之表面聲波式半速率時脈回復電路

國

立

交

通

大

學

電信工程學系碩士班

碩

士

論

文

應用於高速序列資料之表面聲波式

半速率時脈回復電路

SAW Based Half Rate Clock Recovery for

High Speed Serial Data Transmission

研 究 生：陳威宇

指導教授：高曜煌 教授

應用於高速序列資料之表面聲波式

半速率時脈回復電路

SAW Based Half Rate Clock Recovery for

High Speed Serial Data Transmission

研 究 生：陳威宇 Student：Way-Yu Chen

指導教授：高曜煌 博士 Advisor：Prof. Yao-Huang Kao

國 立 交 通 大 學

電信工程學系碩士班

碩 士 論 文

A Thesis

Submitted to Department of Communication Engineering

College of Electrical and Computer Engineering

National Chiao Tung University

in Partial Fulfillment of the Requirements

for the Degree of

Master of Science

in Communication Engineering

July 2008

應用於高速序列資料之表面聲波式

半速率時脈回復電路

SAW Based Half Rate Clock Recovery for

High Speed Serial Data Transmission

研 究 生：陳威宇

Student：Way-Yu Chen

指導教授：高曜煌 博士

Advisor：Prof. Yao-Huang Kao

國立交通大學電信工程學系碩士班

摘要

本論文將利用 TSMC 0.18um 製程實現 Stratum 3 下之 1.244Gb/s 時脈回復電路並應 用於 OC-24 中，在振盪器設計則採用低相位雜訊的表面聲波振盪器，完成一在 OC-24 光纖網路中運行之 1.244Gb/s 時脈資料回復電路。其中低通濾波器與表面聲波共振腔為 接於 IC 外，迴路頻寬約在 1KHz 附近，相位偏移器將使用於表面聲波振盪器分兩部分 討論，π 型相位偏移器外接與積體化於 IC 中，藉由 MATLAB 與 HSPICE 的模擬，本論 文成功將表面聲波振盪器與時脈回復電路相互結合，並量測其在上鎖時得到回復時脈 1.024ps(相位偏移器外接)與 0.88ps(相位偏移器積體化)，在功率損耗上為 30mW 與

SAW Based Half Rate Clock Recovery for

High Speed Serial Data Transmission

Student：Way-Yu Chen

Advisor：Prof. Yao-Huang Kao

Department of Communication Engineering

National Chiao Tung University

Abstract

The purpose of this thesis is to implement a clock and data recovery (CDR) for Stratum 3. The bit rate is 1.244Gb/s for OC-24 by using TSMC 0.18um CMOS process. The voltage controlled SAW Oscillator (VCSO) is designed for low phase noise application. The low pass loop filter and SAW resonator are external connected. The loop bandwidth is around 1KHz. The necessitate phase shift in VCSO is describe in two parts. The first is external connected π network and the other is internally integrated. The MATLAB and HSPICE are used for behavior and circuit level simulation, respectively. The VCSO is successfully combined into CDR. The measured RMS jitter of retime clock is 1.024ps and 0.88ps for external and integrated phase shifter, respectively. The power consumptions are 30mW and 143mW.

誌謝

本篇論文得以完成最要感謝的是我的指導教授高曜煌博士，儘管我是最後 一位的碩士生仍耐心的教導我甚至親自陪我量測，這是我一輩子都不會忘記的事 情吧! 另外也感謝義濱學長即使工作再忙還是不厭其煩的替我解惑，使研究得以 順利完成。同時也感謝孟慶宗教授、許孟庭教授與林宏澤經理百忙中仍抽空擔任 我的口詴委員。 碩士生涯對我來說是很特別的兩年，一個人的生活讓我學會如何從忍受到接 受。感謝學長嘉川、乃元、邦郁、宏彰的傳承，更要感謝 918 實驗室的所有成員 願意接納沒有實驗室的我，博士班珍儀學姐不定時的點心、聖哲學長的經驗的分 享、對於完全沒接觸 IC 的我也感謝宏儒學長與金詳的教導與幫忙，同時也是我 聊天的好對象。 碩士班的宜蓁、雅惠、宜珊有你們的陪伴使我生活增添了許多 樂趣與色彩，戰友揚鮮總是在我最需要的時刻給予我最強烈的支援才能讓我堅持 到最後! 還有學弟妹欣怡的體貼、泰麟的歌聲與大維的廚藝也都讓我有美好的回 憶，當然還有與熙良的熱情嘴炮使我整個碩士生活重新光明了起來!

這兩年得之於人者太多，出之於己者太少。感謝所有曾經幫助我的朋友很 可惜無法對他們一一道謝在此至上最高謝意。台灣的高等教育往往過度強調「技」 的傳授卻忽略了人文與品格上的教養，然而專業的知識固然重要但專業背後所具 備的「態度」才是真正該值得學習的。 最後特別感謝我的母親與姐姐以及苑華在求學過程中給予我最大的支持與 關懷，讓我有能夠面對困難的勇氣，在此僅把此論文的榮耀獻給關心我的人以及 我遠在天上的父親。 威宇 於 Lab. 918, NCTU 2008/8/03

目錄

摘要 (中文)………i 摘要 (英文)………...ii 致謝………...iii 目錄………...iv 圖目錄………...vii 表目錄………...xii 第一章 序論………..1 1-1 研究動機與目的……….2 1-1-1 802.3z Gigabit Ethernet………..3 1-2 基本介紹……….5 1-2-1 光接收機………...…………5 1-2-2 歸零與不歸零資料………...5 1-3 抖動……….7 1-3-1 Jitter Transfer………..8 1-3-2 Jitter Tolerance………9 1-3-3 Phase Jitter………10 1-4 時脈資料恢復電路架構………...10 1-4-1 無參考時脈的時脈恢復電路……….11 1-4-2 有參考時脈的時脈恢復電路……….12 1-4-3 全速率與半速率時脈資料恢復電路……….14 1-5 論文組織架構………...15

第二章 表面聲波震盪器之分析與設計………16 2-1 表面聲波共振腔………...17 2-2 表面聲波積體振盪器基本原理………...19 2-3 表面聲波振盪器頻率可調範圍………...21 2-4 改良式 Peirce 表面聲波器介紹………22 2-4-1 相位偏移器……….23 2-4-2 立體電感之設計……….27 2-4-3 交換式電容陣列之設計……….30 2-5 改良式 Pierce 表面聲波振盪器之設計………33 2-6 全積體式改良 Pierce 表面聲波振盪器之設計………35 第三章 時脈資料回復電路………38 3-1 時脈回復電路………...39

3-1-1 SAW Filter based CDR……….39

3-1-2 Phase Locking CDR……….40 3-2 相位檢測器………...41 3-2-1 D Flip-Flop 相位檢測器………...42 3-2-2 Hogge 相位檢測器………..44 3-2-3 Alexander 相位檢測器………47 3-2-4 線性半速率相位檢測器……….50 3-3 迴路濾波器分析……….54 3-4 MATLAB 模擬分析……….57 第四章 半速率表面聲波時脈資料回復電路………61

4-1 SAW based half rate CDR………62

4-2 電流模式邏輯……….62

4-3 線性半速率相位檢測器模擬……….66

4-4 充電磊設計分析……….69

4-5 Phase detector+Charge pump+Low pass filter………74

第五章 量測結果………76 5-1 半速率表面聲波時脈回復電路量測……….……….77 5-1-1 頻譜與相位雜訊量測………...78 5-2 積體式半速率表面聲波時脈回復電路量測………...……….83 5-3 半速率表面聲波時脈回復電路眼圖量測……….87 第六章 結論………93 結論………94 附錄………..95 附錄 A……….96 附錄 B……….98 參考文獻………100

圖目錄

第一章………1

圖1-1 Gigabit Ethernet Layer diagram……….3

圖1-2 光接收器前端架構………...5 圖1-3 NRZ 與 RZ 資料………6 圖1-4 NRZ 功率頻譜密度………...6 圖1-5 absolute jitter………..7 圖1-6 cycle-to-cycle jitter……….7 圖1-7 Jitter transfer……….……..9

圖1-8 OC-24 Jitter Tolerance………..….9

圖1-9 無參考信號源的時脈資路回復電路架構………...11 圖1-10 具粗調路徑無參考信號源的時脈資路回復電路架構……….…..12 圖1-11 有參考信號源的時脈資路回復電路架構………...…12 圖1-12 雙振盪器有參考信號源的時脈資路回復電路架構圖………...13 圖1-13 全速率與半速率………...14 第二章………...16 圖2-1 (a) 單埠表面聲波共振腔………17 (b) 雙埠表面聲波共振腔………17 圖2-2 表面聲波元件裸晶……….…..18 圖2-3 表面聲波元件 BVD 等效模型………....18 圖2-4 表面聲波元件 BVD 等效值………19 圖2-5 基本正回授系統………...19

圖2-7 Oscillator equivalent circuit………..21 圖2-8 共振腔兩側的並聯電容………..…...22 圖2-9 加入相位偏移器的 Pierce 振盪器……….….…23 圖2-10 (a) 電路 (b) T 電路………...23 圖2-11 90o相位移的電路………..…...24 圖2-12 90o相位移的T 電路………...26 圖2-13 (a) 型相位偏移器………..……26 (b) T 型相位偏移器………..……26 圖2-14 (a) 由 M6、M5 構成之電感…..………..…..27 (b) 由 M6、M4 構成之電感……….……..27 圖2-15 立體電感繞線示意圖……… …….28 圖2-16 使用立體電感 (a) 型相位偏移器…………..…...28 (b) T 型相位偏移器………..………28 圖2-17 電感等效模型與立體電感各參數模擬值………...…..29 圖2-18 以低增益窄頻組合而成的高增益寬頻………..…30 圖2-19 交換式電容陣列之電路架構…………...………..…30 圖2-20 開關之寄生電容 (a)理想狀況與實際狀況的差別………31 (b)開關電容等校電路………31 圖2-21 開關電容設計不適當所產生的非交越區…………...32 圖2-22 基本表面聲波震盪器電路圖…...33 圖2-23 表面聲波振盪器：(a)輸出波形與緩衝器輸出波形……….…34 (b)頻譜分析………...…..34 圖2-24 立體電感與平面式電感大小比較圖………...……..…35 圖2-25 全積體式表面聲波振盪器核心電路圖…...………..…36 圖2-26 表面聲波振盪器：(a)輸出波形與緩衝器輸出波形 (b)起振分析…...…37

圖2-27 表面聲波振盪器控制電壓：(a)V_cntrl0V (b)V_cntrl1.8V……….……37

第三章………...38

圖3-1 SAW 時脈資料回復電路架構……….….39

圖3-2 Phase-locking CDR………...40

圖3-3 (a)全波整波 (b)半波整波...41

圖3-4 在 D Flip-Flop 中分別以 clock 與 data 取樣結果...42

圖3-5 二位元相位檢測器特性...43

圖3-6 D Flip-Flop 構成二位元 CDR 系統...43

圖3-7 (a) D Flip-Flop edge detector...44

(b) 輸出因 data transition density 之不同...44

圖3-8 (a)Simple Hogge PD (b)clock 相位領先各點輸出波形...45

圖3-9 Hogge PD 改善延遲不匹配的方法...46

圖3-10 Hogge PD 在 Vcntrl 產生三角波波形...47

圖3-11 Early-late detection method………..48

圖3-12 (a) Simple Alexander PD (b) Alexander PD Waveform………..48

圖3-13 Alexander PD phase difference Waveform………..50

圖3-14 D Flip-Flop PD 操作在半速率下的錯誤……….50

圖3-15 Hogge PD 操作在半速率下的錯誤………51

圖3-16 (a) Simple Linear PD (b) Its waveforms...………51

圖3-17 (a) Complete Linear PD (b) Its waveforms...……….52

圖3-18 半速率線性相位檢測器工作情形………...53

圖3-19 basic PLL model...54

圖3-20 二階迴路濾波器...55

圖3-21 二階迴路濾波器波德圖………...56

圖3-24 MATLAB Behavior simulation……….59

圖3-25 MATLAB 充電磊模擬……….60

圖3-26 MATLAB 系統方塊圖……….60

第四章………...61

圖4-1 SAW based half rate CDR………62

圖4-2 電流模式拴鎖器 (a)電路架構 (b)運作情形………...64 圖4-3 電流模式拴鎖器模擬圖……...64 圖4-4 電流模式互斥或閘 (a)電路架構 (b)運作情形...…65 圖4-5 電流模式互斥或閘模擬圖..………66 圖4-6 完整線性半速率相位檢測器………..………66 圖4-7 Common-Centroid Layout………..….67 圖4-8 Clock 相位領先模擬結果………..……….68 圖4-9 Clock 相位落後模擬結果………..……….68 圖4-10 電流模式單端充電磊………..69 圖4-11 電流模式單端充電磊模擬圖………..70 圖4-12 NMOS 對充電磊………..70

圖4-13 Current reuse NMOS charge pump………..71

圖4-14 Current reuse NMOS charge pump 模擬圖………72

圖4-15 改良式 Current reuse NMOS charge pump………..…72

圖4-16 改良式 Current reuse NMOS charge pump 模擬圖………..………..73

圖4-17 正斜率時 Clock 相位領先產生放電狀態…………..……….74

圖4-18 正斜率時 Clock 相位落後產生充電狀態…………..……….74

圖4-19 負斜率時 Clock 相位領先產生充電狀態………...75

圖4-20 負斜率時 Clock 相位落後產生放電狀態………...75

圖5-2 半速率表面聲波時脈回復電路裸晶圖………..78 圖5-3 實驗室量測環境………..78 圖5-4 表面聲波壓控震盪器之增益………..79 圖5-5 表面聲波壓控震盪器之頻譜………..79 圖5-6 相位雜訊量測………..80 圖5-7 鎖定後相位雜訊量測………..80 圖5-8 鎖定前抖動量測………..81 圖5-9 鎖定後抖動量測………..81 圖5-10 鎖定前波形………..82 圖5-11 鎖定後波形………..82 圖5-12 積體式半速率表面聲波時脈恢復電路佈局圖………..83 圖5-13 積體式半速率表面聲波時脈恢復電路裸晶圖………..83 圖5-14 相位雜訊量測結果………..84 圖5-15 鎖定後相位雜訊量測結果………..84 圖5-16 表面聲波器輸出波形………..85 圖5-17 Switch 電容下電壓曲線 KVCO 100K………...………..85 圖5-18 鎖定前 RMS jitter 與 P-P jitter……….86 圖5-19 鎖定後 RMS jitter 與 P-P jitter……….86

圖5-20 Agilent N4901B Serial BERT………..87

圖5-21 Eye Diagram measurement method………...………..87

圖5-22 NRZ 31 2 1 eye diagram measurement (無透過 Power Splitter)………88

圖5-23 NRZ 11 2 1 eye diagram measurement………...…..88

圖5-24 eye diagram (透過 Coupler Power Splitter )………....90

圖5-25 eye diagram measurement(透過 Power Splitter)……….…...…..90

圖A-2 模型與量測各 S 參數比較………..97

圖A-3 模型與量測各 S 參數相位比較………..97

圖B-1 立體電感簡化等效模型………..98

圖B-2 模型與量測各 S 參數比較………..99

表目錄

表 1.1 Clock Requirements Summary………....4

表 1.2 全速率與半速率的比較………..15 表 3.1 設計參數………...57 表 3.2 二階濾波器元件值………..57 表 5.1 本研究之表面聲波振盪器與其他產品規格比較………91 表 5.2 本研究之時脈回復電路與其他論文、產品規格比較………92 表 A-1 表面聲波共振腔模型參數………..96 表 B-1 立體電感模型各參數………..98

序論

第一章

第一章

第一章

序論

1-1 研究動機與目的

隨著網路傳送資料的需求及資料傳輸速度越來越快，在骨幹網路光纖通訊在傳送與 接收時擁有較大的傳送資料量與較低的功率損耗，且由於對大頻寬的需求，使得傳輸介 質由銅電線逐漸被光纖取代。而光纖通訊（Optical Communication）有最高頻寬及傳輸 品質穩定等特點，且乙太網路便宜且快速，使其常被區域網路所使用。但是當資料透過 光纖傳輸時，會有時脈不同步與雜訊產生在資料上，故在接收端通常均需要利用時脈恢 復資料( Clock and data recovery )使時脈同步與還原出無失真的訊號藉此消除雜訊。另外 在晶片的資料傳遞並列傳輸已漸漸不適用。取而代之的是串列傳輸介面，在此介面中串 列傳輸接收端將利用時脈恢復電路將串列資料轉為並列資料。在現今時脈資料回復電路 通常運用在兩方面，一為光纖通訊網路方面如：SONET、SDH、Ethernet，另一方面為 晶片之間的資料傳輸如：SerialATA、USB2.0、PCI-Express。 時脈資料回復電路在光纖網路接收端為一重要部份，在非線性的時脈恢復電路中， 通常需利用高 Q 值得濾波器實現[1]。但此架構將產生時脈對輸入資料重新取樣無法同 步的問題，且大多使用離散電路來達成。故現今的研究上大致為相位鎖定式的時脈恢復 電路與相位選擇式(Oversampling)時脈恢復電路，但將會有較大的抖動發生。而本篇論 文將整合上述兩類之優缺點實現一相位鎖定式為表面聲波時脈恢復電路。

序論

1-1-1 802.3z Gigabit Ethernet

如圖 1-2 為 802.3z Gigabit Ethernet Layer，主要分成以下四種:

1000BASE-LX : 1300nm 光傳送接收器，以單模光纖與多模光纖傳送 8b/10b 編碼, 單模光纖傳送距離約 3~10 公里; 多模光纖約 550 公尺。 1000BASE-SX: 850nm 光傳送接收器，以單模光纖與多模光纖傳送 8b/10b 編碼, 單模光纖傳送距離約 500 公尺 ; 多模光纖約 220~275 公尺。 1000BASE-CX: 傳送接收器，距離約 25 公尺，採用 8b/10b 編碼。

1000BASE-T : 採四對半多工連線，採 5-level PAM 編碼技術。 1000BASE-LX 採用 8b/10b 編碼方式，其優點有：提高傳輸效率、增加位元錯誤偵測 能力、區分資料和控制不同編碼。為了增加接收端的傳遞的含量故利用 8b/10b 編碼將 1 Gb/s 資料速率透過編碼變成 1.25 Gb/s。而也因 1000BASE-LX 之單模光纖傳送距離可 高達 10 公里，將會有十分大的雜訊累積，故一個極精確的時脈恢復電路是可以用於此 架構中的。

第一章

如表 1-1 所示為 Stratum level 各層對時脈精準性的需求，在處理同步訊號時必須先 遵照telecom network element (NE)所定訂的標準。其中 Stratum 1 被定義為最基準的參考 訊號，所有通訊上的訊號皆是依此為基準而延伸並透過鎖相迴路來操作在不同需求。 根據其規範有下列幾點:

Free run accuracy : 定義為在迴路未上鎖前時脈本身的頻率偏移大小，舉 Stratum 3 為例 其頻率飄移不可操過±4.6 ppm，亦即 1GHz 僅能容許 4.6K 的頻率飄 移，十分嚴苛。 Holdover stability : 定義為迴路未上鎖時頻率距上一次上鎖後於時間內頻率的偏移量，舉 Stratum 3 為例在未上鎖時距上一次上鎖後其頻率在 24 小時內不可大 於 0.37ppm，亦即在 24 小時內頻率 1GHz 的訊號在未上鎖狀況下不 可偏移上鎖時的 3.7k。 本論文之目標為建構一 SAW based CDR 電路希望藉此能還原出一精準的時脈並運用在 Stratum 3 中，另外在 SONET 架構中對 12kHz~20MHz 的相位抖動有極高的要求必需小 於 1ps，故在後面章節的量測也會以此為重點進行量測。

表 1-1 Clock Requirements Summary

Stratum level Free run accuracy Holdover stability Minimum pull-in/ hold-in range Filtering

1 ±1 x 10-11 N/A N/A N/A

2 ±1.6 x 10-8 ±1 x 10-11/day ±1.6 x 10-8 0.001 Hz TNX ±1.0 x 10-7 ±1.5 x 10-9/day ±1.0 x 10-7 0.1 Hz 3E ±4.6 x 10-6 ±1.2 x 10-8for initial 24 hours ±4.6 x 10-6 0.001 Hz 3 ±4.6 x 10-6 ±3.7 x 10-7for initial 24 hours ±4.6 x 10-6 3 Hz SMC ±20 x 10-6 ±4.6 x 10-6 for initial 24 hours ±4.6 x 10-6 or ±20 x 10-6 (See GR-253-CORE) 0.1 Hz 4E ±32 x 10-6 N/A ±32 x 10-6 None 4 ±32 x 10-6 N/A ±32 x 10-6 None

序論

1-2 基本介紹

1-2-1 光接收機

光通訊應用於區域網路裡，如圖 1-3 為光通訊的前端電路架構[2]，其主要功能為接 受隨機不歸零（random non return to zero）的光訊號後，再將時脈與資料送入傳送端。 如圖所示光二極體接收器( photodiode )會將所接收到的光訊號轉成電流，而為了將電流 訊號轉成電壓訊號故需增加一轉阻放大器( Trans impedance amplifier )，接著限制放大器 ( Limiting amplifier )會將電壓放大達到數位訊號的位準上，訊號經過上述的傳遞後將會 產生非常大的雜訊與頻率的失真，故時脈恢復電路將在此被使用使原先失真的訊號還原 回來。

1-2-2 不歸零與歸零資料

在光數位訊號上通常會使用不歸零資料（non return to zero）與歸零資料（return to zero）如圖 1-4，不歸零資料指當資料為 1 時其每一個位元週期皆為 1，反之當資料為 0 時每一個位元週期皆為 0 ; 而歸零資料只有在資料為 1 時會維持半週期為 1 而後半週其 將歸 0，但當資料為 0 時每一個位元週期仍為 0。故 NRZ 所佔的頻寬將為 RZ 的一半， 對於訊號的時脈恢復較易，因此在高速的傳輸介面上均多採用 NRZ 資料[2]。

Clock and data recovery Limiting amplifier Trans impedance amplifier Clock Data photodiode 圖1-3 光接收器前端架構

第一章 NRZ data RZ data 1 1 0 1 0 圖1-4 NRZ 與 RZ 資料

其中 NRZ 資料的功率頻譜密度(power spectrum density)推導如式下:

( ) _k ( _b) , _k 1 k x t 



b p tkT b   (1.1) 2 1 ( ) ( ) x b S f P f T  (1.2) sin( ) ( ) b b b fT P f T fT    (1.3) 2 sin( ) ( ) [ b ] x b b fT S f T fT    (1.4) (1.5) 其中T 為資料位元週期(bit period)，反之_b 1 b T 即位元率(bit rate)。由式子(1.4)可繪 NRZ 的 功率頻譜密度如圖 1-5，其功率頻譜密度在位元率的整數倍會出現零所以在每一位元率 上並無頻譜線的出現，故在處理此類資料時必須做特殊的非線性處理。 0 1 _f b T 2 b T 3 b T 10 logS_X( )f 圖1-5 NRZ 功率頻譜密度

序論

1-3 抖動 (Jitter)

在光通訊中，若以時域來看相位雜訊將反應在波形週期的誤差上我們稱之為抖動 （jitter），以此為出發可定義許多中不同的抖動定義[2]。 絕對的抖動(absolute jitter): 如圖 1-6 所示，絕對的抖動定義顧名思義為理想方波x t 週期₁( ) T 與偏移後的方波₀ 2( ) x t 之間的差值，例如T₁與T₂….等。 1

( )

x t

2

( )

x t

0

T

1

T





T

2 圖1-6 absolute jitter 然而上述的抖動定義僅針對了單一點進行分析，由於每一點的抖動量均不同，故對 於系統好壞的定義較模糊，因此對大量的 T 取其方均根值才顯得有意義: 2 2 2 , 1 2 1 lim abs rms _N N T T T T N         (1.6) 週期對週期抖動(cycle-to-cycle jitter): 週期對週期抖動為另一種抖動的定義如圖 1-7，有別於絕對抖動需要一個理想的參 考訊號，週期對週期抖動測量的是單一訊號兩兩的週期差，故不需要理想的訊號來做為 參考。同樣的必需取其方均根值才能夠擁有明確的定義:



 

2



2





2 , 2 1 3 2 1 1 lim cc rms _N N N T T T T T T T N            (1.7) 1

( )

x t

T

T2

T

第一章 週期抖動(period jitter): 第三種抖動的定義為週期抖動，他是取週期的平均值為參考訊號與每一週期的差來 計算，並以方均根計算示之。



 

2



2





2 , 1 2 1 1 lim cc rms _N N T T T T T T T N            (1.8)

而上鎖後的鎖相迴路其壓控震盪器的 absolute jitter 與 cycle-to-cycle jitter 是相同的。 峰對峰抖動(peak-to-peak jitter): 通常抖動可分為兩類，一種為不可預期的隨機抖動，如溫度所造成的熱雜訊、隨機 的雜訊被引入，會以方均根值來描述。另一種為因系統問題所產生的定量性抖動，如電 源雜訊、干擾…等，因為此抖動是可以被預期的所以通常會以鋒對峰值來描述。一般來 說峰對峰抖動約為方均根計算之抖動的七~八倍。 由於時脈恢復電路對抖動有十分嚴格的限制，在光纖規格中通常會將抖動以位元週 期”unit interval” ( UI )表示，例如 0.01UI 即表示相較於一位元週期有 1%的抖動。

1-3-1 Jitter Transfer

在長距離的通訊過程中訊號將不斷衰減，故必須必須透過中繼站將訊號增幅以傳遞 給使用者，然而由於不斷的經過中繼站來傳遞資料將使訊號的雜訊不斷的累積，故定義 Jitter transfer 為輸入抖動改變對輸出抖動的改變量即為其增益，他的特性與避迴路的鎖 相迴路十分相似如圖 1-8，換句話說他的行為也是一低通濾波器當 CDR 上鎖時若輸入訊 號的雜訊擾動十分緩慢則 CDR 電路即可確實的追蹤其雜訊以保持鎖定，所以低頻的雜 訊即能有效被抑制住。反之當輸入訊號的雜訊擾動非常快則 CDR 電路將追不上此雜 訊。而在設計時脈恢復電路的時若頻寬設計的太小將會使在_3dB附近產生 peaking 稱之 為 jitter peaking，在光通訊規範中均要求此 peaking 必須小於 0.1dB，故在零點跟極點的 設計需要十分小心。

序論

1-3-2 Jitter Tolerance

為了解輸入端雜訊對 CDR 的最大抖動忍受度以免增加位元錯誤率而被定義出來。一 般來說當 CDR 鎖定時會希望其時脈能對到 Data 的正中央已獲得最大的抖動邊界，亦即 若時脈對到 Data 的轉態點則會有脫鎖的情形發生。 當輸入抖動變化緩慢時，若有很大的抖動發生恢復的時脈仍有機會追蹤到飄移的相 位，使得時脈能持續的取樣在 Data 的中央點。而若輸入的抖動變化很快時，高頻雜訊 改變的很快故 CDR 將無法追上，因此所能容許的的抖動將變的很小，通常均小於 0.5UI。 因此可知 CDR 對抖動的忍受度將隨抖動變化的快慢而有不同，一般以 peak-to-peak 表示如圖 1-9。 因此為了避免增加位元錯誤率可以近似出允許輸入抖動最大值 o u t i n   jitter frequency Jitter peaking 0.1dB 圖1-8 Jitter transfer

第一章 1 < 2 in out UI   (1.9)





1 1- ( ) < 2 in H s UI  (1.10) 0.5 < 1- ( ) in UI H s  (1.11)

1-3-3 Phase Jitter

通常相位雜訊與抖動彼此間是有程度上的關係的，故在時脈產生器中常以相位雜訊的 積分來表示抖動的好壞，一般均取 12kHz~20MHz 頻寬並積分經下列轉換即為相位抖動 (Phase jitter)。轉換公式如下: ( )

X Integrated phase noise dB (1.12)

/ 20 360 10 2 dB rms J rms jitter in Degree    _{ }    (1.13) 360 rms J Unit Intervals rms  (1.14) 1 360 rms J rms jitter Center freq    _{  }         (1.15)

1-4 時脈資料回復電路架構

此節將簡單介紹目前主要時脈恢復電路的架構，通常時脈恢復電路受限於頻寬與相 位檢測器的因素將使 locking range 十分窄，若僅採用單一的迴路的架構其 locking range 其頻寬並不會操過 1MHz，而線性相位檢測器的頻率操作範圍大約為輸入資料的 1%， 故極有可能小於 VCO 的頻率範圍;故當 VCO 的頻率與輸入資料相差太多時，時脈恢復 電路是無法到達鎖定的狀態，所以在鎖定前必須先利用頻率檢測器使得 VCO 的震盪頻 率接近輸入資料的頻率，在透過相位檢測器將其上鎖。目前時脈恢復電路主要分為兩大 架構[2]: 1.無參考時脈的時脈恢復電路 ( reference less CDR ) 2.有參考時脈的時脈恢復電路 ( reference CDR )

序論

1-4-1 無參考時脈的時脈恢復電路

圖 1-10 為一無參考信號源的時脈資路回復電路由相位檢測器、頻率檢測器、低通 濾波器與 VCO 所構成。此架構有兩操作路徑，一為由 Loop I 構成的鎖相迴路，一為由 Loop II 構成的鎖頻迴路。首先鎖頻迴路去偵測 VCO 輸出時脈與輸入資料的頻率差並將 時脈的頻率逼近到輸入資料的頻率。接著 Loop I 將會自動關閉，使鎖相迴路去偵測時脈 與輸入資料的相位差直到相位鎖住為止。因此在設計時必須使時脈頻率接近輸入資料時 其輸出平均值應為零，而不再影響振盪器的頻率，以避免去影響到鎖相迴路的操作而造 成失鎖。 在圖 1-10 的架構中由於兩迴路使用同一迴路濾波器，在鎖定後鎖頻迴路仍會產生 額外的脈波。故在設計迴路頻寬上有其難度通，常鎖頻迴路之頻寬會較鎖相迴路小上許 多，圖 1-11 為其改善方式，將壓控振盪器的控制線分為粗調(coarse)及微調(fine)兩個輸 入，兩迴路可分別設計其迴路頻寬。一般來說初調路徑部份有較大的頻寬故能去快速鎖 住頻率，因為有了初調與微調的機制將確保在 VCO 的控制線上的漣波和抖動較小。 Phase Detector Charge Pump Loop Filter VCO Frequency Detector Charge Pump Loop II Loop I in

D

圖1-10 無參考信號源的時脈資路回復電路架構

第一章 Phase Detector Charge Pump 1 Loop Filter 1 VCO Frequency Detector Charge Pump 2 Loop II Loop I Loop Filter 2 in

D

fine coarse 圖1-11 具粗調路徑無參考信號源的時脈資路回復電路架構

1-4-2 有參考信號源的時脈資料回復電路

圖 1-12[3]為一雙迴路有參考信號源的時脈資路回復電路，其原理與無參考時脈十分 接近利用了鎖相迴路與頻率合成器去實現。首先頻率合成器 Loop II 先將振盪器的頻率 鎖在NF_ref，此時鎖定檢測器(Lock detector)將會運作，接著再由 Loop I 鎖相迴路去鎖 住相位。鎖定迴路的設計需要十分小心，必須要能順利的將操作由頻率合成器轉變為鎖 相迴路。而為了避免 CDR 受雜訊的干擾而失鎖，鎖定迴路必須隨時運作。 1/N PFD PD CP LPF VCO CP Lock Detecor Loop II Loop I ref

f

out f in D

序論

圖 1-13 [4]為另一種雙壓控震盪器有參考信號源的時脈資路回復電路，同樣將 壓控振盪器的控制線分為粗調及微調兩個輸入。Loop II 為一頻率合成器將振盪器的頻率 鎖在N f_ref，而 Loop I 為鎖住相位的迴路，利用V_fine去控制 VCO1，以減低因控制線漣 漪所造成的抖動。雖然 VCO2 與 VCO1 架構相同與控制電壓有著相同的電壓，理論上應 該有相同的增益，但中心頻路仍有可能因不匹配兒造成失真，故此架構受佈局的影響非 常大。而中間由電阻電容所構成的低通濾波器是為了抑制由 Loop II 所產生的漣漪。在 設計此架構時，有兩個問題需要考量，在實際的 IC 上兩振盪器會受無法預期雜訊使兩 者不匹配，造成兩者頻率上有誤差，如果 Loop I 的鎖住範圍(capture range)不夠大無法克 服頻率誤差，則會失鎖。且因 f_ref 為由石英振盪器所產生，其距核心電路較遠因而造成 頻率有所誤差，使兩迴路振盪器在鎖住時仍有失真，因而會互相拉扯而錯誤。 VCO2 1/N LPF PFD PD LPF VCO1 Loop I Loop II in

D

ref

f

out

f

coarse V fine V 圖1-13 雙振盪器有參考信號源的時脈資路回復電路架構圖

第一章

1-4-3 全速率與半速率時脈資料回復電路

在ㄧ般相位鎖定式的資料時脈回復電路由相位檢測器的不同大至可分為全速率 (Full-rate)與半速率(Half-rate)兩種。在全速率中時脈的頻率等於位元率，且在鎖定後時 脈的正緣(rising edge)或負緣(falling edge)會對應到輸入資料的正中央，在重新取樣資料 方面使用單一的正或負緣觸發的正反器去取樣。而在半速率中時脈的頻率將等於位元率 的一半，且在鎖定後時脈的正緣及負緣會對應到輸入資料的正中央，故需同時使用正負 雙緣觸發的正反器去重新取樣資料，如圖 1-14 所示，兩者的比較列在表 1.3[5][6]。 NRZ DATA Full-rate Clock Half-rate Clock 圖1-14 全速率與半速率 要設計高速且低抖動的 VCO 是十分困難的，故半速率時脈資料回復電路最大的好 處可減輕 VCO 的負擔將電路操作的速度降至一半。除此之外，半速率時脈資料回復電 路在重新取樣資料時會自動對其做 1 對 2 的解多工，可使接收端降低在解多工電路的複 雜度及功率損耗。 由圖 1-14 可知半速率時脈資料回復電路輸出時脈的正負緣均會對資料取樣，故工 作週期 (duty-cycle)的不匹配將使正緣取樣的資料眼圖(eye)寬度不會等於負緣取樣，會 因而造成額外的抖動，則由若差異過大，可能會造成時脈取樣到資料的邊緣而非正中 央，這樣使重新取樣的資料錯誤，故在設計半時，時脈的工作週期應注意是否為 50％， 而一般因製程的誤差與飄移通常工作週期藉於 45％～55％均可以被接受。

序論

表 1.1 全速率與半速率的比較

Full-rate Half-rate

Circuit operation speed Bit rate Half of bit rate

DeMUX N/A 1:2 DeMUX

Clock duty-cycle Not Important Important

Jitter tolerance margin Larger Lower

1-5 論文組織架構

本論文為設計一半速率表面聲波時脈資料回復電路，並以TSMC 0.18μm CMOS 製 程實現，各章摘要如下： 第二章為表面聲波震盪器之分析與設計： 介紹表面聲波共振腔與振盪基本原理，藉而導出新型皮爾斯振盪器、立體電感之設 計與交換式電容陣列。 第三章為時脈資料回復電路之分析與設計： 由濾波器所構成的 CDR 的發展至半速率 CDR 並利用 Matlab 建立鎖相迴路的線 模型，對鎖相迴路做行為模擬。接著將整個鎖迴路電路做閉迴路模擬。 第四章為半速率表面聲波時脈資料回復電路之設計： 介紹各個子電路，CML 邏輯函數、充電磊、和迴路濾波器，並針對這些子電路做 模擬分析 第五章為量測結果： 包含鎖定前後相位雜訊及時域波形抖動分析的量測。 第六章為結論。

第二章

第二章

表面聲波震盪器之設計與分析

第二章

表面聲波振盪器

2-1 表面聲波共振腔

1887 年由 Lord Rayleigh 所發現的表面聲波為是一種在玻璃或金屬表面進行淺層傳 播的機械能量波屬於超聲波的一種[7]。其藉由壓電材質將電能轉換成機械能。表面聲波 的特性十分穩定在横波傳遞時具有非常精準低雜訊的頻率特性，故在電子系統中廣泛的 被運用。表面聲波由縱波跟橫波為媒介耦合元件表面，耦合的強度將影響其頻率與振 幅。其中元件分為單埠和雙埠兩種如圖 2-1。 壓壓壓壓 壓壓壓壓 壓壓壓壓壓壓 壓壓 壓壓 圖2-1 (a) 單埠表面聲波共振腔 壓壓壓壓 壓壓壓壓 壓壓壓壓壓壓 壓壓 壓壓 圖 2-1 (b) 雙埠表面聲波共振腔

第二章 表面聲波元件以薄膜製造的方式在壓電材料上製造出兩組交叉指狀電極(IDT) 其中輸入端接受電訊號將會以負電壓效應轉換成表面聲波，轉換後的表面聲波將利用兩 組 IDT 傳達到另一 IDT，在用正電壓效應將表面聲波轉換成電訊號。如圖 2-2 為表面聲 波元件的裸晶。 圖2-2 表面聲波元件裸晶 而在此論文中為使用的單埠表面聲波共振腔為振盪器的能源槽，為了將單埠表面聲波共 振腔元件應用於 IC 中必頇將其等效電路進行分析。目前為了設計上的方便通常均採用 Butterworth Van Dyke (BVD)模型如圖 2-3 [8]，此為架構為對稱型所以接腳 1 與接腳 2 可 以互換。

1

2

Ls

Cs

Rs

Co

50Ω

50Ω

圖2-3 表面聲波元件 BVD 等效模型

表面聲波震盪器之設計與分析

在 BVD 模型中因包裝時封裝的等效寄生電容 Co 主要來自於 IDT 間的雜散電容。 此電容與 RLC 並聯且會成為破壞振盪的主要等效元件爲，此電容同時也被稱為封裝電 容(case capacitor)、靜態電容(static capacitor)或是分路電容(shunt capacitor)。圖 2-4 為表 面聲波元件 BVD 等效後的各參數。

fs(MHz) IL(dB) QL Ri(Ω) Li(uH) Ci(fF) Co(pF) 622.08 1.41 1382 18 41.448 1.705 2.17 圖2-4 表面聲波元件 BVD 等效值

2-2 表面聲波積體振盪器基本原理

在只有一個直流電源供應下必頇符合振盪原理電路才會振盪 。如圖 2-5 考慮一個 簡單的回授系統其轉移函數可表示為： ( ) ( ) ( ) 1 ( ) out in V j H j V j H j       (2.1) 而為了使電路穩定振盪頇滿足巴克豪森法則(Barkhausen criterion)，根據此理論必頇同時 滿足兩個條件的振盪: 1. 電路的開迴路增益 H j( _o) 必頇大於等於 1 2. 迴路的總相位移H j( _o)360n，n=0,1,2 H(jw) Vout Vin + + 圖2-5 基本正回授系統

第二章 但是需注意在巴克豪森法則充分條件下，當迴路H j( _o)360時頻率為零，且在適當 的迴路增益下會使振盪器無法起振退變成栓鎖器(Latch)。 在表面聲波振盪器中，通常均採用單端電晶體的 Pierce 架構振盪器(如圖 2-6a)，因為 表面聲波元件在極窄頻的範圍內呈電感特性，故在此架構中將電感元件取代為表面聲波 晶體將產生並聯共振(如圖 2-6b)，又因為振盪器的兩端的電容與振盪頻率有直接的相 關，故電容C₁與C₂直接接地能直接吸收共振腔兩端的寄生電容，且提供良好的交流地 點。若電流源以基本的電流鏡實現時其電路本身僅串疊兩層V_DS，所以利用此架構能達 到高穩定與低功率的特點[9]。

C

1

C

₂

R

F

Vout

MN

L1

C

1

C

₂

R

F

Vout

MN

SAW

(a) (b)

圖2-6 (a) Pierce Oscillator (b) Pierce based SAW Oscillator 回授電阻 Rf

在電路中的電阻R 為回授電阻，他提供直流準位的角色，我們知道在直流操作下_f

電晶體的閘極端並無電流，故透過回授電阻R 使的電晶體的閘極與汲極兩端的直流電_f

位相等，使的電晶體操作在高增益的工作點。然而對小訊號而言，因實際上該電阻阻值 相當大，故當R 大於 10K 時在電路上可視為開路，其值可視為無窮大而忽略_f [10]。

表面聲波震盪器之設計與分析

2-3 表面聲波振盪器頻率可調範圍設計

由圖 2-7 所示將 SAW 以 BVD 模型代入化簡，其中C₁、C₂為可變電容而由C_o側看 入的等效電容C_L約為C₁與C₂串聯而震盪頻率 f_osc推導如下: 1 2 1 2 L C C C C C   (2.2) 1 2 1 1 ( ) 1 1 1 1 1 2 osc eq eq i o L i i o L i o L i i i s o L f L C C C C L C C C C C C L C C f C C    _        _{ }       _   _    (2.3) 則可推得最高震盪頻率: _,max ,min 1 1 1 2 i osc s o L C f f C C    _   _    (2.4) _{, m i n} , m a x 1 1 1 2 i osc s o L C f f C C    _   _    (2.5) 故只要有已知 SAW model 則可以依此來設計出適當的可變電容，達到所需的 pulling range，而在實際電路中因可變電容兩側將有寄生電容的產生，將會降低頻率的 可調範圍，所以實際上的 pulling range 會略低。 SAW _{Li Ri Ci} Co C2 C1 C1 C2 -R 圖 2-7

第二章

2-4 改良式 Pierce 表面聲波振盪器介紹

根據上述理論單一電晶體即可實現表面聲波振盪器，振盪頻率會介於串聯共振 f_s與 並聯共振 f 之間。其中_p fs由Ls與Cs所構成如下式: s s s C L f  2 1  _（2.2） 而 f 由_p Ls、Cs與C 所決定如下式: p           p s p s s p C C C C L f  2 1 （2.3）

1 (1 ) 2 2 s p s p s p s s p C f f C C C L C C      （2.4） 由式 2.4 可看出 fs與 f 之間呈現比例關係，在表面聲波中 p 2 s p C C 被定義為振盪器的最大 可變頻率範圍或稱 pulling range，通常其比值約小於 300ppm(1ppm 即每 1MHz 可調 1Hz)。 故在這兩頻率間表面聲波共振腔內會呈現電感的特性進而起振，也因為此兩頻率十 分靠近所以能產生一非常精準的頻率。然而此架構受限於共振腔兩側的並聯電容(如圖 2-8)必頇與共振腔產生180的相位移但如圖 2-8(b) 所示其相位並無法到達180_，造成電 路無法起振。 Ls Rs Cs C0 Ca Cb -A 壓壓壓壓壓壓壓 (a) (b) 圖2-8 共振腔兩側的並聯電容及其相位

表面聲波震盪器之設計與分析 為了改善相位不足的問題我們將改良傳統的 Pierce 振盪器如圖 2-9，將相位偏移器 置入回路中，將減輕原電路共振腔與並聯電容的負擔，在直流功率很小的情況下即可使 電路振盪[9]。 Ls Rs Cs C0 Ca _Cb -A 壓壓壓壓壓  (a) (b) 圖2-9 加入相位偏移器後其相位

2-4-1 相位偏移器

我們由傳輸線開始並決定欲得到偏移的角度，經轉換後即可得到 ABCD 矩陣 其各參數為: 0 0

cos

sin

sin

cos

jZ

A

B

jY

C

D

















 









 



（2.5） 有了各項參數後即可將 ABCD 矩陣轉為電路或T電路如圖 2-10，而以下將針對此兩電 路進行分析。 Y3 Y1 Y2 Z3 Z1 Z2 (a) (b) 圖2-10 (a) 電路 (b) T電路

第二章 π型相位檢測器 將 ABCD 矩陣等效成電路其轉換的關係如下: 2 _{1 2} 1 2 1 3 3 3 3

1

1

Y

;

;

Y Y

;

1

Y

A

B

C

Y

Y

D

Y

Y

Y

Y

 



  

 

（2.6） 由於我們希望將電路在 IC 中實現，若將相位設定在 90 o_{則能以純電感與電容在 IC 中} 組成相位偏移器，在選擇 90 o_{相位移的情況推導如下:} 為了得 90 o_{相位移故首先以} 90o    代入 ABCD 矩陣中可得到: 0 0

0 ;

;

j

;

0

A

B

jZ

C

D

Z



 

 



（2.7） 0 3 3 0

1

1

B

jZ

Y

Y

jZ

 









（2.8） 又 2 2 0 2 2 3 0 1 1 Y 1 1 0 A BY jZ Y Y Y jZ          （2.9） 故可看出於電路中Y₃為一電感L且Y2為一電容C2，由於整個系統是操作在50Ω 系統 下，故再代入欲設計的頻率

f



622.08

MHz

可得:

2



f

 

L

50

 

L

12.79 (

nH

)

（2.10） 2 2

1

2

5.11 (

)

50

f

C

C

pF











（2.11） 同理可計算出Y₁為電容C₁5.11 (pF) ，因此 90 o_相位移的_{電路即被設計出來如圖 2-11} =12.79 (nH) L 1=5.11 (pF) C C2=5.11 (pF) 圖2-11 90o相位移的電路

表面聲波震盪器之設計與分析 T 型相位檢測器 在電路中若以 90 o_{相位偏移而言，則 ABCD 矩陣參數可表為} 0 0

0 ;

;

j

;

0

A

B

jZ

C

D

Z









（2.12） 0 3 3 0

1

1

B

jZ

Y

Y

jZ









（2.13） 又 2 2 0 2 2 3 0 1 1 Y 1 1 0 A BY jZ Y Y Y jZ           （2.14） 故可看出於電路中Y₃為一電容C₃且Y₂為一電感L₂，由於整個系統是操作在50Ω 系統 下，故再代入欲設計的頻率

f



622.08

MHz

可得: 2



f C3 50  C3 12.79 (nF) （2.15） 2 2

1

2

5.11 (pH)

50

f

L

L











（2.16） 同理可計算出Y1為電容L15.11 (pH) ，因此 90 o  相位移的電路即被設計出來，但由 於C₃在使用上電容值過大，而L₁和L₂電感值則過小，在 IC 佈局裡非常難達成。故在此 使用 T 電路來達成 90 o_{相位偏移其與 ABCD 矩陣關係如下：} 1 1 2 2 1 2 3 3 3 3

1

1

Z

;

Z Z

;

;

1

Z

A

B

Z

Z

C

D

Z

Z

Z

Z

 









 

（2.17） 為了得 90 o_{相位移故首先以} 90o    代入 ABCD 矩陣中可得到: 3 0 3 0

1

j

C

Z

jZ

Z

Z



 





（2.18） 1 1 3 0 3

1

Z

= 0

A

Z

Z

jZ

Z

 



 

 

（2.19） 2 2 3 0 3

1

Z

= 0

D

Z

Z

jZ

Z

 



 

 

（2.20）

第二章 故可看出於T電路中Z₃為一電感L且Z₁與Z₂為一電容C₁、C₂，由於整個系統是操作在 50Ω 系統下，故再代入欲設計的頻率

f



622.08

MHz

可得:

2



f

 

L

50

 

L

12.79 (nH)

（2.21） 1 1 2

1

2

=5.11 (pF)

50

f

C

C

C











（2.22） 如此可以畫出此T電路圖 2-12。

=12.79 (nH)

L

1

=5.11 (pF)

C

C₂=5.11 (pF) 圖2-12 90o相位移的 T 電路 由於將來將希望做到積體化的表面聲波震盪器，如圖 2-13 為型與T型相位偏移器 的比較，在T型上雖然其 Insertion loss 較型佳，但同時在考慮良好的交流地點與為了 將來分析方便後，我們在往後的分析將選用電路來實現相位偏移器。 (a) (b) 圖2-13 (a) 型相位偏移器 (b) T型相位偏移器

表面聲波震盪器之設計與分析

2-4-2 立體電感之設計

由上小節得知若採用相位偏移器於 622.08MHz 需要一個 12.79(nH)的電感，這在積 體電路中將會佔據相當大的空間難以實現，一般來說立體電感感值約為單層電感值的 2

n

倍，其中

n

為所繞的層數[11][12]。在設計時必頇特別注意自我共振頻率 (self-resonance frequency)，其定義為電抗由電感性轉變為電容性的臨界點，其頻率 SR

1

2

_{eq eq}

f

L C





_{為了避免電感變成電容性必頇提高}

f

_SR才能供高頻使用。又因為所 需的電感值L 是固定的故我們只能由_eq C 著手。其中根據 RAZAVI 的推導可得eq [11]: 1 2 1

1

4

3

n eq i n i

C

C

C

n

 







_



_







（2.23） 其中C_i為金屬層與層之間的電容，而C_n為底部金屬至基板的電容值。故在相同層數下 欲增加其

f

_SR我們可以選用兩者距離較遠的金屬層來增加其自我共振頻率。 需注意的所繞的電感值幾乎是由橫向範圍所決定，故即使採用不同的金屬層所得到的電 感值仍可視為相同。 M6 M5 Ci Cn Sub Ci M4 M3 (a) (b) 圖2-14 (a)立體電感示意圖 (b) 兩層等效模型

第二章 本次繞法是以最基本的方形電感，以台積電 0.18um 製程提供 6 層金屬，以 M6~M3 共繞 3 層，由 M3 拉出並利用 SONNET 進行 EM 模擬，如圖 2-15。 圖2-15 立體電感繞線示意圖 又電感的品質因素(Quality factor)對振盪器的影響十分大，過小的 Q 值將導致迴路的能 量有極大的損耗，造成電路無法正常運行。而通常在 CMOS 中採用立體電感的 Q 值十 分低，由在設計之初以電感繞法在電感L12.79 (nH) 時其 Q 值僅為 1.2 將使振盪器損 耗過大無法起振，故經調整後將設計電感L14.4 (nH) Q 值 1.74。將立體電感代入相 位偏移器再利用 ADS 模擬其結果如圖 2-16 所示。 (a) (b) 圖2-16 使用立體電感(a) 型相位偏移器(b) T 型相位偏移器

表面聲波震盪器之設計與分析 29 在理想的 LC 振盪器中在振盪頻率時其 Q 值是無限大使整個系統將無能量的損耗， 然而實際上的 LC 振盪器 Q 值卻小至十幾，這是因為實際電感中會有一的阻值R_s將持續 的消耗系統的能量，故R_s的對電感的好壞有莫大的影響。而通常為了分析方便起見我們 會將電感等效轉成並聯模式如圖 2-17，利用其阻抗相同特性可導出的兩者關係[2]: 2 2 2 1 (1 s ) p s s R L L L L



   （2.24） 2 2 2 1 p s s L R Q R R



  （2.25） 1 s L Q R



 （2.26） 將畫好的電感經 EM-simulation 後，再利用 ADS 將其 S2P 檔做參數的萃取觀看其電感之 各項參數結果如圖 2-17，可看出立體電感其 Q 值相當的低故在設計時要特別注意。 Ls Rs Lp Rp Cs Cs 0.5 1.0 1.5 2.0 0.0 2.5 1.5E-8 2.0E-8 2.5E-8 1.0E-8 3.0E-8 freq, GHz L Readout m1 m1 freq= L=1.439E-8620.0MHz 0.5 1.0 1.5 2.0 0.0 2.5 200 400 600 0 800 freq, GHz Rp m2 m2 freq= Rp=97.532620.0MHz 0.5 1.0 1.5 2.0 0.0 2.5 0.5 1.0 1.5 2.0 2.5 0.0 3.0 freq, GHz Q m3 m3 freq= Q=1.740620.0MHz 圖2-17 等效模型與立體電感各參數模擬值

第二章

2-4-3 交換式電容陣列之設計

由於在表面聲波振盪器受製程的影響十分大，為了調變頻率並涵蓋製程偏移的誤 差，我們希望其頻率可調範圍能盡可能的大，因此在要實現高可調範圍時需用大電容比 例(ratio)的可變電容(Varactor)，但此法會造成 KVCO 增加導致相位雜訊劣化，如式(2-27)。 m vco V K Level Spur   [13] (2-27) 為了克服增加可調範圍造成較低的相位雜訊，若能以已有的低增益的窄頻頻率去組合得 到高增益寬頻頻率，則可以達到較大的可調範圍而不影響其相位雜訊如圖 2-18 所示。 F re q u en cy Voltage low KVCO High KVCO 圖2-18 以低增益窄頻組合而成的高增益寬頻 而通常在電感電容振盪器中常使用交換式電容陣列的方法[13][14]如圖 2-19， 其中 A、B、C 為其電晶體的三位元控制開關，而為了能以三位元控制八位元的電容 變換，在電容的選擇上技巧性的取C₁:C₂:C₃ 1:2:4為比例。 A B C C1 _{C2 C3} 圖2-19 交換式電容陣列之電路架構

表面聲波震盪器之設計與分析 由於加入交換式電容陣列其電容會影響電路 Q 值，故為了維持 Q 為定值；C 單位電容₁ 的大小頇與可變電容的最大值與最小值配合，其關係如下[15]： var,max var,min unit par unit unit par C C C C C C C      _ _    (2-28) 上式中的C_par代表電晶體關閉的寄生電容，此寄生電容會附加到電容陣列中造成壓縮每 一位元開關所貢獻的電容影響實際電容量，所以在設計電晶體時需特別考量尺寸大小與 寄生電容的關係。電容陣列其開關電晶體的狀況如圖 2-20 所示[10]。 由圖 2-20 (b)的等效模型經換算推導可得到CS與RS如下 2 2 1 1 S par unit par par C C C G C      (2-29) Ideal case On short Off open Switch Real case On Off Ideal case On short Off open Switch Real case On Off Gon Goff Con Coff (a) Cunit (W/L)unit Cunit Cpar Gpar Cs Rs (b) 圖2-20 開關之寄生電容：(a)理想狀況與實際狀況的差別 (b)開關電容等校電路。

第二章 2 2 par S par par G R G  C   (2-30) 而開關的 Q 值即可算出為: 1 sw S S Q R C   _(2-31) 故综合上述可以做出一個小結論，若我們希望得到一個能供使用的電容陣列必頇確保相 鄰的調諧曲線有一定的重疊區域，如圖 2-21 所示為設計不良所產生的非重疊區域。 而在電路設計時所碰到的 Trade off 為:為了使 Q 值維持不受導通時的電阻R_S影響，所以 必頇減小導通時的電阻而增加電晶體的外型比，但又因增加其尺寸將使寄生電容C_par增 加反而影響其可調頻率的範圍，故必頇在此兩這間做取捨。 F re qu en cy Blind zone f2 f1 Voltage 圖2-21 開關電容設計不適當所產生的非交越區。 在設計 VCSO 時的可變電容大小為 1.5p，其電容範圍由 654.5f~1.954p，再接上電容陣列 後再電容全開 140fF 的情形下可推得變動比例為

 

max min 2.0949 0.7945 _86.66% 1.5 C C pF C  _  _

表面聲波震盪器之設計與分析

2-5 改良式 Pierce 表面聲波振盪器之設計

有了上述的基本原理後採用 TSMC 0.18um 製程後即可針對所需頻率設計出表 面聲波振盪器如圖 2-22。為了實現單一電晶體即可起振，故首先在核心電路 M1 必 頇提供足夠的增益，所以其電晶體外型比要儘可能的大。而 M2 與 M3 為一基本電 流鏡提供穩定的定電流源，也因為其功能僅是為了提供定電流所以不使用串疊式電 流鏡已減少其跨壓使電路能夠操作於低電壓下。而在回授電阻R 方面可使輸入與_f 輸出的直流位準相同，並保證電晶體操作於飽和區，始在相同的功率損耗下能提供 較大的增益。而 M4、M5 與 M6、M7 為兩組反向器，除了可供當緩衝器外，最重 要的原因是表面聲波振盪器輸出為一穩定的弦波，若將其接至後級的 CML 邏輯 閘，在 clock 處會產生較大的 Timing jitter，故必頇利用簡單的反相器將其整波，而 為了使輸出轉為方波利用兩級反相器的整波效果將相較於單一級反相器來的好上 許多。而 M8、M9、M10 為共汲極緩衝器將接至 50Ω儀器做量測，再設計時緩衝 器之基本設計考量為下: 1. 輸入與輸出之頻率是否有改變 2. 輸入與輸出之波形是否失真 3. 輸入與輸出之 jitter 增加量之多寡 M1 M2 M3 Cvara1 Cvara2 Rf Rb Rbb Vcntrl Vout Vin M4 M5 M6 M7 M8 M9 M10 Vout1 3.2 60 0.18 8 60 0.18 8 60 0.18 8 20 0.18 5 20 0.18 4 50 0.18 8 50 0.18 6 60 0.18 3 40 0.18 1.5 5 0.18 200 16K 1K 1.5 pF 1.5 pF

第二章 圖 2-23 (a)為上述電路搭配表面聲波元件的 HSPICE 模擬圖，由於表面聲波具極高的Ｑ 值在利用 HSPICE 模擬時必頇特別注意其解析度問題，在設計外型比時的小技巧可將表 面聲波元件的Ls與Cs的小數位數做反比例的調整即可增快其模擬速度。但因此方法為 破壞其Ｑ值來增快模擬的速度，故僅能供用於頻率是否正確使用。可明顯看出表面聲波 震盪器的輸出為一近乎完美的弦波，在電壓 1.2 伏的操作下其緩衝器輸出峰對峰值可到 達約 420Mv，圖 2-23 (b)為其頻譜，並振盪於 622MHz 之頻率。 由於必頇在電路外面額外加上表面聲波元件與相位偏移器，故在 PCB 板的設計走線上 必需十分小心，避免過渡的雜訊影響電路的效能。 (a) (b) 圖2-23 表面聲波振盪器：(a)輸出波形與緩衝器輸出波形 (b)頻譜分析

表面聲波震盪器之設計與分析

2-6 全積體式改良 Pierce 表面聲波振盪器之設計

因圖 2-20 的電路其相位偏移器仍頇外接於 IC 外，無法達到積體化的目的且若表面 聲波之振盪頻率大於所需的頻率，並沒有機制將其拉回。但最重要的原因為π模型式相 位偏移器可視為一個變形 Colpitts 共振腔，若將其接於電路外在 PCB 的設計不良的情況 下，極有可能會使共振回路不透過表面聲波元件而使 Pierce 振盪器產生自震。而一般市 售的 LC 皆具有較佳的 Q 值，故在相位雜訊上振盪器自震仍能有不錯的表現，易造成我 們混淆。在立體電感方面如圖 2-24; 與台積電所提供的 PDK 相比在電感值 12.79(nH)時 可輕易看出立體電感所花費的面積大約為其 16 1 ，可輕易的置入於 IC 中。 交換式電容陣列因只為了微調用故在電容的選擇上取 TSMC 0.18um RF-Cap 最小的 20f 為單位電容，所以最後取 C1=20f、C2=40f、C3=80f，於交換式電容陣列全開的情況 下(C_total=140f)頻率的可調範圍約為 6KHz。 圖2-24 立體電感與平面式電感大小比較圖

第二章

如圖 2-25 為完整的表面聲波振盪電路，IC 中包含了相位偏移器與交換式電容陣列， 表面聲波元件將掛在 Vin2 與 Vout 兩端，而在電晶體的尺寸上也稍作調整以因應立體電 感的低 Q 值，在交換式電容陣列方面因為是接在 Vin 與 Vout 的兩端，故在 Vout 處的電 容陣列將直接影響外接表面聲波與推動至下一級的 Vout，若設計不良將會使 Vout 的推 動能力大幅減少，始電路無法推動下一級造成模擬時看不到波形。 利用 ADS 模擬可得到上圖電路之模擬波形如 圖 2-26(a)Vout2 為表面聲波振盪器輸 出 V2 為緩衝器後輸出圖(b)為其起振時間，故得知至入立體電感可順利運作。 M1 M2 M3 Cvara1 Cvara2 Rf Rb Vcntrl Vout Vin2 Vcon1 Vcon2 Vcon3 Vin C1 C2 C3 C3 C2 C1 16K 1.5 pF 1.5 pF 20 fF 40 fF 80 fF 20 fF 40 fF 80 fF 14.35nH 5.11pF 5.11pF 70 6 0.3 6 0.3 6 0.3 圖2-25 全積體式表面聲波振盪器核心電路圖

表面聲波震盪器之設計與分析 37 將閉迴路打斷後看入 Z 參數利用虛部等效電容為零搭配負電阻即可看出振盪點，採 用可變電容 1.5pF 其電容值的變化量為 0.6545pF~1.95497pF 。如圖 2-27 所示在 V 0  cntrl V 時振盪頻率為 621.920MHz；Vcntrl 1.8V為 622.068MHz ，故可估計出其 tuning range 約為 140KHz。 (a) (b) 圖2-26 表面聲波振盪器：(a)輸出波形與緩衝器輸出波形 (b)起振分析 621.9 622.0 622.1 622.2 622.3 622.4 622.5 621.8 622.6 -100 0 100 -200 200 0 100 200 -100 300 freq, MHz re al (Z (3 ,3 )) Readout m2 im ag (Z (3 ,3 )) 622.051M -3.50522 m1 m1 freq= imag(Z(3,3))=-0.02560621.920MHz m2 freq= real(Z(3,3))=-88.15410621.920MHz 621.9 622.0 622.1 622.2 622.3 622.4 622.5 621.8 622.6 -100 0 100 -200 200 0 100 200 -100 300 freq, MHz re al (Z (3 ,3 )) m2 im ag (Z (3 ,3 )) m1 m1 freq= imag(Z(3,3))=-0.05040622.068MHz m2 freq= real(Z(3,3))=-128.49981622.068MHz (a) (b) 圖2-27 表面聲波振盪器控制電壓：(a)V_cntrl 0V (b)V_cntrl 1.8V

第三章

第三章

時脈資料回復電路

第三章

時脈資料回復電路

3-1 時脈回復電路

本篇論文為探討 SAW based 與 PLL based 之時脈回復電路，希望藉彼此的結合產 生一更高效能的時脈回復電路。本時脈回復電路主要有兩種架構結合:

1. SAW filter based CDR (表面聲波濾波式) 2. Phase-locking CDR (相位鎖定式)

3-1-1 SAW filter based CDR

其中 SAW filter based 為第一個被發明的時脈恢復電路。如圖 3-1 所示，一個 NRZ data 與另一個經過 time delay 輸入互斥或閘，即為一個基本的 edge-detector 的功能，輸出再 經過單一頻率的濾波，故必須使用高品質因素的 SAW filter。濾出所需的頻率極為回復 的時脈。再配合外接的電路對 input 的 NRZ 資料重新取樣，即可得到原來的時脈。 雖然利用 SAW 高 Q 值的特性可得到良好的 Retime clock，但此電路最大的問題在 於回復的時脈時無法與輸入的 NRZ 資料同步，必須加入額外的電路，所以當鎖住時 data 與 clock 的正緣會彼此互相游移，使得取樣時受到影響。 Time delay NRZ Retime _CLK SAW filter 圖3-1 SAW 時脈資料回復電路架構

第三章

3-1-2 Phase-locking CDR

為了解決上述 SAW based CDR 在 input data 與 clock 取樣時無法同步，故發展出 phase-locking CDR 而目前一般均採用此種架構的 CDR。相位鎖定式 CDR 如圖 3-2 可分 為 PLL based 與 DLL based，兩者皆為利用相位偵測器去判斷 clock 與 data 的相位差， 接著利用 Vcntl 來控制產生其輸入相對應的取樣頻率再送回相位檢測器去對原始信號做 取樣。所以相位檢測器的設計在 Phase-locking CDR 中扮演了十分重要的腳色。 Phase-locking CDR 因為能夠取得單一的取樣頻率，所以其經取樣後量化誤差所導致 系統相位錯誤的情況較少。另外因其電路架構先天上的負回授系統會限制住其頻寬，但 也因此換取較低的功率消耗與硬體成本。 由於相位檢測器必須同時能夠具備找出取樣頻率與還原時脈的特性，故發展出多種 類型的相位檢測器。目前主要有全速率(Full-rate)與半速率(half-rate)時脈回復電路，簡單 的說前者的時脈頻率與位元率相同，而後者時脈頻率僅為位元率的一半。 Clock Source Phase detector Filter Din clock sample Vcntl Dout 圖3-2 Phase-locking CDR

時脈資料回復電路

3-2 相位檢測器

Edge detector

在利用 PLL-based CDR 時，PLL 可以視為ㄧ個帶通濾波器(band pass filter)所以在處 理的資料時必須找出其頻譜線(spectral line)。但因為輸入訊號為隨機的二位元資料（NRZ data）在其位元率上無法找出其頻譜線，故無法直接對 NRZ data 鎖頻。

為了要找出頻譜線必須利用 edge detector 來達成，而其基本電路架構由一個互斥或 閘(XOR)與一個延遲單元(Time-delay)所組成(如圖 3-1)。他同時包含了微分與整波的功能 在 整 波 的 過 程 中 可 區 分 為 全 波 整 波 (Full-wave rectification) 與 半 波 整 波 (Half-wave rectification)，前者將負緣脈波轉換成正緣，後者則將負緣脈波濾除(或正緣脈波濾除) 如 圖 3-3，一般來說因為半波整波僅留下一個脈波故其對輸入訊號失真的影響較小。 in dD dt in D in dD dt in dD dt in D in dD dt 圖3-3 (a)全波整波 (b)半波整波

由上述知道一般要處理 NRZ data 需要一個含有 edge detection 功能的相位偵測器，而 通常延遲單元皆是利用 D Flip-Flop 產生。故首先由 D Flip-Flop 開始，如圖 3-4 當 clock 對 data 做取樣時，在 clock 每一個正緣對 data 做取樣，我們可以發先其輸出 Vout 結果 僅為輸入 data 的一個延遲。所以輸入為一 NRZ data 時其輸出的平均值仍然為零，故無 法以此判斷出 data 與 clock 的相位關係。反之，若以 data 對 clock 做取樣，每一個 data 的正緣對 clock 做取樣，可看出當 data 落後 clock 時，輸出 Vout 會持續保持高位準。