中 華 大 學

中 華 大 學 碩 士 論 文

題目：應用於 IEEE 802.11a WLAN 之類比數位轉換 器設計

A design of Analog-to-Digital Converter for IEEE 802.11a WLAN system

系 所 別：電機工程學系碩士班 學號姓名：M09201017

邱俊貴 指導教授：田

慶

誠 博士

中華民國 九十五年 一月

首先要感謝指導教授田慶誠老師，給我了這個機會設計類比數位轉換器，導 引我進入 IC 設計的領域中。藉由此機會，學習到許多動態的類比電路以及數位 電路。在與老師討論的同時，了解到老師看問題的方式以及解決問題的技巧。透 過老師給的問題，在尋找問題的過程中，更能深刻體會到 IC 設計領域的寬廣，

也顯出自己能力的不足。在來感謝的就是顏志仁老師，藉由顏老師在 IC 設計上 經驗的傳授，解決了我很多疑惑，也給我更多更紮實觀念。

還有感謝實驗室的同學，在學習的階段，透過討論和經驗交流，使得經驗能 夠迅速的累積。也懷念和同學們的玩樂的時光，在乏味的研究所生活中，增添了 不少的回憶和樂趣。另外也感謝呂宗憲學長給予的經驗，在我設計的過程中，給 了我不少啟發。

最後還是要感謝父母的支持，使我能無憂無慮的在學校裡求學，不必為了學 費和生活費操心。還有感謝女朋友這段時間的支持與鼓勵，在我灰心的時候，能 夠讓給我鼓勵，使我繼續向前。感謝支持我的家人、陪伴我的女友、指導我的老 師及好友同窗，謝謝你們。

本論文設計取樣頻率為 40MHz、解析度為 10 位元的類比數位轉換器。本論 文之類比數位轉換器採用九級管線式的架構並且採用全差動式設計。在使用數位 修正的技術下，第一級至第八級，每級輸出 1.5 位元，第九級則輸出完整的兩個 位元。其中子電路有:前端取樣保持電路、八個 MDAC 電路、暫存器陣列、數位 修正電路、時脈產生器電路以及應用於前八級的子類比數位轉換器和用於第九級 的子類比數位轉換器。其中子類比數位轉換器電路中的子電路有比較器和編碼器 電路。

本論文所設計之類比數位轉換器處理信號的範圍為-1V 到 1V，工作電壓為 3.3V，電路是以 TSMS 1P6M 0.18um 製程設計完成。

This work describes an analog-to-digital converter which has 10 bit resolutions and 40MHz sampling rate. This analog-to-digital (ADC) converter is used nine-stage pipelined and fully differential structure. Because of the digital error correction is adopted in this ADC, the first eight stages output 1.5 bit at every pipelined stage and the nine stage outputs complete 2bit. This ADC consists of the sample-and-hold(S/H) circuit, eight MDAC circuits, register circuit, digital error correction circuit, clock generator circuit and two sub-ADC circuits. The sub-ADC circuit consists of comparators and coders.

The working range which this pipelined ADC can operate is -1V to 1V. This ADC is simulated by using TSMC 1P6M 0.18um process.

1-1 研究動機...1

1-2 內容編排...3

第二章 類比數位轉換器簡介...4

2-1 類比數位轉換器參數...4

2-2 快閃式類比數位轉換器...7

2-3 兩階段式類比數位轉換器...8

2-4 管線式類比數位轉換器...9

2-5 數位修正技術...………...…….13

第三章 運算放大器設計...17

3-1 偏壓電路設計...17

3-2 共模回授電路...21

3-3 望遠鏡式(Telescopic)運算放大器...23

3-4 串疊摺疊式(folded-cascode)運算放大器...25

3-5 運算放大器的規格訂定...27

3-6 運算放大器模擬結果...33

4-1 取樣保持電路(S/H Circuit)...37

4-2 增益級/DAC/減法器(MDAC Circuit) ...46

4-3 子類比數位轉換器(Sub-ADC Circuit) ...51

4-3.1 應用於前八級之子類比數位轉換器...51

4-3.2 應用於第九級子類比數位轉換器...53

4-3.3 比較器設計...54

4-3.4 子類比數位轉換器模擬結果...62

4-4 暫存器...64

4-5 數位修正電路...67

4-6 時脈產生器電路...70

4-7 九級管線式類比數位轉換器模擬結果...73

第五章 結論...75

參考文獻...77

圖 1.1 直接降頻接收器架構圖...1

圖 2.1 非線性誤差示意圖...6

圖 2.2 偏移誤差示意圖...6

圖 2.3 增益誤差示意圖...6

圖 2.4 快閃式類比數位轉換器架構示意圖...7

圖 2.5 兩階段式類比數位轉換器架構示意圖...8

圖 2.6 管流式類比數位轉換器操作示意圖...9

圖 2.7 管流式類比數位轉換器輸出延遲(latency)示意圖...10

圖 2.8 本論文管流式類比數位轉換器架構示意圖...11

圖 2.9 本論文管流式類比數位轉換器時脈操作示意圖...11

圖 2.10 取樣保持電路偏移誤差示意圖...13

圖 2.11 取樣保持電路增益誤差示意圖...13

圖 2.12 子類比數位轉換器偏移誤差示意圖...14

圖 2.13 子類比數位轉換器增益誤差示意圖...14

圖 2.14 2 位元轉移曲線示意圖...15

圖 2.15 1.5 位元轉移曲線示意圖...16

圖 3.1 寬振幅、疊接電流鏡示意圖...18

圖 3.3 動態式共模迥授電路...21

圖 3.4 望遠鏡式(telescopic)運算放大器...23

圖 3.5 串疊摺疊式(folded-cascode)運算放大器...25

圖 3.6 前端取樣保持電路架構示意圖...27

圖 3.7 後級取樣保持電路架構示意圖...28

圖 3.8 步級響應之精確度示意圖...29

圖 3.9 步級響應之穩定時間示意圖...31

圖 3.10 相位邊限與輸出電壓模式的關係圖...31

圖 3.11 運算放大器低頻開迴路增益與相位邊限模擬結果...33

圖 3.12 低頻開迴路增益與相位邊限隨製程變化模擬結果...33

圖 3.13 步級響應模擬電路示意圖...34

圖 3.14 步級響應充電半週期模擬結果圖...34

圖 3.15 步級響應放電半週期模擬結果圖...35

圖 3.16 運算放大器直流轉換曲線圖...35

圖 4.1 取樣保持電路架構示意圖...37

圖 4.2 取樣保持電路的時脈操作示意圖...38

圖 4.3 取樣模式示意圖...39

圖 4.4 保持模式示意圖...40

圖 4.6 開啟電阻對輸入電壓之關係圖...42

圖 4.7 量化誤差來源圖...42

圖 4.8 量化誤差電壓示意圖...43

圖 4.9 電容值與最大可達到解析度關係圖...44

圖 4.10 前端取樣電路傅立葉轉換模擬結果(Fin=1MHz)...45

圖 4.11 前端取樣電路傅立葉轉換模擬結果(Fin=8.3MHz)...45

圖 4.12

MDAC 電路圖示意圖...46

圖 4.13

MDAC 電路取樣模式示意圖...47

圖 4.14

MDAC 電路放大模式示意圖...47

圖 4.15 MDAC 電路放大模式轉移函數操作圖...47

圖 4.16 量測 MDAC 電路輸出流程示意圖...49

圖 4.17 量化誤差...47

圖 4.18 量化誤差量測方法...48

圖 4.19 前八級子類比數位轉換器...51

圖 4.20 前八級子類比數位轉換器之編碼電路...52

圖 4.21 第九級子類比數位轉換器...53

圖 4.22 第九級子類比數位轉換器之編碼電路...53

圖 4.23 全差動式動態比較器電路圖...54

圖 4.25 差動輸入 10MHz 弦波、比較器位準-0.25V 模擬結果...57

圖 4.26 差動輸入 1MHz 弦波、比較器位準 0.25V 模擬結果...57

圖 4.27 差動輸入 10MHz 弦波、比較器位準 0.25V 模擬結果...58

圖 4.28 差動輸入 1MHz 弦波、比較器位準-0.5V 模擬結果...59

圖 4.29 差動輸入 10MHz 弦波、比較器位準-0.5V 模擬結果...59

圖 4.30 差動輸入 1MHz 弦波、比較器位準 0V 模擬結果...60

圖 4.31 差動輸入 10MHz 弦波、比較器位準 0V 模擬結果...60

圖 4.32 差動輸入 1MHz 弦波、比較器位準 0.5V 模擬結果...61

圖 4.33 差動輸入 10MHz 弦波、比較器位準 0.5V 模擬結果...61

圖 4.34 前八級子類比數位轉換器模擬結果...62

圖 4.35 第九級子類比數位轉換器模擬結果...63

圖 4.36 暫存器陣列示意圖...64

圖 4.37 D 型正緣觸發器示意圖...64

圖 4.38 暫存器陣列模擬圖...65

圖 4.39 用於數位修正電路之後暫存器陣列示意圖...66

圖 4.40 數位修正技術示意圖...67

圖 4.41 數位修正電路圖...67

圖 4.42 半加器電路圖...68

圖 4.44 全加器電路圖...69

圖 4.45 全加器電路模擬結果...69

圖 4.46 時脈產生器電路圖...70

圖 4.47 欲產生之操作時脈示意圖...70

圖 4.48 時脈產生器電路之模擬結果...71

圖 4.49 非重疊時脈上升延遲時間模擬圖...71

圖 4.50 非重疊時脈下降延遲時間模擬圖...72

圖 4.51 類比數位轉換器之模擬方法...73

圖 4.52 類比數位轉換器之數位碼輸出...73

圖 4.53 類比數位轉換器數位碼經 DAC 轉換之類比輸出...74

圖 4.54 檢驗類比數位轉換器是否缺碼之測試信號...74

表 3.1 運算放大器規格表...36

表 4.1 MDAC 電路在放大模式下三種不同輸出...48

表 4.2 前八級子類比數位轉換器之編碼電路真值表...52

表 4.3 第九級子類比數位轉換器之編碼電路真值表...53

表 4.4 半加器電路之真值表...68

表 4.5 全加器電路之真值表...69

§ 第一章 緒論

1-1

研究動機

類比數位轉換器(Analog-to-Digital Converter)為類比信號和數位信號之間的 橋樑，在許多的系統中，從天線端接收的類比信號經過放大、降頻之後，將類比 信號經由類比數位轉換器轉換成數位信號，然後交由基頻做數位信號的處理。若 是類比數位轉換器轉換出來的數位碼不精確，會影響接下來的數位訊號處理的正 確性。因此類比數位轉換器在系統中扮演著相當重要的腳色，所以設計一個高精 確度的類比數位轉換器，是一個值得研究的課題。

近年來，網路的蓬勃發展，由有線的網路漸漸往無線網路(WLAN)發展，增 加了上網的便利性。國際電機電子工程協會(Institute of Electrical and Electronics Engineers，IEEE)訂定了許多的無線區域網路的規範，如 IEEE 802.11b、藍芽 (Bluetooth)…等規範。由於人類的上網不在是單純的查詢資料，對於影音多媒體 的需求越來越大，因此為了因應大量的資料傳輸，國際電機電子工程師協會 (Institute of Electrical and Electronics Engineers，IEEE )訂定了新一代的網路規範 IEEE 802.11a，其資料傳輸速率可達 54Mbps，支援 turbo mode 下更可達到 104 Mbps。[1]

圖 1.1 直接降頻接收器架構圖

ADC

ADC

圖 1.1 為一般無線區域網路系統(WLAN)的架構圖。天線端接收的類比信號 經由低雜訊放大器放大，然後經過混頻器將頻率降到基頻，再經過濾波器將雜訊 濾除後，透過類比數位轉換器將類比信號轉成數位信號。IEEE 802.11a 採用 OFDM(Orthogonal Frequency Division Multiplexing)的調變技術，傳送一個正交的 多 載 波 信 號 ， 其 固 定 通 道 頻 寬 為 16.6MHz ， 根 據 奈 奎 斯 特 準 則 (Nyquist’t Criterion)，其中 fs 為取樣頻率，BW 為通道頻寬。[2]

2

fs≥ ×BW (1.1) 由 1.1 式可知，取樣頻率至少要大於通道頻寬的兩倍，才能將接收下來的類 比訊號，轉換成數位信號送到基頻做數位信號的處理。因此本論文提出了 10 位 元、取樣頻率為 40MHz 的類比數位轉換器來應用於 IEEE 802.11a 這個系統。

1-2

論文組織

本論文提出 10 位元、取樣頻率為 40MHz 的類比數位轉換器來應用於 IEEE 802.11a 這個無線網路系統。

第一章為緒論，簡介本論文的研究動機以及應用於 IEEE 802.11a 系統的類比 數位轉換器的設計規格。

第二章為高速類比數位轉換器之架構簡介。

第三章為運算放大器(OTA)的設計。第一級取樣保持電路的設計，攸關著整 個類比數位轉換器的性能，其中運算放大器的設計，是一個重要的關鍵，影響著 前端取樣保持電路的好壞。

第四章為管線式類比數位轉換器電路的子電路設計，其中包括取樣保持電 路，DAC/減法器/餘數放大器(MDAC Circuit)、比較器、子類比數位轉換器 (Sub-ADC)、暫存器、數位修正電路、時脈產生器電路的設計。

第五章為總結與討論。

§ 第二章 高速類比數位轉換器架構簡介

一般來說，類比數位轉換器的架構有低速的、中等速度以及高速的架構分 別。每種架構的應用以及需求不同，視應用的系統的規範來訂定類比數位轉換器 的取樣頻率，進而決定類比數位轉換器的架構使用。在本章介紹類比數位轉換器 的參數特性以及高速架構的類比數位轉換器。[3]

2-1

類比數位轉換器(ADC)的參數及特性

類比數位轉換器的規格可分為兩種，一種為靜態特性的規格，另一種為動態 特性的規格。[4]首先介紹動態特性的規格:

取樣頻率(Sampling Rate)

取樣頻率係指類比數位轉換器每秒可以取樣輸入信號的數目，亦即操作時脈 的頻率。

輸入信號範圍(Input Range)

數入信號範圍係指類比數位轉換器能夠處理的輸入類比信號的範圍，超過此 範圍，類比數位轉換器就無法處理超過範圍的信號。

解析度(Resolution)

解析度係指類比數位轉換器在能夠處理訊號的最大範圍內，能夠將輸入信號 切割數位化的位階，其切割的最小位階(Least Significant Bit，LSB)，可表示為 2.1 式，其中 VF為最大類比輸入信號的範圍，N 為位元數。

(2.1) 延遲時間(Latency)

延遲時間係指類比訊號輸入至類比數位轉換器到一比完整數位碼資料輸出 的時間。

信號對雜訊比(Signal-to-Noise Ratio，SNR)

SNR 係指輸出端訊號的功率與所有雜訊功率(不包括諧波失真項)之比值。可 表示為式 2.2，其中 Poutput-signal為輸出端信號的功率，P_noise為雜訊的總功率。

2

F N

LSB=V

^{output signal}

noise

SNR P

P

= − (2.2)

信號對雜訊失真比(Signal-to-Noise and Distortion Ratio，SNDR)

SNDR 係指輸出端訊號功率與所有雜訊功率以及諧波功率和之比值。可表示 為式 2.3，其中 Poutput-signal為輸出端信號的功率，P_noise為雜訊的總功率，P_HD為諧 波總功率。

^{output signal}

HD noise

SNDR P

P P

= −

+ (2.3) 全諧波失真(Total Harmonic Distortion，THD)

THD 係指所有諧波功率和輸出信號功率之比值，可表示為式 2.4，其中 Poutput-signal為輸出端信號的功率，Pharmonic-distortion為諧波總功率

^{output signal}

harmonic distortion

THD P P

−

= − (2.4) 無寄生動態範圍(Spurious Free Dynamic Range，SFDR)

SFDR 係指輸出信號功率與最大諧波功率之比值。

有效位元數目(Effective Number of Bit，ENOB)

類比數位轉換器真正能夠管轉換出的位元數並非等於解析度，因此定義了有 效位元數目來表示類比數位轉換器實際上能夠轉換的位元數。通常以式 2.5 來表 示。

1.76 6.02 ENOB SNDR−

= (2.5) 接下來介紹靜態特性規格:

差動型非線性誤差(Differential Nonlinearity，DNL)

由圖 2.1 可知，DNL 係指兩個連續的數位輸出碼轉換點之間(C,D)相對於理 想值在水平軸上的最大誤差。

積分型非線性誤差(Integral Nonlinearity，INL )

由圖 2.1 可知，INL 係指輸入與輸出轉移特性曲線和(A,B)兩點直線在垂直軸 的最大誤差。

圖 2.1 非線性誤差示意圖 偏移誤差(Offset Error):

由圖2.2 可知，偏移誤差為實際輸出與理想輸出之固定偏移量。

圖 2.2 偏移誤差示意圖 增益誤差(Gain Error):

由圖 2.3 可知，增益誤差為直線 AB 之斜率與理想值(通常為 1)之誤差量。

圖 2.3 增益誤差示意圖

2-2

快閃式類比數位轉換器

快閃式類比數位轉換器為所有類比數位轉換器當中，操作速度最快的架構，

如圖 2.4 所示。[3][4]參考電壓由電阻串直接產生，且輸入電壓與參考電壓的大 小，直接由比較器來判別，然後比較器輸出溫度碼，最後再利用編碼器和閂鎖做 同步的輸出。因為整體架構採平行處理，因此操作速度最高。一般來說，快閃式 類比數位轉換器最高可以設計操作在 1GHz 甚至超過 1GHz 的取樣頻率，最多只 能設計到 8 位元的解析度。快閃式類比數位轉換器架構有幾個重要的缺點。第 一，如果欲設計的位元數目越多，則比較器的數目也相對的增多，因此在功率消 耗以及晶片面積上，會增加的相當多。第二，設計的位元數越多，比較器的精確 度就要越高，相對的功率消耗也大增，另外比較器的偏移電壓(Offset Voltage)誤 差，會造成精確度的下降，這是造成快閃式類比數位轉換器解析度無法提升的原 因之一。第三，由於製程上的偏移，造成電阻的製作上會有 10%~20%的誤差，

因此造成電阻串分壓出來的參考電壓不精確，導致誤判並造成精確度下降，因此 這也是快閃式類比數位轉換器精確度無法提升的原因之一。

圖 2.4 快閃式類比數位轉換器架構示意圖

2-3

兩階段式類比數位轉換器

爲了解決快閃式類比數位轉換器的比較器數量過多的缺點，於是衍生出兩階 段式類比數位轉換器，其架構如圖 2.5 所示。兩階段式類比數位轉換器將類比信 號經由取樣保持電路取樣後分為兩次做信號的處理，其中高位元的類比數位轉換 器(MSB_ADC)轉出高位元的數位碼，然後存放到暫存器裡。此外數位類比轉換 器(DAC)將高位元的數位信號再轉換成類比信號與原信號做餘數放大的動作，之 後再送到低位元的類比數位轉換器(LSB_ADC)轉出低位元的數位碼，最後再將 暫存器的高位元數位碼和低位元數位碼作同步的數位輸出。[5]

圖 2.5 兩階段式類比數位轉換器架構示意圖

在兩階段式類比數位轉換器中，高位元的類比數位轉換器(MSB_ADC)以及 低位元的類比數位轉換器(LSB_ADC)可以用快閃式類比數位轉換器來實現。因 為分成兩階段方式來處理信號，所以可以降低快閃式類比數位轉換器的解析度需 求，進而減少比較器的數目，也降低的功率的消耗以及晶片的面積。以 8 位元舉 例來說，快閃式類比數位轉換器需要2⁸ =256個比較器；而兩階段式類比數位轉 換器將 8 位元分為兩個 4 位元來處理，因此只要2 * 2⁴ =32個比較器。由此可見 兩階段式類比數位轉換器可大幅度降低比較器的數目，但是缺點為需要取樣保持 電路，且由於採用兩階段式處理信號，所以速度上低於快閃式類比數位轉換器。

2-4

管線式類比數位轉換器

管線式類比數位轉換器是由兩階段式類比數位轉換器所衍生而來的。其操作 原理與兩階段式類似，其架構如圖 2.6 所示。管線式類比數位轉換器每ㄧ級的電 路架構都是相同的，其子電路包含:取樣保持電路(S/H Circuit)、子類比數位轉換 器(Sub-ADC Circuit)、數位類比轉換器(DAC)、餘數放大器。在設計管流式類比 數位轉換器上，可以增加級數以減少每ㄧ級的解析度需求，因此在每ㄧ級的電路 上，可容許的誤差可以較為寬鬆，所以在比較器的設計上，精確度的需求可以大 幅度降低，進而減少比較器的功率消耗以及晶片的面積。[5] [6]

圖 2.6 管流式類比數位轉換器操作示意圖

與兩階段式類比數位轉換器比較，管線式類比數位轉換器設計的彈性就比較 大，並且容易達到高解析度及高速的需求，但是由於管線式的串接的級數較多，

因此雜訊的路徑也增加，所以對於雜訊的抵抗力就相對的較弱。串接的級數越 多，亦即每ㄧ級處理的位元數越少，毎級可容忍的誤差就越大，速度也越快，但 是雜訊的來源就越多；相反的，串接級數越少，毎級處理的位元越多，毎級電路

精確度要求就越高，速度相對較慢，但是雜訊來源就減少。因此在設計管線式類 比數位轉換器的級數要注意考量。此外管線式類比數位轉換器還有一個很大的缺 點，就是延遲時間(Latency)問題，若是串接級數越，則延遲時間就越長。舉例來 説，一個 4 位元的管線式類比數位轉換器，延遲時間為 4 個週期，即第四個週期 才會輸出第一筆數位碼，如圖 2.7 所示。因此串接級數越多，則延遲時間就越長。

圖 2.7 管流式類比數位轉換器輸出延遲(latency)示意圖

在本論文中，採用的是管線式類比數位轉換器架構，且利用數位修正的技 術，避免比較器的位準漂移，來提升精確度，亦降低比較器對精確度的要求。在 管線式的架構上，合併了數位類比轉換器(DAC)、餘數放大器(Residue Amplifier) 以 及 下 一 級 的 取 樣 保 持 電 路 (S/H Circuit) 為 DAC/ 減 法 器 / 增 益 級 (MDAC Circuit)，因此進一步的減少了電路的面積以及功率消耗，也降低了電路設計的 複雜度，其改進架構如圖 2.8 所示。本論文欲設計 10 位元的管線式類比數位轉 換器，使用了九級相同的管線式架構。由於採用數位修正技術，因此每ㄧ級輸出 1.5 位元，每一級的輸出經過暫存器，使其數位碼同步的輸出，然後經過數位修 正電路，最後在同步輸出 10 個位元的數位碼。

圖 2.8 本論文管流式類比數位轉換器架構示意圖

圖 2.9 本論文管流式類比數位轉換器時脈操作示意圖

圖 2.9 為本論文設計的管線式類比數位轉換器的時脈操作示意圖。第一個前 半週期，取樣保持電路將信號作取樣的動作，其他電路則無動作；在第一個後半

周期，取樣保持電路將取樣到的信號轉換出來，同時第一級的子類比數位轉換器 將類比信號轉成數位信號，是為第一級的數位輸出，而且同時第一級的 MDAC 電路在進行取樣的動作。在第二個前半週期，同樣的，取樣保持電路作取樣的動 作，而第一級的 MDAC 此時則進入放大模式，作為 DAC 以及餘數相減放大的 動作，同時第二級的子類比數位轉換器轉出數位碼，是為第二級的數位輸出，此 後動作以此類推。

2-5

數位修正技術原理

管線式類比數位轉換器電路中，由於各個子電路的誤差，可能會造成整個電 路的精確度下降，甚至產生錯誤碼或是缺碼(Missing Code)的情況產生，因此藉 由數位修正電路的彌補，來避免上述非理想的狀況產生。管線式類比數位轉換器 主要的誤差來源有幾個。第一個為取樣保持電路的誤差，取樣保持電路的誤差有 偏移誤差如圖 2.10 所示，為運算放大器所造成的誤差；以及增益誤差如圖 2.11 所示，為電容製程上的漂移導致不匹配所造成的。[5] [6] [7]

圖 2.10 取樣保持電路偏移誤差示意圖

圖 2.11 取樣保持電路增益誤差示意圖

第二個為子類比數位轉換器的偏移誤差，如圖 2.12 所示此誤差造成的原因 為比較器的比較位準偏移所導致的。另一個為增益誤差，如圖 2.13 所示。

圖 2.12 子類比數位轉換器偏移誤差示意圖

圖 2.13 子類比數位轉換器增益誤差示意圖

為了增加類比數位轉換器的精確度，因此採用數位修正電路來降低誤差的影 響。數位修正電路最主要避免的是子類比數位轉換器的偏移誤差所帶來的影響。

理想上的兩位元的類比數位轉換器的曲線如圖 2.14 所示，理想的 2 位元總 共有三個位準及四個狀態，殘餘電壓經由增益級放大四倍，使得下一級的輸入電 壓可以與第一級電路的輸入電壓相同，因此每一級的電路，皆可用相同的電路架 構來實現。如果增益級有增益誤差而導致放大倍率不為四倍時或者比較器位準的 偏移，會造成判別位準的誤差，並且誤差會逐級的放大，導致數位碼的誤判。

圖 2.14 2 位元轉移曲線示意圖

因此為了避免這些非理想效應，本論文採用了數位修正技術。如 2.15 所示，

數位修正技術是將原來兩位元的轉移曲線，向右平移1

2LSB ，比較器的位準變為 兩個，原來數位碼 11 的部份，交由下一階段做修正。因此比較器位準的誤差可 以容忍達到 1

2LSB

± ，在設計比較器上，可以用誤差較大且功率消耗較小的比較 器來實現，且數位修正電路只需要加法器來實現，所以可以降低電路設計的難度 又可以達到低功率的需求。

圖 2.15 1.5 位元轉移曲線示意圖

§ 第三章 全差動式運算放大器設計

在整個類比數位轉換器的設計上，精確度要求最高的就屬前端取樣保持電 路。取樣保持電路的優劣，影響整個類比數位轉換器的特性，適用於前端取樣保 持電路的運算放大器的設計則攸關取樣保持電路的特性，因此運算放大器的設計 是整個電路中最重要的一環。接下來每ㄧ級的 MDAC 電路中亦需要運算放大 器，隨著級數的增加，精確度的需求也逐級下降。

運算放大器的架構大致可分為單級放大器和多級放大器。由於多級放大器串 接級數較多，在不需疊接多顆電晶體的情況下，可輕易的達到高增益，因在設計 輸出電壓範圍及輸入電壓範圍，有較大的彈性空間。但是多級放大器每串接一 級，就會增加一個極點，因此造成相位邊限(Phase Margin)不足，進而影響穩定 度的表現。在本論文中，為了設計一個高速的類比數位轉換器，因此採用單級的 放大器架構來使用。由於單級放大器沒有串接多級電路，因此在速度及穩定度 上，比多級放大器來的好，因此採用單級放大器來實現。

3-1 偏壓電路設計

在介紹整個偏壓電路設計前，先介紹寬振幅電流鏡(Wide-Swing Current Mirror)，如圖 3.1 所示。電流鏡的功能是將偏壓電路所產生的偏壓電流，精確的 提供到運算放大器電路中。電流鏡設計的考量主要是輸出電阻的大小。輸出電阻 越大，電流隨著電壓變化則越小。因此為了確保偏壓電流能夠準確的鏡射到主電 路，輸出電阻必須越大越好。另外一個考量就是輸出電壓的範圍，輸出電壓的範 圍越大，能夠處理信號的範圍也越廣。此寬振幅電流鏡不僅有高輸出阻抗的特 性，還有大的輸出振幅的表現。[8] [9]

圖 3.1 寬振幅、疊接電流鏡示意圖

假設圖 3.1 的電晶體全部操作在飽和區，n 為一正整數，由電晶體的電流-電壓特 性方程式可表示為式 3.1

2 3

2 ( )

( )

GS GS TH D TH Dsat

n OX

V V V I V V

C W L

= = + μ = +

(3.1)

其中VDsat為電晶體 M₂、M₃操作在飽和區的最小 V_DS值，同理可得

1 4 2

( )

( )

GS GS TH D TH Dsat

n OX

V V V n I V n V

C W L

= = + μ = + (3.2)

5 2

( 1) ( 1)( )

( )

GS TH D TH Dsat

n OX

V V n I V n V

C W L

= + + μ = + + (3.3) 由式 3.2 和 3.3 可得

2 3 5 4

2 ( )

( )

DS DS GS GS D Dsat

n OX

V V V V I V

C W L

= = − = μ = (3.4)

4 3 3

DS GS DS T

V =V −V =V (3.5) 所以當V^DS2=V^DS3=V^Dsat時，電晶體 M2 和 M3 操作在飽和區邊緣，並且只要

4 4

DS T Dsat Dsat

V =V ≥V =nV ，電晶體 M₄亦也操作在飽和區。在滿足以上條件，輸出 不但可以有高輸出阻抗，而且有最大的輸出電壓範圍。

偏壓電路是提供多個穩定的電流或是電壓，以提供運算放大器電路的操作點 電壓或偏壓電流，此電流或是電壓，必須是不隨時間、溫度和操作電壓而改變。

在本論文中，採用的是寬振幅、定電導的偏壓電路，如圖 3.2 所示。 此 偏 壓 電 路架構可細分為三個部份:偏壓迴路(Bias Loop)、迴路之偏壓電路(Cascode Bias Loop)及起始電路(Statr-Up Circuit)。由偏壓迴路中的 M₂、M₃和 R_b電阻，利用電 壓和電流的關係式，如式 3.6 所示，可以推導出定電導的特性。由式 3.9 可得知，

電晶體 M₃的轉移電導 g_m3僅與電阻 R_b的大小以及 M₃､M₂的長寬比有關，與電 源供應器電壓(VDD)等其它因素無關，唯一缺點就是與溫度相關。

b D GS

GS V I R

V ₃ = ₂ + ₂⋅

( )

( )

D OX

n

D I R

L W C

I L

W C

I = + ₂⋅

2 2 3

3 2

2

μ

μ (3.7)

( ) ( )

( )

⎤

⎢⎢

⎣

⎡ −

=

2 3

3 3

1 2

2

L W

L W I

L W C R

D OX

n

b μ

( )

( )

b

m R

L W

L W

g ⎥⎥

⎦

⎤

⎢⎢

⎣

⎡ −

= ²

3

3

1 2

(3.9) 由上面推導可知，欲設計所需的電流，先決定 M₃的轉導值，然後去設計電 阻值與 M2、M3 的寬長比，再帶入 3.8 式，即可預估電流的大小。而且電晶體 M₃的轉導值只和電阻 R_b以及 M₂、M₃的寬長比有關係，與溫度、電源供應器(V_DD) 的電壓無關。因此偏壓電路的電流大小，不會隨著溫度、電源供應器電壓(VDD) 的改變而改變。

在偏壓電路中，會有兩個狀態的存在。第一個狀態是當偏壓電路操作在穩定 的電壓下，此偏壓電路穩定的提供主電路偏壓電流及操作電壓，是為穩定的狀 態。另一個狀態是當開始啟動的瞬間，也就是工作電壓從 0 伏特到 VDD時，所有

電晶體內可能都沒有電流的存在，是為不穩定的狀態，所以此偏壓電路需要一個 起始電路(Statr-Up Circuit)，使得偏壓電路進入穩定的工作狀態。如圖 3.2 所示，

電晶體 M₁₅到 M₁₇為起始電路(Statr-Up Circuit)。當偏壓電路開始工作時，電晶體 M6、M7、M8和 M9的閘級電壓處於高電壓狀態，使得偏壓電路無法進入工作區 內，因此起始電路開始工作。電源供應器由 0 伏特到 V_DD時，電晶體 M₁₈永遠開 啟，因此節點 A 的電壓逐漸升高，促使電晶體 M15和 M16開啟。於是電晶體 M6、 M₇、M₈和 M₉的閘級電壓就被拉低，然後進入工作區。偏壓電路開始進入工作 區後，電晶體 M17的閘級電壓逐漸升高，使得節點 A 的電壓逐漸降低，進而關 閉電晶體 M₁₅和 M₁₆，最後起始電路關閉，不影響主偏壓電路中的電壓。

圖 3.2 寬振幅、定電導之偏壓電路

3-2 共模回授電路

共模回授電路(Common-Mode Feedback Circuit，CMFB)的主要功能為鎖住差 動輸出端電壓，使得運算放大器輸出端電壓維持在固定的電壓。由於在高增益的 運算放大器中，輸出共模位準對於元件特性及不匹配相當敏感，因此需要共模回 授電路來量測輸出端電壓，並且根據量測到的電壓，來調整運算放大器的偏壓電 流，使其輸出共模位準回到我們定義的共模位準上。簡單來說共模回授電路的三 個動作分別為:量測輸出點共模位準、和參考電壓值比較、調整運算放大器偏壓 電流。

共模回授電路可分為兩種型態，第一種為連續式的共模回授電路。連續式的 共模回授電路通常由電晶體來實現，其最大的缺點為會減小輸出電壓的振幅，並 且共模回授電路中的電晶體的輸入電容，會造成運算放大器的負載電容加大，導 致於運算放大器的相位邊限以及單位增益頻寬的偏移。第二種為非連續式的共模 回授電路，由電容、開關和一組時脈來完成。非連續式的共模回授電路的優點為 不會造成運算放大器的輸出振幅的降低，在高精確度的考量上，輸出振幅的大 小，會影響接下來的電路設計難度，因此本論文是採用非連續式的共模回授電路 來實現。[8]

圖 3.3 動態式共模迥授電路

圖 3.3 所示，為本論文使用的共模回授電路。由於運算放大器應用在切換式 開關電容電路中，因此可以利用現有的操作時脈再加上開關和小電容來實現。在 設計的考量上，C_C 電容值不能過大，否則將會增加運算放大器的負載，導致於 小信號特性的下降或漂移。若電容值過小，則電荷注入的效應將會很明顯，造成 共模電壓位準的偏移。而 C^S電容大小通常為 C_C電容值的四分之ㄧ或五分之ㄧ。

另外在開關的設計考量上，開關的大小盡量要小，可以大幅度減輕電荷注入的效 應。此外連接到輸出端的開關，最好使用傳輸閘(Transmission Gate)形式的開關，

電荷注入得效應更能降低。圖中的 Vcmo接到固定的參考電壓，也就是我們定義 的共模電壓值。V_ctrl則接到運算放大器的偏壓點，來控制運算放大器中的電流大 小。Voutn和 Voutp則是量測運算放大器輸出端共模電壓。

3-3 望遠鏡式(Telescopic)運算放大器

如圖 3.4 所示，為望遠鏡式(Telescopic)運算放大器架構示意圖，是單級放 大器中操作速度最快的架構。由於輸入和輸出信號在同一條路徑上，因此受到雜 訊的影響相對的較小。相較於多級放大器，由於多級放大器串接多級電路，引入 多個極點，在相位邊限(Phase Margin)的特性上，可能導致相位邊限過小而產生 穩定度的問題。而望遠鏡式放大器無串接多級電路，極點比多級放大器來的少，

當次主極點的位置設計離主極點很遠時，可視為單極點系統，所以無穩定度的問 題。而望遠鏡式放大器的最大缺點為輸出電壓範圍及輸出電壓範圍的限制。由於 疊接多顆電晶體，消耗多個電晶體的飽合電壓，因此輸入及輸出電壓範圍就遭受 到很大的限制。[9] [10]

圖 3.4 望遠鏡式(telescopic)運算放大器

望遠鏡式運算放大器的單一增益頻寬可表示為:

1 m u

L

g

ω = C (3.10) 假設負載電容很大，通常主極點位置在輸出端位置，可表示為:

3

5 5 5 5 7 3 3 3 3 1

1

{[ ((1 ( ) )) ] //[ ((1 ( ) )) ]}

dB

L O m mb O O O m mb O O

C r g g r r r g g r r

ω =

⋅ + + + ⋅ + + + ⋅ (3.11)

次主極點可表示為

3

3 3 1 1

m p

gs sb gd db

g

C C C C

ω =

+ + + (3.12) 在小信號增益上，可表示為:

1 {[ 5 ((1 ( 5 5) 5)) 7] //[ 3 ((1 ( 3 3) 3)) 1]}

v m O m mb O O O m mb O O

A =g ⋅ r + + g +g ⋅r r r + + g +g ⋅r r (3.13)

3-4 串疊摺疊式(folded-cascode)運算放大器

串疊摺疊式運算放大器架構，如圖 3.5 所示，也是一種常見單級放大器的架 構。此架構跟望遠鏡式放大器相同的是皆能操作在高速下，並且相較於多級放大 器，不用考量相位補償的問題，因此在穩定度上也是優於多級放大器。在相位邊 限的考量上，注意電流的分配以及主極點和次主極點的位置，就能把相位邊限控 制在最佳的範圍內。[9] [10] [11] [12]

圖 3.5 串疊摺疊式(folded-cascode)運算放大器

單一增益頻寬可表示為:

1 m u

L

g

ω = C (3.14) 主極點可表示為:

3

5 5 5 5 7 3 3 3 3 1

1

{[ ((1 ( ) )) ] //[ ((1 ( ) )) ]}

dB

L O m mb O O O m mb O O

C r g g r r r g g r r

ω =

⋅ + + + ⋅ + + + ⋅ (3.15)

次主極點可表示為:

7

7 7 9 9 1 1

m p

sb gs db gd gd db

g

C C C C C C

ω =

+ + + + + (3.16) 串疊摺疊式運算放大器小信號增益可表示為:

1 {[ 5 ((1 ( 5 5) 5)) 3] //[ 7 ((1 ( 7 7) 7)) ( 1// 9)]}

v m O m mb O O O m mb O O O

A =g ⋅ r + + g +g ⋅r r r + + g +g ⋅r ⋅ r r (3.17)

相較於式 3.13 和式 3.17 可得知，串疊摺疊式運算放大器小信號增益比望遠 鏡式運算放大器來的小。在極點的頻率方面，相較於望遠鏡式運算放大器，串疊 摺疊式運算放大器的次主極點的頻率較低，在速度上相對的也比較慢，假設次主 極點和主極點的位置太靠近，會造成相位邊限不足的問題。雖然串疊摺疊式運算 放大器的小信號增益比較小且速度較慢，但串疊摺疊式運算放大器的輸入級疊接 的電晶體數目較少，所以電壓輸入範圍較大。整個類比數位轉換器中，取樣保持 電路的精確度要求是最高的，因此當輸入電壓範圍越大，亦即可處理信號範圍越 大，因此可容忍的誤差範圍相對的就比較大，在電路的實現上也較為容易。因此 在速度、增益以及輸入輸出電壓的範圍考量下，本論文採用此架構的運算放大器 來實現。[13]

3-5 運算放大器的規格訂定

在管流式類比數位轉換器中，會使用到運算放大器的電路是前端的取樣保持 電路和每一級的 MDAC 電路，在本節當中探討運算放大器的規格限制。在前端 取樣保持電路中，最主要有三種誤差，第一個為交換式電容切換電路的增益誤 差。通常造成交換式電容電路增益誤差是由被動元件所造成的，由於電容在製程 上的漂移，造成交換電容電路的增益的誤差。第二個為運算放大器的內部增益誤 差。由於運算放大器的增益並非無限大，因此會造成交換式電容電路的增益不等 於電容的比值，運算放大器的增益越高，交換式電容電路的增益會越接近電容的 比值，並且此誤差還會影響到取樣保持電路可以達到的解析度。第三個誤差是為 運算放大器在輸出電壓上的穩定時間(Settling Time，ts)。運算放大器在輸出電壓 的穩定時間上，必須要小於二分之ㄧ的時脈週期。若是大於二分之ㄧ的時脈週 期，取樣保持電路所收斂到的值，會是個尚未穩定的電壓值，此錯誤的電壓值，

亦會影響到取樣保持電路的解析度。[14]

在本論文的管流式類比轉換器中，前端取樣保持電路和每級的取樣保持電路 的架構有兩種，如圖 3.6 和 3.7 所示，分別為第一級的取樣保持電路和接下來每 級取樣保持電路。

圖 3.6 前端取樣保持電路架構示意圖

圖 3.7 後級取樣保持電路架構示意圖

在圖 3.6 中，當取樣保持電路為保持模式下，理想上，其整體電路增益為 1，

且回授因子(β)為 ^S

S in

C

C +C 。在圖 3.7 中，當電路操作在保持模式下，理想上，

其整體電路增益為1 ^f

S

C

+C ，且回授因子(β)為 ^f

S f in

C

C +C +C 。

在設計運用於管流式類比數位轉換器的運算放大器的考量上，前端取樣保持 電路的精確度最高，因此第一級運算放大器的規格也最高。由於後級取樣保持電 路的精確度要求越來越低，因此可以設計規格較低的運算放大器來應用。在整個 管流式類比數位轉換器中，總共需要九個運算放大器，因此只需設計第一級規格 最高的運算放大器，後級仍使用相同規格的運算放大器，這樣可以減低設計的複 雜度。

從時域的角度來分析，如圖 3.8 所示。在輸入端輸入一個方波的訊號，觀察 其輸出端的電壓隨時間變化的情形。當取樣保持電路在保持模式下，收斂到的電 壓值必須小於1

2LSB ，才能符合理論值。

圖 3.8 步級響應之精確度示意圖

取後級取樣保持電路架構來訂定運算放大器規格，一個理想的運算放大器，

其內部增益為無限大，則整體電路的閉迴路可表示為:

F S ideal

C

G = 1+ C (3.18) 實際上運算放大器的增益並非無限大，因此考量運算放大器的有限增益，並 考慮回授的效應，最後可將式 3.18，改寫成

1 ) 1 ( 1 ) 1 (

β C A

G C

F S actual

⋅ + +

= (3.19)

其回授因子為 ^f

S f in

C C +C +C 因此增益誤差可表示為:

1 1

actual ideal error

ideal

G G

G G Aβ

= − = −

+ (3.20) 假設Aβ 1，則增益誤差可簡化為

1

error

G ^{= −}Aβ (3.21) 為了避免有缺碼或是錯誤碼的情形產生，理論上增益誤差要小於LSB 2。

1 1 1

error 2 2n

G ⁼ Aβ ^{< ⋅} (3.22) 其中 n 為欲設計的位元數，因此可以根據式 3.22 來推導運算放大器的增益 需求。在 10 位元的解析度需求下，閉迴路的增益至少要大於 66.3dB，才能使得 增益誤差小於要求的解析度。

接下來討論穩定時間所造成的誤差。相同的，從時域的角度來分析。在輸入 端送入一個方波訊號，觀察輸出端電壓隨時間的變化，如圖 3.9 所示。穩定時間 要小於二分之ㄧ的時脈週期，以確保取樣保持電路在保持模式下，能夠收歛到正 確的電壓值。穩定時間又可分為兩段時間，運算放大器在這兩個期間內，分別有 不同的動作和特性。在第一段時間內(T1)，運算放大器處於大信號的迴轉(Slew) 狀態。由於取樣保持電路轉態的瞬間，輸入端會有很大的電壓差，而促使運算放 大器進入迴轉的狀態，且運算放大器內的電晶體，並非全部處於飽和的情況。影 響大信號迴轉時間(T₁)的因素為運算放大器的偏壓電流、負載電容和輸入信號位 準。操作電流越大，則充放電的時間就越短，因此大信號迴轉的時間就越短。假 設偏壓電流都是相同地情況下，改變負載電容大小，負載電容越小，則充電時間 越快，大信號迴轉的時間也越短。

在第二段時間(T₂)，是為小信號抖動(Settling)的情況。在小信號抖動的時間 內，運算放大器從大信號迴轉進入小信號抖動，其內部的電晶體全部進入工作 區，然後開始追尋第一段時間內送入的訊號位準，直到收斂到正確的電壓值。影 響小信號抖動的因素有運算放大器的單位增益頻寬(Unit Gain frequency，f )、相_T 位邊限(Phase Margin，PM)、整體電路的回授因子(Feedback factor，β)以及解析 度的需求。

圖 3.9 步級響應之穩定時間示意圖

相位邊限(Phase Margin，PM)是影響輸出電壓抖動型態的主要因素，與單位 增益頻寬(Unit Gain frequency， f )、極點和零點的位置有關。如圖 3.10 所示，_T 相位邊限越小，小信號的抖動越大，輸出電壓震盪的擺幅越大，可能會造成小信 號抖動時間過長，無法在二分之ㄧ時脈週期內收斂到穩定的電壓值。相位邊限越 大，則輸出電壓擺幅過小，可能造成抖動時間過長，也會造成無法在二分之ㄧ時 脈週期內收斂到穩定的電壓值。因此相位邊限的大小嚴重的影響小信號的抖動時 間長短。一般來說，相位邊限的設計，為了避免製程上的漂移，導致整個電路進 入不穩定的狀態，至少設計大於 45 度以上。然而最佳的相位邊限通常落在 55 度到 65 度之間，小信號抖動的特性最好。[10]

圖 3.10 相位邊限與輸出電壓模式的關係圖

接下來推導運算放大器穩定時間的誤差，運算放大器穩定時間誤差可表示為

S error

t

V ₌e⁻ τ (3.23) 其中t 為穩定時間，τ 為時間常數，τ 與運算放大器的單位增益頻寬(Unit Gain _S frequency， f )以及整體電路的回授因子(Feedback factor，^T β)有關。

1 1

t 2 fT

τ ⁼ω βi ⁼ π⋅ ⋅β (3.24) 依據理論上的推導，電壓的誤差必須小於LSB 2，可表示為:

1 1 2 2

S

error n

t

V ₌e⁻ τ _{< ⋅} (3.25) 其中 n 為類比數位轉換器欲達到的解析度，根據式 3.25 可推導出以下關係式

β π⋅ ⋅

⋅

> +

S T

t ln f n

2

2 ) 1

( (3.26)

本論文設計解析度為 10 個位元、取樣頻率為 40MHz 的類比數位轉換器，根據式 3.26 的結果，假設穩定時間訂為 10ns 運算放大器的單位增益頻寬(Unit Gain frequency， f^T)至少大於 121.4MHz，才能使得誤差小於理論值。

3-6 運算放大器模擬結果

綜合上一節推導的數據，設計一個解析度為 10 位元、取樣頻率為 40MHz 的類比數位轉換器，其前端取樣保持電路中的運算放大器的規格需求如下。運算 放 大 器 的 閉 迴 路 增 益 至 少 要 大 於 67dB 以 上 ， 且 單 位 增 益 頻 寬 至 少 大 於 121.4MHz，相位邊限至少要大於 45 度。在運算放大器輸入端輸入步階信號，輸 出電壓的穩定時間要小於 10ns。[15] [16]

圖 3.11 運算放大器低頻開迴路增益與相位邊限模擬結果

圖 3.12 低頻開迴路增益與相位邊限隨製程變化模擬結果

由圖 3.11 可知，運算放大器的低頻增益高於理論推導出來的規格，且當增 益為 0dB 時，單位增益頻寬為 320MHz 且相位邊限為 56 度，亦合乎訂定的規格 範圍內。圖 3.12 為五種不同的製程變化的模擬結果，由模擬結果可知，當製程 漂移時，運算放大器的低頻增益和相位邊限的漂移，都仍在規格以內。

圖 3.13 為運算放大器模擬步階響應的示意圖。由於此運算放大器適用於取 樣保持電路，因此在模擬步階響應時，要把外部的被動元件加上，這樣才能模擬 最實際的電路狀態。圖 3.14 和 3.15 分別為充電和放電半週期的步階響應圖，差 動輸入步階電壓為±1V ，輸出電壓的穩定時間分別為 6.6ns 和 6.7ns，皆小於 10ns，符合所訂定的規格。

圖 3.13 步級響應模擬電路示意圖

圖 3.14 步級響應充電半週期模擬結果圖

圖 3.15 步級響應放電半週期模擬結果圖

圖 3.16 為運算放大器的直流轉移曲線特性模擬結果圖。由模擬結果可知，

中間兩條曲線交會的點，為共模電壓的值，並得知電壓輸出擺幅大約 2V。

圖 3.16 運算放大器直流轉換曲線圖

最後將整個運算放大器實際達到的規格列於表 3.1。

實際達到之規格

DC Gain 86dB

Unit Gain Frequency 322.32MHz Phase Margin 56.412°

Slew Rate 311V/μsec Settling Time 7n sec Capacitor Load 1.5pF Common-mode Range 1.25V~3.3v

Output Swing 0.6V~2.65v Power Consumption 11.1156mW

Technique Process TSMC 0.18um

表 3.1 運算放大器規格表

§ 第四章 管線式類比數位轉換器子電路設計

在本章裡面，分別介紹本論文設計的九階段管線是類比數位轉換器中各個子 電路的分析設計與考量。在子電路方面共有：前端取樣保持電路(S/H Circuit)、

DAC/減法器/增益級(MDAC Circuit)、子類比數位轉換器(Sub-ADC Circuit)、暫 存器、數位修正電路和非重疊時脈產生器。其中子類比數位轉換器中還包括：比 較器，編碼器兩個子電路。

4-1 取樣保持電路(S/H Circuit)

前端取樣保持電路為整個類比數位轉換器中，第一個處理類比訊號的電路，

電路的設計考量必須最完整詳細，精確度為所有類比數位轉換器子電路中要求最 高。取樣保持電路主要有三種誤差，第一個為電容不匹配造成的增益誤差。此種 誤差為製程上的漂移，只能靠電路的佈局上加強對偁性以及完整的保護，使得製 程上的漂移降低到最小。第二個為運算放大器的誤差。取樣保持電路的精確度主 要取決於運算放大器的增益誤差和穩定時間的誤差。第三個為電晶體開關和時脈 切換所造成的電荷注入效應以及時脈饋入效應。如圖 4.1 為本論文所設計的前端 取樣保持電路架構示意圖。利用不同的非重疊時脈、開關以及運算放大器來組 成。[17] [18] [19] [20]

圖 4.1 取樣保持電路架構示意圖

圖 4.2 取樣保持電路的時脈操作示意圖

圖 4.2 為取樣保持電路的時脈操作圖。由時脈操作圖來分析取樣保持電路的 工作原理，取樣保持電路可分為兩個不同的模式。這兩種模式的工作狀態以及電 路特性都不同，因此分別討論。第一個為取樣模式，如圖 4.3 所示。在取樣模式，

運算放大器無任何動作。首先，S 先開啟使得運算放大器兩端短路在一起，這_eq 個動作是為了平衡兩端節點上的電荷，使得取樣的誤差降低。由於在運算放大器 的輸入端，仍有寄生電容和輸入電容的效應，在前一個狀態下，可能因為分壓、

電荷注入等非理想因素造成運算放大器兩端有電荷的堆積造成電壓差，因此在進 入取樣的狀態前，要先把兩端電荷平均，使其條件相同。接下來S 開啟，使得₂ 運算放大器進入工作區，用意在使運算放大器提前進入工作區內，等到下一個模 式要使用到運算放大器時，不需要等待運算放大器由非工作區進入工作區的時 間，可以使轉態的瞬間更加迅速。最後，S 開啟後，此時電容兩端形成了電位差，₁ 開始對取樣電容充電或是放電，因此取樣電容將輸入信號複製下來。相同的，由 於S 最先開啟，因此最早關閉。接下來是_eq S 關閉，此時運算放大器的兩個輸入₂ 端為浮接的狀態，理論上不會有電荷的流動，這也表示此時電容器取樣不再採樣 輸入信號，此目的在於接下來的開關S 關閉時，因為運算放大器的輸入端為浮接₁ 的狀態，因此可以避免開關電荷注入的效應和時脈饋入的效應。

圖 4.3 取樣模式示意圖

接下來推導取樣模式狀態下的時間常數，單端的取樣模式時間常數可表示 為：

1 2

( ) S

sample RON RON C

τ = + ⋅ (4.1)

且時間常數τ_sample理論上必須小於1

2LSB ，如式 4.2 所示 1 1

2 2

s sample

t

error n

V =e^−τ < ⋅ (4.2) 因此由 4.2 式可以推導出開關的大小。

第二種模式為保持模式，如圖 4.4 所示。由取樣保持電路時脈操作圖可知，

在取樣模式結束後，開始進入保持模式。在保持模式下，運算放大器開始工作。

在進入保持模式瞬間，運算放大器輸出端的負載電容存在前一個保持模式的電 壓，因此運算放大器的輸入端在此瞬間，會有很大的電位差出現，使得運算放大 器進入迴轉(Slew)的狀態，運算放大器急速的對輸出負載電容充電或放電。大信 號動作結束後，接下來小信號開始動作。小信號抖動(Settling)跟運算放大器的內 部特性有關，在第三章已經提過，在此不在論述。最後在保持模式結束前，運算 放大器收斂到精確的電壓值，然後送到下一級的電路做信號的處理。

圖 4.4 保持模式示意圖

分析取樣保持電路在保持模式下的轉移函數和時間常數，可以用等效模型來 簡化。圖 4.5 所示，為取樣保持電路在保持模式下的等效電路圖。利用克西荷夫 電流定律可以得到式 4.3：

( )

1 1

//

S X out out

m X

out L

S

V V V V

G V

s C R s C

+ −

= +

⋅ ⋅

(4.3)

化簡可得式 4.4：

( _{S X out}) _{S m X out}( 1 _L)

out

V V V sC G V V C

+ − ⋅ = + R + (4.4) 再利用留經C 的電流可以得到： _in

(4.5)

1

out S

X in

S

V V

V C

C

= − +

(4.6)

最後將式 4.6 帶入式 4.4 後，化簡後可得式 4.7：

( )

out out in S m out S

S out S in L S L in m out S S in

V R sC C G R C

V R C C C C C C s G R C C C

⋅ ⋅ + ⋅ ⋅

= + + ⋅ + ⋅ + + (4.7) 在此假設G R_{m out}⋅C_S C_S +C_in，因此可簡化為

1 1

X X S out

S in

V V V V

s C s C

⋅ + + =

⋅

⋅

( )

out in S m S

S S in L S L in m S

V sC C G C

V C C C C C C s G C

⋅ + ⋅

= + + ⋅ + ⋅ (4.8) 最後可以得到時間常數為：

S in L S L in

hold

m S

C C C C C C τ = ⁺G C ⁺

⋅ (4.9) 因此可以從式 4.9 可以得到取樣電容、負載電容、輸入電容以及運算放大器電導 的關係。

圖 4.5 保持模式之等效電路示意圖

接下來考量開關的選擇。開關大小以及種類的選擇，也是相當重要的一個關 鍵。由於開關是由電晶體來實現，當開關打開時，電晶體開啟於線性區，因此可 視為一個線性電阻。在理想上，開關的開啟電阻要越小越好，這樣才會使得開關 的兩端，也就是電晶體兩端的跨壓最小化。根據以上推導在取樣模式和保持模式 下的時間常數，可以推估開關的大小。使用越大長寬比的開關，可以使得開關的 開啟電阻越小，越接近理想的情況。當開關關閉時，堆積在電晶體通道內的電荷，

會因為閘極端電壓下降為零，導致電荷往兩端流出，這就是所謂的電荷注入效 應。因此使用長寬比越大的電晶體，所造成電荷注入的效應就越大，使得在高精 確度的電路上，導致很大的誤差，進而造成整體的精確度下降。一般開關的種類 有：NOMS 開關、POMS 開關、COMS 傳輸匣。圖 4.6 為常用三種開關其開啟電 阻對輸入電壓之關係圖，在工作範圍內 CMOS 傳輸匣的開啟電阻變動最小，也

因此最適用於離輸入端最接近的S₁開關。此外 CMOS 傳輸匣對於抑制通道電荷 注入效應也有很好效果，並且對於處理通過開關信號的範圍，比起 NOMS 開關 和 POMS 開關來的大，較不會失真。其他對輸入信號變動較不靈敏的開關，可 以選用較面積較小的 NMOS 或 PMOS 開關來替代。在 CMOS 傳輸閘的比例上的 考量，由於 NOMS 和 POMS 的電子遷移率不同，因此 NOMS 和 POMS 的比例 要是電子遷移率的比值來設計。

圖 4.6 開啟電阻對輸入電壓之關係圖

量化誤差(Quantization Error)是最主要且無可避免且會限制有效位元數的雜 訊來源之ㄧ。圖 4.7 為量化誤差示意圖，在類比數位轉換器輸入一類比訊號 Vin，

再將類比數位轉換器產生的數位碼，用理想的數位類比轉換器轉換成類比訊號 V1，最後將兩個類比信號相減，誤差電壓可表示為圖 4.8。

圖 4.7 量化誤差來源圖