砷化鎵高速元件積體電路之金屬鑲嵌銅製程

國 立 交 通 大 學

工學院產業安全與防災學程

碩 士 論 文

砷化鎵高速元件積體電路之金屬鑲嵌銅製程

Copper Damascene Process for High Speed GaAs Integrating Circuit

研 究 生 : 賴 仁 德

指導教授 : 張 翼 教授

中華民國 九十四 年 七 月

砷化鎵高速元件積體電路之金屬鑲嵌銅製程

Copper Damascene Process for High Speed GaAs Integrating Circuit

研 究 生: 賴 仁 德 Student : Jen-Te Lai

指導教授: 張 翼 Advisor : Yi Chang

國 立 交 通 大 學

工學院產業安全與防災學程

碩 士 論 文

A Thesis

Submitted to Degree Program of Industrial Safety and Risk Management

College of Engineering

National Chiao Tung University

in Partial Fulfillment of the Requirements

for the Degree of

Master of Science

in

Industrial Safety and Risk Management

June 2005

Hsinchu, Taiwan, Republic of China

砷化鎵高速元件積體電路之金屬鑲嵌銅製程 學生:賴仁德 指導教授:張翼 教授 國立交通大學工學院產業安全與防災專班學系﹙研究所﹚碩士班 摘 要 本研究將使用在矽製程上已相當成熟的金屬鑲嵌技術運用於砷化鎵 (GaAs)及磷化銦(InP)基材之銅金屬化製程中，驗證其可行性。實 驗 首 先 在砷化鎵基板上沉積完成介電質層後，即以兩道黃光微影製程定義出中 介窗和溝渠的區域，且分別以 RIE 作不同深度之乾式蝕刻，再用銅電鍍 的方式鍍上銅金屬，最後以化學機械研磨技術進行表面平坦化並以 SEM 檢視其金屬導線結構。本研究已將金屬鑲嵌技術運用在三五族化合物半 導體之銅金屬連線製程上，並討論此技術在三五族化合物半導體元件上 的應用及研發重點。

Copper Damascene Process for High Speed GaAs Integrating Circuit

student：Jen-Te Lai Advisors：Yi Chang

Degree Program of Industrial Safety and Risk Management National Chiao Tung University

ABSTRACT

The research was focused on application of well-developed metal damascene to copper microfabrication on GaAs and InP substrates and also verification of feasibility. The fabrication began with deposition of specific dielectric material on a GaAs substrate followed by two-masked photolithography to define vias and trenches. Subsequently, we used RIE to etch patterns to different depths and then electroplated copper with CMP planarization following by SEM inspection of metal interconnects. The research had applied metal damascene to fabrication of copper interconnects in III-VA semiconductor devices.

誌 謝

本論文的完成使我獲益良多，能順利畢業是多位貴人無怨無私的鼎 助，取之於人者多，施之於人者少，真誠感恩協助我的人。 首先要感謝我的指導教授 張翼老師，在實驗研究方面的指導及人生 哲理的啟發，他亦師亦友的感覺深植內心，對實驗過程的教導，對生活 事務的關懷，師恩浩大永銘於心。 承蒙口試委員劉建惟博士及李承士博士，提供許多寶貴意見與精闢的 建議，尤其是劉建惟博士在撰寫期間不斷的指引、鼓勵及提供多方資料 協助，使論文在整體架構、分析、編排上能更進一步的完整，由衷感謝 這段期間不厭其煩的指正，僅致以最深謝意。 再來要特別感謝的是材料所博士班的陳克弦學長在實驗上給予大力 幫助，論文才得以完成，在此致上最誠摯的謝意，並預祝你畢業時都能 達到自己的期望。 於此論文的研究期間，也很感謝本實驗室五位同仁鄭宗杰、施錫龍、 文翔昇、蔡來福、林育德在資料解析及搜集上的協助，真心感謝。 家永遠是最溫暖的避風港，要感謝我的父母、家人關心與支持及朋友的 鼓勵，祝福所有關心我及我所關心的人平安喜樂。

目 錄

頁次 中文摘要 ………. III 英文摘要 ………. IV 目錄 ………. VI 表目錄 ………. VIII 圖目錄 ………. IX 第一章 前言……….… 11 1.1 研究緣起……….……… 11 1.2 研究目的……….……… 12 第二章 研究背景與文獻回顧………. 13 2.1.1 IC 製程整合技術中的平坦化製程……… 13 2.1.2 化學機械研磨(CMP)技術之重要性……….. 16 2.1.3 化學機械研磨(CMP)技術……….. 20 2.1.4 CMP 原理機制……… 24 2.1.5 CMP 研磨液性質……… 29 2.1.6 CMP 的發展與應用……… 32 2.2.1 銅金屬的物化特性………. 35

2.2.2 銅金屬的化學機械平坦化製程………. 41 2.2.3 銅金屬鑲嵌法………. 43 2.3.1 砷化鎵元件的應用………..……... 44 第三章 實驗方法步驟、設備及材料………. 45 3.1 實驗方法步驟………. 45 3.2 實驗材料………. 52 3.3 實驗設備………. 56 第四章 實驗結果與討論………. 60 4.1 曝光顯影、蝕刻及電鍍銅金屬過程 60 4.2 化學機械研磨過程 62 第五章 結論………. 67 第六章 未來工作及建議………. 68 參考文獻 ………. 69

表目錄

表2.1 不同的平坦化製程技術之流程及其優缺點 14

表2.2 CMP 的製程參數(Process parameters) 26

表2.3 CMP 研磨液及添加物 32

圖目錄 圖2.1 現今已使用之平坦化製程技術分類 14 圖2.2 表面平坦化程度 15 圖2.3 記憶體(DRAM)與邏輯 IC 之製程技術趨勢 19 圖2.4 0.25 µm 製程技術所製作 256MB DRAM 之平坦化構造 19 圖2.5 一般的鑲嵌法 22 圖2.6 化學機械研磨設備示意圖 25 圖2.7 不同CMP 研磨液的應用 30 圖2.8 製程技術與電路中訊號傳輸延遲的關係圖 36 圖2.9 高效能的多層導體連線架構 38 圖2.10 鋁導線與銅導線製程的區分 40 圖2.11 銅導線之雙鑲嵌入結構 40 圖2.12 銅 CMP 時可能發生的銅 Dishing 和氧化物腐蝕等現象 42 圖2.13 雙鑲嵌技術 43 圖3.1 電漿增強式化學氣相沉積(PECVD) 53 圖3.2 曝光對準機(Aligner) 53 圖3.3 旋轉塗佈機(Spin coater) 54 圖3.4 烤箱(Oven) 54 圖3.5 化學抽氣櫃(Wet Bench) 55 圖3.6 反應離子蝕刻機(RIE) 55 圖3.7 濺镀機(Sputter) 56 圖3.8 蒸鍍機(Thermal evaporator) 56 圖3.9 銅金屬電鍍槽(Copper electroplating) 57 圖3.10 化學機械研磨機(LP50) 57

圖3.11 研磨載具 58 圖3.12 熱場發射掃描式電子顯微鏡(TFESEM) 58 圖3.13 光罩圖案-Vias 59 圖3.14 光罩圖案-Vias 59 圖 4.1 (a)第一次及(b)第二次曝光顯影之光罩 60 圖 4.2 第一次 RIE 乾蝕刻後的照片 60 圖 4.3 第二次 RIE 乾蝕刻後的照片 61 圖 4.4 失敗之金屬鑲嵌銅製程的 OM 結果分別為 63 圖 4.5 失敗之金屬鑲嵌銅製程的 SEM 結果分別為 64 圖 4.6 金屬鑲嵌銅製程之 SEM 結果分別為 66 .

第一章 前言

1.1 研究源起 1997 年中 Motorola 和 IBM 公司相繼發表銅導線製程並於隔年 1998 年投 入量產， 至 今 ， 銅 導 線 製 程 已 變 成 半 導 體 業 中 一 項 重 要 的 製 程 技 術 。 銅導線製程中，鑲 嵌(Damascene)技 術 的 研 發 提 升 了 低 電 阻 性 之 銅 導 線 與 低 介 電 質 材 料 的 製 程 整 合 性 ， 因 此 可 有 效 地 降 低 元 件 導 線 的 RC 時 間 延 遲 。鑲嵌製程技術乃顛覆原以乾式蝕刻金屬導線後填充低介電質材料 的傳統導線製程， 而先將低介電質材料上製作出金屬導線的圖形(Pattern)後再 沉積金屬。由於銅並不易以乾式蝕刻方式來定義圖形， 因 此 鑲 嵌 技 術 大 大 減 低 銅 導 線 製 程 上 的 困 難 度 。鑲嵌技術可因製程步驟之差異分為單鑲嵌結 構(Single damascene)及雙鑲嵌結構(Dual damascene)。單鑲嵌技術即為上述之製 程方法， 而 雙 鑲 嵌 技 術 則是以鑲嵌的方式來同時製作出孔洞(Trenches)與金 屬導線， 因 此 只 需 要 一 步 驟 的 金 屬 沉 積 ， 故 可 簡 化 製 程 複 雜 度 。 本研究將使用金屬鑲嵌技術運用於砷化鎵(GaAs)及磷化銦(InP)基材之銅 金屬化製程中， 驗證其可行性。 實 驗 首 先 在砷化鎵基板上沉積完成介電質層 後，即以兩道黃光微影製程定義出中介窗和溝渠的區域，且分別以RIE 作不同 深度之乾式蝕刻，再用銅電鍍的方式鍍上銅金屬，最後以化學機械研磨技術進 行表面平坦化並以 SEM 檢視其金屬導線結構。本研究已將金屬鑲嵌技術運用 在三五族化合物半導體之銅金屬連線製程上，並討論此技術在三五族化合物半 導體元件上的應用及研發重點。

1.2 研究目的 銅 金 屬 化 製 程 ， 應 用 在 矽 製 程 方 面 ， 已 由 IBM 率 先 成 功 實 施 在 VLSI 之 金 屬 化 製 程 上，目 前 成 為 矽 製 程 上 最 熱 門 的 題 目 之 一，國 內 多 家 IC 廠 亦 先 後 跟 進 。 砷 化 鎵 元 件 之 銅 金 屬 化 可 降 低 傳 輸 線 的 電 阻 ， 改 進 元 件 之 散 熱 特 性 ， 同 時 亦 可 降 低 整 體 IC 製 作 成 本 。由 於 銅 在 砷 化 鎵 和 矽 半 導 體 一 樣 ， 皆 會 產 生 擴 散 效 應 ， 且 銅 在 砷 化 鎵 半 導 體 會 形 成 Deep acceptor 摻 雜 質 ， 因 此 過 去 並 沒 有 人 使 用 銅 做 為 砷 化 鎵 MMIC 之 金 屬 化 金 屬 。 本 實 驗 室 已 在 2000 年 完 成 並 發 表 砷 化 鎵 MESFET 之 背 面 銅 金 屬 化 製 程 。 本計畫的研究重心將進一步使用在矽製程上已相當成熟的金屬鑲嵌技 術， 將此技術運用於砷化鎵(GaAs)及磷化銦(InP)基板上， 並應用於銅金屬化 製程中， 驗證其可行性。 若能將金屬鑲嵌技術應用於砷化鎵基板或是磷化銦 基板等化合物半導體材料上，將 會 是 化 合 物 半 導 體 在 銅 金 屬 化 製 程 上 的 一 大 突 破 。 由於銅已被視為未來金屬連線之主流材料，為克服銅不易被蝕刻的缺點， 只有使用此種鑲嵌技術， 以化學機械研磨(CMP)替代金屬蝕刻。 又 傳 統 的 金 屬 層 蝕 刻 受 限 於 光 阻 之 蝕 刻 選 擇 比 無 法 提 升 而 使 蝕 刻 外 型 不 易 掌 握 ， 相 對 地 ， 在 金 屬 鑲 嵌 法 中 主 要 的 優 點 即 是 介 電 值 層 蝕 刻 選 擇 比 較 易 掌 控 。 同 時 在 傳 統 金 屬 層 定 義 後 需 要 介 電 值 填 入 金 屬 線 間 的 空 隙 問 題 也 可 以 完 全 避 免 。 由 此 可 知 ， 金 屬 鑲 嵌 製 程 和 傳 統 金 屬 化 製 程 相 比 變 得 簡 單 許 多。而 將 金 屬 鑲 嵌 技 術 用 於 砷化鎵基板或是磷化銦基 板等化合物半導體材料上，不 僅 可 取 代 傳 統 的 金 屬 連 線 技 術，在 元 件 整 合 積 集 度 上 將 會 有 一 大 提 升 。 因 此 ， 此 技 術 在 高 頻 高 積 集 度 的 三 五 族 高 速 元 件 積 體 電 路 上 將 會 是 相 當 卓 越 的 應 用 。

第二章 研究背景與文獻回顧

2.1.1 IC 製程整合技術中的平坦化製程 半導體科技發展中，往往致力於提升每一項產品的性能並同時減低其製造 成本。此一目標可藉由縮小矽晶片上元件結構的尺寸及其複雜度來達成。當特 徵尺寸接近四分之ㄧ微米，可佈線的密度將急遽增加，同時需要多層次的導線 連結(Interconnection)技術及全面性的平坦化來提升產量和電路性能的可依靠 程度。 IC 製造中可見數種傳統式的平坦化技術，截至目前為止所有的平坦化處理 方法大致包括：回蝕(Etch back)法，電子環繞共振氧化層沉積法(Electron cyclotron resonance oxide deposition, ECR)[1]，氧化層流動化法(Oxide reflow)及 化學機械研磨平坦化法(Chemical mechanical planarization, CMP)等幾種方式， 詳細資料列於表 2-1[2]。

典型的回蝕法是將金屬膜、絕緣膜的堆積與濺鍍(Sputter)、反應性離子蝕 刻(Reacted ion etching, RIE)等結合成兩階段進行。薄膜成長法是在成膜過程中 加入電極 RF 偏壓使之平滑。氧化矽流動化法是將 PSG 加以高溫熱處理或將 BPSG 加以低溫熱處理或採以有機或無機 SOG(Spin on glass)塗佈後再加以熱處 理而使之平坦化。然而，目前在商業應用方面，以 SOG 熱處理、電漿輔助化 學氣相沉積(PECVD)及回蝕法進行平坦化最具代性。

就技術上而言，上述技術中後兩種(ECR oxide deposition and CMP) 可利用 Void-free 的介電層氧化物來填充較窄的空間。然而，全面性的平坦技術仍然存 在一些問題，絕大部分的平坦化製程當製程範圍超過 100µm 時將難以達到平 坦化要求，如圖 2.1 所示[3]。利用低粘滯性流體作回流法(Reflow)平坦化技術

亦存在無法使用加工於特徵尺寸小於四分之ㄧ微米的問題。 有鑒於在深次微米顯影製程中縮短聚焦深度(DOF)的必須性，移除沉積在 金屬導線上方後部的介電材料(層)表面起伏輪廓是相當必要的。然而，化學機 械式平坦化法(CMP)是一種可於曝光區域上達成局部或全面性平坦化的前瞻先 進技術[4]，如圖 2.2 所示。因此，CMP 被認定為達成全面性平坦化的唯一技術 [5]。 表 2-1：不同的平坦化製程技術之流程及其優缺點。 平坦化技術 製作流程 優缺點 1 回蝕法 金屬濺鍍後，以RIE 或電漿輔助蝕刻。 製程簡單但蝕刻效果不易控 制。 2 薄膜長成法 偏壓濺鍍法 或PECVD。 薄 膜 沉 積 及 平 坦 化 同 時 進 行，但易造成損傷及微塵污 染。 3 氧化矽流動化法 旋塗玻璃(SOG)，再 熱回流(Reflow)。 低成本，但易形成不穩定薄 膜。 4 化學機械研磨法 詳見內文 達全面平坦化。

(a) (b) (c) (d) (e) 圖 2.1：現今已使用之平坦化製程技術分類。 圖 2.2：表面平坦化程度(a)無平坦化，(b)僅表面光滑化，(c)表面光滑化並達局 部平坦化，(d)達完全局部平坦化，(e)達完全全面性平坦化。

2.1.2 化學機械研磨(CMP)技術之重要應用性

1980 年代，lBM 公司開發了化學機械研磨技術。藉此技術的優異平坦化 能力，使lBM 在同等級的微影進步機(Stepper)中建立最小的臨界尺寸，並成為 最早建立多重金屬連線的公司。Intel 公司的 CPU 製程以該技術為主軸，在不 到5 年內，其所產製 CPU 由 Pcntium I 進步至 Pentium III，等級成長將近 l0 倍。 此外，Micron、Motorola、台積電、聯電與國內 DRAM 各大廠，均將化學機械 研磨製程列入半導體製程關鍵程序之一。化學機械研磨是日前能滿足晶圓平坦 度，對各種金屬及絕緣體有廣泛通用性，並可對不同材料進行選擇性研磨的唯 一製程[6]。 半導體製程技術一直以超乎預期的速度不斷的進步。近十年來，在半導體 製造業界中，晶圓製程從電路圖案的微細化（一次元）、晶片口徑及晶片面積 的增大化（二次元），到三次元的導線多層化的發展研究上，都互相激烈的競 爭著。因此，各公司於追求比現在更高精準的曝光、成膜及蝕刻等技術是迫切 需要的。然而，為了要支援這些技術並實現高度精密化，晶片表面的平坦化的 施行就變的極為必要。在以往，雖然嘗試過了以電漿輔助蝕刻、薄膜成長等各 種使表面平坦化的方法，但對於進入口徑大小為300 mm 的晶片及線寬為 0.18 µm 世代後之層間絕緣膜(Interlayer dielectric, ILD)及金屬膜(Metal layer)平坦化 過程等方面，不論是單片晶圓所耗費的時間或資源都與快速而有效率的製程技 術顯得格格不入。而為了克服上述難題，各種平坦化技術應運而生。另外，因 為晶圓表面材料的差異性，能夠達到平坦化的面積直徑範圍從數µm 之部份平 坦化(Local planarization)到數 mm 之全面性平坦化(Global planarization)不等。 在精密度日益提升與要求高產能的考量下，CMP 卻能以有效率且全面平坦化 的訴求應付生產極為快速的生產線，因此無疑地將成為線寬0.25 µm 以下製程 不可或缺的關鍵技術。除此之外，半導體應用材料中的絕緣層由氧化矽改為低

電容常數(Low-k)材料，金屬層導線佈線所使用的鋁、鎢也將改為銅之低電阻 材料，金屬佈線製程也會逐漸由更有效率之鑲嵌法(Damascene)所取代。這等等 之研發製程技術快速的改變都不致影響 CMP 在平坦化時對晶片的良率，更使 CMP 技術在各種不同產品性質之積體電路製造業的製程使用率上日漸成熟茁 壯[7]。 製程提升精密化所遭遇之瓶頸便是黃光微影製程中的解析度與焦點景深 （Depth of focus, DOF）無法兼顧之先天光學限制。雖然隨著先進微影製程技 術所使用的超低波長KrF 及 ArF 而大大的提升了製程線寬的解析度，但是晶圓 表面上不平坦的矽氧化物及金屬沉積層，使得當線寬解析度小於0.25 µm 時造 成嚴重對焦不良的問題，因此平坦化的工作從以往就是造成微影技術上無法往 前突破的一大阻礙。而以現今的製程整合技術為例，由於晶圓平坦化的工作已 被 CMP 完全的克服，微影製程所使用的光源已進步到更低波長的氟雷射光與 X 射線，且製程線寬也朝 0.1 µm 以下邁進。

依 據 美 國 SEMATECH(Semiconductor Manufacturing Technology Consortium)所製作到 2010 年為止的 DRAM 技術趨勢，目前 DARM 是由 64MB 向lGB 級邁進的時代。而矽晶圓的尺寸也朝大口徑化，從 8 吋往 12 吋方面發 展當中。圖 2.3 中歸納了記憶體(Memory)及邏輯(Logic)IC 的技術趨勢。其中 DRAM 的研發在超大型積體電路的元件製作技術上扮演著先驅者的角色。現在 運用最小線寬所製造的0.35 µm 或 0.25 µm 64MB DRAM 已在大量生產，新一 代的0.25 µm 以下製程，包含 0.18、0.15 甚至 0.12 µm 的技術開發也已進行到 一定程度。一般預測公元2000 年後，將最小線寬 0.18 µm 左右的製程運用在 lGB DRAM 的大量商業生產已成為全球半導體各大廠的共同目標。這樣的趨 勢，不僅只發生在DRAM 上，SRAM 及 Logic 積體電路的製造趨勢也是如此。 整個多媒體時代的進步就建立在微處理器製造技術的不斷精益求精上。

整個超大型積體電路製造技術的趨勢可以用"微細化的追求一言以蔽之。 藉由將組成積體電路的電晶體及金屬導線等不斷地微細化，不只是追求積集度 的增加，連帶也要求更快的元件運作速度。另外，更有一個趨勢是將矽晶圓表 面上二次元(Dimension)構造的電路加以積層化，也就是朝向利用絕緣層當做中 介，將超大型積體電路導向高密度，高積集化及高度機能約三次元架構。在追 求構造微細化及導線多層化的趨勢中，在製程(Process)技術遇到一些難題，其 中對深次微米以下微細領域的黃光微影技術之開發即為其中之一。如果將在曝 光上使用的光的波長以λ 表示，曝光機鏡片之數值孔徑大小(Numerical aperture) 以 N.A.表示的話，則在投影曝光方式中的解析度和焦點深度(景深，Depth of Focus,DOF)，就有解析度=k1．λ/N.A.，焦點深度=k2．λ/N.A.2 的關係。在這裡， 也是一個與光阻材料及製程條件柑關的常數，K2 是一個和光阻相關之常數， 也就是說，為使解析度提高可使用較短波長，或選擇比數值孔徑大小N.A.還大 的光學系統。但若使用較短的光波長λ，較大的數值孔徑 N.A.的話，焦點深度 將會變淺。另一方面，矽晶圓表面的凹凸變動範圍，也會隨著平坦化過程的進 行兩增加。如此一來，解析度和焦點深度(景深)將無法同時兼顧，晶圓表面的 凹部與凸都要同時對焦就有困難。 以圖2.4，用 0.25 µm 製程技術所製作 256MB DRAM 之平坦化構造為例。 在 運 用 兩 層 鋁 金 屬 導 線 的 情 況 下 ， 在 記 憶 體 胞(Memory cell)及周邊電路 (Peripheral)部分，高台(記憶體胞)與低地(周邊電路)兩者的高度將相差約 l µm。 像這樣1 µm 的表面凹凸程度，將會對曝光機的聚焦效果造成影響。舉例來說， 如果將 KrF、ArF 這種的光源運用在聚焦深度變異(Variation)容忍度須小於 0.3 µm，解析度小於或等於 0.25 µm 的半導體產品製程上，勢必造成嚴重的對焦不 良問題。

圖 2.3：記憶體(DRAM)與邏輯 IC 之製程技術趨勢[8]。

2.1.3 化學機械研磨(CMP)技術

在矽晶圓的研磨過程申所引進的機械研磨技術。可追溯到1960 年代前半， 由IBM 公司的 E. Mendel 等發表，利用銅置換化學反應的矽面研磨技巧。其後， E. Mendel 等在 1967 年發展出了現代矽晶圓化學機械研磨的雛形。以此研磨技 術應用於元件製造初期的元件隔離製程(Device Isolation, DI)中。

大型積體電路元件的平坦化製程發展至此，依積體電路的種類不同也產生 了各式各樣的應用情況。和一般的蝕刻相同，平坦化製程也同樣被應用在元件 形成、元件與元件問的分離以及導線工程。以研磨對象而言，除了有做為層間 絕緣(lnterlevel dielectric)的氧化矽膜(SiO2)之外，還有導線材料用的金屬膜(鎢、 鋁、銅等)及底層材料的多晶矽及單晶矽等。以下將氧化矽膜、金屬材料與多 晶矽的CMP 應用製程分別概述及整理如下： (1) 氧化矽膜的 CMP： 氧化矽膜的 CMP 大多應用在層間絕緣膜及元件間之隔離(Insulation)的平 坦化工程。前者將導線或元件上之層間絕緣氧化矽膜進行平坦化，以利之後接 續進行的第二層、第三層、第四層、甚至第五層以後的多層導線工程。此工程 以導線之多層化為訴求，為大型積體電路製程中不可或缺的部份。元件間隔離 的平坦化工程之目的在於形成平坦的氧化矽膜用來做為元件與元件問的絕緣 分離層。 (2) 層間絕緣膜的 CMP： 在層間絕緣膜的平坦化方面，研磨對象有電漿輔助化學氣相沉積(PECVD) 膜、硼磷矽玻璃膜(BPSG)及熱氧化膜(Thermal oxide)等。每一種對象的 CMP 研磨條件都隨著研磨液種類、研磨壓力與研磨時間而有所不同。在對特性不同

的絕緣膜研磨時，大多以偵測研磨終點(End point)來判定完成與否。放在研磨 終點的管理上有必要嚴密為之。通常採取預先實驗來取得研磨時間及研磨速度 的關係。再依此來進行 CMP 平坦化。此外，依研磨對象下方底層的導線金屬 圖案的形狀、堆積的比例、元件的種類及製程的不同，在 CMP 時會產生各種 的差異。例如：層間絕緣膜的表面會隨著依電路圖案結構的凹凸、尺寸大小、 位置分佈、高度與密集程度的不同而變化。另外，研磨墊(Pad)、研磨液(Slurry)、 及晶片的加壓方法也有會對CMP 的效果有所影響。

(3) 淺溝槽隔離(Shallow trench isolation, STI)製程的 CMP：

在矽晶圓上以反應性蝕刻形成溝槽後，以化學氣相沉積的方式沉積氧化矽 膜，再將末被埋入凹溝內的氧化矽膜以 CMP 去除。如此一來，就可以用氧化 矽膜作為元件間的隔離。再用研磨速度相對緩慢的膜(例如：氮化矽膜)來作為 CMP 的研磨停止層(Stop layer)。在此要特別注意的是，若選用之停止層的研磨 速度和氧化矽膜的研磨速度差異不大的話，會使 CMP 無法停止而造成過度研 磨(Over polishing)影響平坦化效果。在此通常採用與氧化矽膜有相當大研磨選 擇比(Selectivity)的氮化矽膜做為研磨停止層。 (4) 多晶矽的 CMP： 將前述的STI 製程的溝槽加深，並以多晶矽作為堆積材料，用 CMP 磨去 深溝外多餘的多晶矽。並以在矽基板上及溝槽內長成的氧化矽膜作為 CMP 的 研磨停止層。此方法常見於溝槽電容(Trench capacitor)的形成製程。 (5) 金屬膜的 CMP： 在半導體製程上採用作為導線的金屬膜有鋁、鎢、銅等。其中，銅有低電 阻及耐電致遷移(Electron migration)的優點而被各方矚意為下一世代的導線材 料。在導線金屬製程中最先使用CMP 的是美國 IBM 公司的邏輯元件製程。最

主要的原因是與其它方法相較之下，應用 CMP 能在金屬導線的製程中得到最 好的平坦化效果。 另一個金屬膜 CMP 的應用是在形成上層導線與下層導線間之接觸窗製 程。如圖 2.5[9]所示，在絕緣膜之間有連接上下兩層金屬導線的接觸窗，在做 為導線材料的金屬膜沉積，接觸窗以外的金屬即以CMP 磨除。這就是 IBM 公 司所提出著名的Damascene 法。由於將沉積之金屬膜施以 CMP 使金屬如同埋 入接觸窗及導線溝中，因此也稱為"鑲嵌法"。然而，因從研磨墊(Polishing pad) 所傳來的壓力會在晶片凸出部份被分攤掉。故依照導線的密度及大小，受到研 磨的程度也有所不同。也就是說，以區域絕緣膜在一般情況下做為研磨停止層 的效果頗佳，但在高密度金屬導線圖形的部份，因絕緣膜所佔的面積較小而容 易發生不良的過度研磨(Over polishing)現象。 圖 2.5：一般的鑲嵌法。[9]

此過度研磨會依金屬導線圖形的密度及尺寸而有不同程度的差異。由於這 種原因金屬導線因被過度研磨而造成厚度減少的現象稱為Thinning。另一種大 區域導線中央因研磨去除速度過快而使導線產生形似碟盤的凹陷，這種現象稱 為 Dishing。另外，導線部份受到過度研磨的程度也取決於研磨墊的彈性及研 磨液的化學性質。

2.1.4 CMP 原理機制 化學機械研磨原理 CMP 乃利用研磨液中的化學成份及微粒子，分別針對研磨層產生化學反 應和機械作用而達到平坦化目的之一種複合加工法。一般而言，研磨機台最被 要求達到的特性即是研磨精度與其產能輸出，且必須符合使晶片表面凹凸程度 0.1 µm 以下之研磨範圍同時達到平坦化及保持研磨層之均勻性，以及晶片處理 速度快並且效率高的原則。 以下將藉由機台設備、研磨反應與其後清洗設備以說明CMP 的原理： 1. CMP 機台設備 化學機械研磨設備與傳統的研磨拋光機械是十分相似的，由圖 2.6 [10]所 示，它是由一個用於進行晶圓片研磨的研磨平臺(Platen)，及一個用於固定晶圓 片和施加壓力的晶圓載具(Carrier)所組合而成。其中晶圓載具靠真空吸住晶圓 背面，然後將晶圓正面即須要被平坦化之積體電路部份，置於貼有一層或多層 的研磨墊(Polish pad)的研磨平臺上，藉由研磨平臺與晶圓載具的旋轉所產生的 相對運動，進行所謂的機械研磨作用，其相關參數如表 2-2 [11]所示。以下並 以CMP 機台各使用機構在研磨時的控制重點來說明其裝置在 CMP 上的功用。 a) 研磨平台及載具：必須耐磨耐高壓，專司晶片的固定與加壓並作為晶片緩 衝墊材料，以維持長時間研磨動作之安定性。 b) 研磨墊整理器：為研磨墊表面的均勻加工，使研磨液或超純水能在研磨墊 上分佈均勻。 c) 晶片清洗：刷洗或超音波震盪清洗以有效率的清除研磨液、金屬污染及微 塵等雜質。

d) 研磨液：依據不同研磨對象而搭配不同之研磨顆粒種類、大小、分散性、 pH 值、添加劑以精確控制研磨的速度。 e) 研磨墊：以其特殊材質之彈性形變的特性，使晶片均勻的接受來至研磨液 中砥粒的機械與化學作用。 f) 超純水：作為稀釋研磨液與清洗潤濕研磨墊的功用，並以濕式傳送晶片。 圖 2.6：化學機械研磨設備示意圖。[10]

表 2.2：CMP 的製程參數(Process parameters) [11] No 1 研磨時間的控制 No 2 研磨頭的回轉速度 No 3 研磨頭的回轉方向 No 4 研磨頭的表面形狀 No 5 研磨頭的晶片邊緣壓覆環形狀 No 6 研磨台的回轉速度 No 7 研磨壓力 No 8 研磨台溫度 No 9 研磨液的供給速度 No 10 研磨頭的擺動及振動速度 No 11 研磨墊的整理次數 No 12 研磨液的成份 No 13 研磨墊的形狀 No 14 晶背緩衝墊材料的形狀 No 15 被研磨晶片的製作過程 No 16 被研磨的氧化膜/金屬膜之材料組成

註：16 個和 CMP 有關的參數(Parameters)。在這參數中從 No1 到 No12 都是與 製程調整有深入的關聯性且被周圍的研磨環境所左右。其他的四項目研磨墊、 晶背緩衝墊(、研磨液、晶片等與機台硬體設定的關連較少，反而是和機台及 材料供應商的關係較為密切。 2. CMP 研磨反應 在化學機械研磨反應中，化學效應與機械效應缺一不可。若只有機械拋光 容易對研磨材料表面造成嚴重的刮傷(Scratch)；然，若只有化學腐蝕則又容易 在研磨材料表面造成坑洞，不易得到全面性之平坦度。因此，為避免純粹的機 械磨擦，適當的化學溶液在此時扮演潤滑和侵蝕的兩種角色，亦可分散過多的 熱能，並防止因磨擦力過大而使晶圓刮傷或破裂。所以，此項技術被定名為化

學 機 械 研 磨 製 程 技 術 又 可 分 為 機 械 碾 磨(Mechanical grinding)與化學侵蝕 (Chemical etching)兩大部份。在這裡將以各半導體製程常使用的層間絕緣膜與 金屬膜之研磨，以解釋CMP 研磨時的化學–機械作用力。

a) 層間絕緣膜

從化學的角度來看，研磨漿液是CMP 製程之化學助劑。以二氧化矽 CMP 為例，其漿液多以一種非晶型的矽砂為主，稱為Fumed silica 研磨粒子。Fumed silica 系列的研磨液現在廣泛地用於層間絕緣膜。Fumed silica 在超純水中會均 勻地分散開來，二次凝集後的粒徑大小為100 ~ 200 nm 左右。一般而言，它可 以安定的存在於K+或NH4+這類陽離子水溶液中，而此研磨砥粒之等電點為2~3 左右，且呈現懸浮混濁的狀態。若考慮研磨液的穩定性及研磨速率的一致性， 其適合的pH 值大約為 10~11 左右。 b) 金屬膜 金屬 CMP 之原理為利用漿液中之氧化劑，將金屬表面予以氧化並腐蝕， 而同樣藉由研磨砥粒將此氧化層刮除。其漿液之化學反應較SiO2 CMP 佔有更 複雜及更重要的地位。如在固液界面流體層流的形成、研磨表面的化學組成或 由氧化劑氧化金屬表面的保護層、固態表面或因機械研磨消耗掉之固體殘屑的 溶解反應、在水溶液中研磨砥粒與被研磨質表面所帶電荷及等電點、有效之磨 除量與被磨除物質之再沈積作用等等，由上可知，研磨漿液內溶劑提供了化學 的效用，而研磨砥粒則提供了機械力量。 Beaudoin(1999)提到 Alumina(Al2O3)系列研磨液是一般用於金屬導線的研 磨，這是因為它對金屬的研磨速度較高，相對於很低的絕緣膜研磨速度。另外 提到，金屬磨的研磨必須在研磨液中加入氧化劑，以便將金屬表面氧化然後進 行研磨。所以氧化劑與研磨液的配合是很重要的。通常我們使用的氧化劑種類

有硝酸鐵（Fe(NO3)3）、過氧化氫（H2O2）、碘酸鉀（KIO3）等等。一般而言這 些氧化劑的pH 值大約是在 2 ~ 4 之間。 金屬研磨拋光主要原理是利用研磨液中的氧化劑將金屬表面氧化成保護 態(Passivation)。因為表面形成的氧化膜比其包覆而未被氧化的金屬部份要脆， 凸出的氧化膜和研磨墊接觸而被研磨砥粒除去，下方的金屬表面顯露出來後再 被氧化劑氧化，如此過程反覆進行便能研磨金屬膜，此原理對於鋁及銅的CMP 也是相同。 金屬膜研磨液在技術開發方面有幾個難題需要去克服，一是Al2O3超細粉 末不易分散於水中，容易凝結成塊。其次是氧化劑的選擇，目前較常於專利中 被提及的有 H2O2 及 K3Fe(CN)6，由於 K3Fe(CN)6 易造成金屬離子的污染。而 H2O2在研磨高溫下易揮發而造成研磨性質不穩定，因此使得目前金屬膜研磨的 再現性不高，平坦度亦較差，另外也有研磨液的保存期太短的問題尚待克服。 3. CMP 後清洗 CMP 製程主要包括：CMP 本體、CMP 後清洗裝置(Post-CMP cleaning)及 終點檢測系統，而整個製程皆與積體電路製程區的潔淨室相隔離，因顧慮到 CMP 研磨過程中會產生大量的顆粒，避免污染其它製程單元。在研磨過程中， 研磨液和研磨墊是主要的消耗材料。

2.1.5 CMP 研磨液性質

化學機械研磨液

極大型積體電路元件製程中的種類有很多，CMP 所應用到的薄膜材質也 會有很多種，例如：Oxide(SiO2)、Metal、Poly-silicon 及 Nitride (Si3N4)等等，

而且其研磨範圍內的圖案凹凸狀況也不同，即使是這麼多變數下，仍必須追求 沒有高低落差的平坦化，同時也要兼顧研磨後晶片表面的品質沒有缺陷。當 然，若不能兼顧生產力的話，也不適合作為量產的工具。 現在CMP 製程的費用大致可分類為：CMP 洗淨裝置與消耗材料。其中消 耗材料中包括研磨墊、研磨液（Slurry）、純水、化學藥品等等。這些都是達成 高精密平坦化、高品質晶片表面、高生產能力的重要材料。消耗材料佔了CMP 費用中的70%左右，而這些消耗材料中，又以研磨液為絕大部分。圖 2.7 [10] 所 示，是以現在已開發的研磨液之砥粒種類來區分研磨液的類別。在此，將以具 代表性的Silica(SiO2)以及 Alumina(Al2O3)為砥粒的研磨液作介紹。 (1) Silica (SiO2)系列研磨砥粒 1. 矽酸鈉（NaSiO2）之氧化矽粒子 矽酸鈉（NaSiO2）又稱為水玻璃，由於製程特性之不同，可製造成“沈澱 性Silica”及“膠體狀 Silica”兩類的研磨液。其反應方程式如下所示： (a) 沈澱性 Silica

NaSiO2 + H2O → SiO2 + NaO → 凝集體 → 沈澱 → 乾燥粉末

(b) 膠體狀 Silica

→ 粒子成長（10 ~ 100 nm）→ 濃縮 沈澱性的Silica 研磨液裡，每一個單獨的粒子會互相凝聚在一起，成為一 個較大的顆粒，其具有會沈澱的特性。另一方面，由離子交換而成的膠體狀 Silica 研磨液中，是以 5 nm 大小的“核”(Core)為主的，它在溶劑中會成長為 10~100 nm 的單獨顆粒，基本上仍保持膠體溶液的狀態，經過濃縮就成為研磨 液。 圖 2.7：不同 CMP 研磨液的應用。 [10] 沈澱的Silica 研磨液其原料為 NaSiO2，所以殘存了相當多量的Na 成分， 因此，現在這些粉狀物因為鹼金屬污染所造成的問題，使的今日的ULSI 製程 不能接受，所以已經沒有人使用這種研磨液了。另一方面，由離子交換法做出 來的膠體狀 Silica 研磨液與膠體狀 silica 研磨液比較起來，膠體狀的金屬污染 較低，一直被當作一次拋光及二次研磨之用途。一般而言，膠體狀Silica 具有 特殊的構造，帶負電的 Silica 分散在水中，形成膠體狀（Colloidal）的結構。

通常它在pH 值 8~11 的鹼金族水溶液中可以較安定的存在，比較適合加入帶有 陰離子電荷或中性的界面活性劑。膠體狀的 Silica 大部分的顆粒都是呈球形 的，而且會聚在一起。隨著反應溫度及反應物濃度不同，可得到不同粒徑的膠 體狀顆粒（粒子直徑約在20~200 nm 之間），且可得到不同形狀的顆粒。 1. 四氯化矽（SiCl4）之氧化矽粒子粒子 在氧化膜研磨粉末的製造技術一般而言為氣相燒結法。氣相燒結法乃是在 1800℃將高純度 Chlorosilane (SiCl4)在氫氣/氧氣火燄中燒結，改變燒結火燄條

件即可改變所得粉末粒徑大小，以此法所得之高純度Silica 一般以 Fumed silica 來命名，它的形成過程會經過一個“二次凝集體”。因此，關於以 Fumed silica 為基礎的研磨液，有二次凝集的過程，所以它的粒徑大小較穩定，可維持較均 勻的粒子。所以研磨時可以達到穩定化、再現性佳的製程特性，故被廣泛接受。 (2) 三氧化二鋁(Al2O3)系列研磨砥粒 關於鎢(W)、銅(Cu)及鋁(Al)等等金屬導線所用的研磨，大部分 IC 廠的作 法是將Al2O3混入氧化能力高的溶液裡，來當作研磨液。對於這些研磨金屬導 線用的研磨液裡，除了鎢的研磨較為成熟之外，其餘都還在開發階段。而今後 所要注意的問題有：c開發不添加氧化劑的研磨液。d對於軟質金屬的研磨要 如何降低刮傷及避免砥粒埋入金屬中。

2.1.6 CMP 的發展與應用 化學機械研磨的發展與應用 層間絕緣膜及金屬膜上所使用的研磨液，整理如表 2-3 [10]。現在已商業 化的或開發中的研磨液都在下表中查的到，在此也對 CMP 所要研磨的薄膜做 分類。 表 2-3：CMP 研磨液及添加物。[10] 研 磨 液 CMP 的 研 磨 對 象 砥 粒 添 加 劑 SiO2 (ILD) SiO2 CeO2 ZrO2 Al2O3 Mn2O3 KOH (dispersants) W (plug) Al2O3 Mn2O3 SiO2 H2O2,Fe(NO3)3, KIO3 H2O2 Al (wire/plug) SiO2 H2O2,Fe(NO3)3, KIO3 Metal Cu (wire/plug) Al2O3 H2O2,Fe(NO3)3, KIO3

(1) 層間絕緣膜

此處所指的介電層研磨液其研磨對象包括氧化矽(SiO2)介電層、硼磷矽玻

璃(BPSG)膜、淺溝隔絕層(Shallow trench isolation, STI)及多晶矽(Polysilicon)薄 膜層之研磨液。平均粒徑根據不同配方約在 110 nm 左右)，固體物含量約 10~30%，pH 值約在 9.0~11.0 之間(由 KOH 或 NH4OH 調整)，以及去離子水約

70%，加入中性或陰離子性界面活性劑，以目前市面上常用之 SC-1(Cabot 公司 產品為例)，其組成為 SiO2 粉末(平均粒徑為 110 nm)，固體物含量 30.0±0.3

wt%，pH 值約在 10.20 ~ 10.35，黏度<150 cps，比重則為 1.197±0.02。

Fumed silica 系列的研磨液現在廣泛的用於層間絕緣磨。Fumed Silica 在超 純水中會均勻地分散開來。二次凝集後的粒徑大小約為100 ~ 200 nm 左右，一 般而言它可以安定的存在K+或NH4+這類陽離子水溶液中，而呈現懸浮混濁的 狀態。若考慮研磨液的穩定性及研磨速率的一致性，其適合的pH 值大約為 10 ~ 11 左右。 (2) 金屬膜 在半導體製程上所採用作為導線的金屬膜有鋁、鎢、銅等，其中銅有低電 阻及耐電子遷移的優點而被屬意為下一世代的導線材料。在導線金屬製程中最 先使用CMP 的是美國 IBM 公司的邏輯元件製程。比起其他的平坦化方法，應 用CMP 能在金屬導線製程中得到最好的平坦化效果。 另一金屬膜 CMP 的應用是在形成上層導線與下層導線間之接觸窗口。在 絕緣膜之間有連接上下兩層金屬導線之接觸窗，以導線材料的金屬膜沈積填入 後，接觸窗以外的金屬即以 CMP 磨去，此即為 IBM 公司所提出之有名的 Damascene 法。由於將沈積之金屬膜施以 CMP 而最後使金屬如同埋入接觸窗 及導線溝中，因此也稱為鑲嵌法。然而，因重研磨墊所傳來的壓力會在晶片凸

出部分被分攤掉。也就是說，大區域之絕緣膜在一般情況下作為研磨停止層的 效果頗佳。但在高密度金屬導線圖形的部分因絕緣膜所佔的面積小而容易發生 過度研磨的現象。

2.2.1 銅金屬的物化特性 先進半導體微電子產品的製造技術是藉著電晶體尺寸的不斷微縮與積集 度的增加，來達到製作高速、高效能與多功能性積體電路的目標。一般而言， 積體電路中元件閘極信號的延遲會隨著線寬尺寸的減少而呈線性的減少。相對 於電晶體元件的微型化及反積集度的增加，半導體積體電路中導體連線 (Interconnect)數目不斷地增多，使得電子訊號在連線系統中傳遞的時間延遲(簡 稱為 RC 延遲)顯著地受到系統中寄生電阻(Parasitic resistance；R)及寄生電容 (Parasitic capacitance；C)效應的影響，而呈現隨著線寬尺寸減少的平方兩增加 的趨勢。當半導體製程進入奈米電子的技術領域時(技術節點小於 100nm)，導 體連線系統的延遲效應將更為嚴重，使得積體電路系統的性能不再是只取決於 電晶體閘極信號的延遲，而是由內連線系統的信號延遲來主宰圖2.8 [12]所示。 因此，在奈米電子連線技術領域中，必須引入貝有低電阻率的金屬導線及低寄 生電容值的導線間絕緣膜(Intermetal dielectric；IMD)，才能有效提昇晶片之操 作速度 [12]，如圖 2.9 [13]所示。在降低導線電阻方面，由於金屬銅(Copper) 具 有 高 熔 點 ， 低 電 阻 係 數(ρ-2µΩ-cm) 及 高 抗 電 子 遷 移 (Electro-migration resistance)的能力，已被廣泛地應用於導體連線架構中，來取代金屬鋁(ρ-3µΩ-cm) 作為導體連線的材料。另一方面，在降低寄生電容方面，由於製程上和導線電 阻的限制，使得我們不考慮藉由幾何上的改變(例如：改變導線面積，或改變 導 線 間 距 ) 來 降 低 寄 生 的 電 容 值 。 因 此 ， 具 有 低 介 電 常 數 (Low-dielectric-constant；low k)的材質，便被不斷地發展[14-21]。於是，金屬 銅導線以及低介電常數絕緣層所架構出的多層連線系統，就成為了現今高效能 電路製作的指標。然而，應用低而電常數材料(可分為無機類反百機類聚合物， 如表2-4 [14-21] 所示)於銅連線製程整合時，除了介電材料本身的問題外，還 將遭遇到不同於傳統鋁導線製程的挑戰。

圖 2.8：製程技術與電路中訊號傳輸延遲的關係圖。[12]

連線技術整台上的挑戰：多層導體連線的架構，從鋁導線演化到銅導線製 程時(如圖 2.10 [14-21] 所示)，由於銅金屬的不易蝕刻性，使得製程技術將由 習 知 的 金 屬 蝕 刻(Subtractive etch) 演 變 為 蝕 刻 介 電 層 的 銅 鑲 嵌 式 製 程 (Cu damascene)。在銅雙鑲嵌式(Cu dual damascene)製程中，如圖 2.11 [14-21] 所示， 首先的步驟是對而電絕緣層進行蝕刻，以定義出線槽(Trench)及介層窗(或稱為 管洞；Vias)。由於銅原子員有很高的擴散性，通常需要在銅金屬層與介電絕緣 層之間加上一層金屬阻障層(例如：氮化鉭，TaN)，防止銅的擴散。接著，沉 積銅晶種層(Seed layer)，進行銅金屬導線的電鍍製程(Electroplating process)。 最後，進行銅金屬導線的化學機械研磨製程(Chemical mechanical polish； CMP)，將線槽圖像區之外的銅導線及阻障層去除，並接著覆蓋一絕緣層(例如： 氮化矽-Si3N4 或碳化矽類-SiC 的薄膜)來保護銅導線，避免銅連線材料氧化。 如上所述可知，在整個銅雙鑲嵌式的製程中，將面臨到許多技術上的挑戰。以 下將針對這些常見的問題做一探討。

物理特性 銅因為低電阻及較高電致遷移阻抗的優點,使得銅在積體電路的導線連接 成為非常具吸引力的材料.連接導線的線寬降到 0.25µm 或甚至更低時，RC delay 的現象可藉由降低電阻路來改善，如圖 2.8 [12]可以發現銅是下一個世代 最適合的材料，銅導線的連接製程可藉 CMP 中雙鑲嵌的技術來達到平坦化的 目的。[22-24] 化學特性 銅腐蝕：當銅放在一個充滿氧和氧化劑的環境中如Fe3+和 NO3-，腐蝕反 應就會自然產生，為了達到蝕刻目的必須含有下列氧化劑 H2O2、HNO3、 Fe3+、KIO3 等蝕刻製程如下： Cu = Cu+ ＋ e- Cu = Cu2+ ＋ 2e- NO3- ＋ e- = NO2- (Take NO3- as example) 銅保護層在 CMP 製程中，為控制去除的選擇性及平坦化，必須有一層保護層 防止銅被腐蝕。根據歷史文獻最有效的保護層是 BTA，BTA 因為表面有合成 氧化銅在表面所以能夠做為保護層。[25]

表 2-4：主要的低介電常數材料種類。[14-21] Low-K 材料 介電常數 產品名稱 沉積方式 Fluorinated Oxide 3.6-3.6 FSG CVD Silsesquioxnae 2.7-3.0 HSQ、MSQ SOD Aromatic

Hydrocarbon 2.65 SiLK SOD

Organosilicate

Glass 2.5-3.0 3MS、4MS SOD

Parylene 2.1-2.9 Parylene-N、F、AF-4 CVD

Fluoro-Polymer 2.0-2.6 PFCB、Teflon SOD/CVD

Poly(arylethers) 2.4-2.6 PAE-2、FLARE 2.0 SOD

Porous Polymer 1.2-2.2 XLK、Aerogel、Xerogel SDO

圖 2.10：鋁導線與銅導線製程的區分。[14-21]

2.2.2 銅金屬的化學機械平坦化製程 銅的化學機械平坦化技術 銅的CMP 可能被在或者酸或者中性或者鹼性介質裡執行[15-16, 27-28]。 通常，氧化劑用在所有銅製程裡用來蝕刻在銅。Carpio et al.研究在各種各樣的 CMP 研磨液[29]。在酸的媒介，保護層 Benzotriazole(BTA)，用來控制移動速 度並且避免等向性蝕刻[30]。根據銅的 Pourbaix 圖解[31]，銅在中性和鹼性的 媒介裡可以被保護，因此在一個參差不齊的表面上的地區，一保護層能用來降 低等向性蝕刻法，使其凹進。中性的研磨液裡，氧化劑為 H2O2。Stavreva 和 Jirabayashi 已經由實驗結果發現使用 H2O2作為報告氧化劑[32]，因過氧化氫的 金屬離子，將不會造成設備的污染和腐蝕。 凱爾et al[33]在1990年取得這個研磨液配方和金屬的方法專利權，並且在 1992年這項專利被Nenadic et al所延伸。1992年[34]，他們在低pH值的溶液中利 用銨為研磨液，這種研磨液是用來將含有銅的基板作研磨，研磨好的基板造成 平坦的表面。此外，HNO3、H2SO4、AgNO3、KOCl KMnO4、H2O2和CH3COOH

也被採用於銅CMP製程的研磨液配方中[35]，為了了解銅CMP過程，即時觀測 混合的電化學已經被實踐。

銅CMP所衍生的問題

現今許多銅CMP的化學研磨液已成功被發展出來，例如，作為氧化劑的 HNO3和H2O2[36]、作為抑制劑的BTA[37]、NH4OH作為一位Complexing agent

等。但是酸性研磨液之優點在於銅和SiO2之間有高的選擇性，然而沒有穩定的

氧化物保護層和非腐蝕性的氧化劑是目前尚未被解決的大挑戰。銅CMP鑲嵌技 術的表面型態仍是最關鍵的問題，例如：銅的Dishing和氧化物腐蝕等現象(如 圖2.12所示)。因此，通常於一個雙步驟的CMP過程中被使用。首先，銅會被迅

速和均勻地除去。而後，另一種研磨液形成，此種研磨液對於Cu/Ta的選擇性 會隨PH值所變化。若一旦Ta被除去的速率比銅金屬快，Metal dishing的問題將 更為嚴重。為了使Metal dishing減到最小，並且增加對介電材料的選擇比，建 議選擇去除銅的速度較高的研磨液。目前銅金屬Dual damascence process已經採 用CMP技術[38]，並且已被認為是唯一一項效率極佳的平坦化技術。

2.2.3 銅金屬鑲嵌法 接下來將對目前最受注目的 CMP 應用製程"鑲嵌法" (Damascene)做一說 明。一般的鑲嵌法的過程大致會經過如下步驟：1)接觸窗(Contact hole)開口(蝕 刻氧化矽膜)、2)金屬膜成膜、3)金屬膜的 CMP、4)絕緣(氧化矽)膜的成膜、5) 導線溝開口(蝕刻氧化矽膜)、6)金屬膜成膜、7)金屬膜的 CMP 等七個工程。另 一種方法是在傳統鑲嵌法製程中的1)接觸窗開口之後按著 5)導線溝上開口，再 以CMP 一次完成的方法為雙重鑲嵌法(Dual damascene)。這也是美國 lBM 公司 提出的方法。其流程如圖 2.13[39]所示，1)接觸窗導線溝的開口(蝕刻氧化矽 膜)，2)金屬膜成膜，然後 3)金屬膜 CMP，如此只需要一般的鑲嵌法工程數的 一半以下就達到相同效果。另外，在進行金屬膜的 CMP 的時候，一定要儘量 避免刮傷、污染及異物的產生。若在有刮傷殘留的情況下進行 CMP 的話，微 量的金屬的研磨屑可能會跑到刮傷的內部，研磨刮傷(Scratch)在導線間蔓延則 問題就嚴重了。也就是說，若要以鑲嵌法進行導線埋入並得到良好的元件特性 的話，就必須不使研磨刮傷的損害或研磨液之類等的異物殘留在絕緣膜或導線 金屬膜的表面。雙重鑲嵌法相對於要做兩次 CMP 的一般的鑲嵌法，有著因其 只須要做一次CMP 故可降低研磨損害發生頻率之特徵。 圖 2.13：雙鑲嵌技術。[39]

2.3.1 砷化鎵元件的應用 本研究之重心進一步使用在矽製程上已相當成熟的金屬鑲嵌技術，將此技 術運用於砷化鎵(GaAs)及磷化銦(InP)基板上， 並應用於銅金屬化製程中， 驗 證其可行性。若能將金屬鑲嵌技術應用於砷化鎵基板或是磷化銦基板等化合物 半導體材料上， 將 會 是 化 合 物 半 導 體 在 銅 金 屬 化 製 程 上 的 一 大 突 破 。 金屬鑲嵌製程在小線寬電子元件極受重視，由於銅已被視為未來金屬連線 之主流材料， 為克服銅不易被蝕刻的缺點， 只有使用此種鑲嵌技術， 以化學 機械研磨(CMP)替代金屬蝕刻。 又 傳 統 的 金 屬 層 蝕 刻 受 限 於 光 阻 之 蝕 刻 選 擇 比 無 法 提 升 而 使 蝕 刻 外 型 不 易 掌 握 ， 相 對 地 ， 在 金 屬 鑲 嵌 法 中 主 要 的 優 點 即 是 介 電 質 層 蝕 刻 選 擇 比 較 易 掌 控 。 同 時 在 傳 統 金 屬 層 定 義 後 需 要 介 電 質 填 入 金 屬 線 間 的 空 隙 問 題 也 可 以 完 全 避 免 。 由 此 可 知 ， 金 屬 鑲 嵌 製 程 和 傳 統 金 屬 化 製 程 相 比 變 得 簡 單 許 多 。 而 將 金 屬 鑲 嵌 技 術 用 於 砷化鎵基板或是磷化銦基板等化合物半導體材料上， 不 僅 可 取 代 傳 統 的 金 屬 連 線 技 術 ， 在 元 件 整 合 積 集 度 上 將 會 有 一 大 提 升 。 因 此 ， 此 技 術 在 高 頻 高 積 集 度 的 三 五 族 高 速 元 件 積 體 電 路 上 將 會 是 相 當 卓 越 的 應 用 。

第三章 實驗方法步驟、設備及材料

3.1 實驗方法步驟 金屬鑲嵌法是先在低介電質層上蝕刻出圖案，接著填充低阻值的金屬材料 及必須的黏合層或防擴散層， 最後以化學機械研磨法除去表面的金屬層。 此 製 程 的 重 點 為 圖 案 的 蝕 刻 和 金 屬 的 化學機械研磨。 雙鑲嵌製程一步驟如以下所述： 1. 首先在 GaAs 上沉積上一層介電材料。在此一步驟上，我們會面臨到介電 材料的選擇以及沉積方法的問題。目前可使用的介電材料及其沉積方法 如：1) SiOx, SixNy：PECVD，2) BCB：Spin coating，最終選擇 SixNy作為

本次研究的介電材料，沉積厚度達1.2µm。

介電材料(SixNy)沉基製程(PECVD)參數如下： 製程溫度(Temperature)：300oC

壓力(Pressure)：100 Pa

氣體(Gas)：SiH4 20 sccm、NH3 10 sccm、N2 490 sccm

2. 接著利用微影曝光的方法定義出介電材料的圖形。因圖形的線寬大小形狀 及邊緣平整度和曝光顯影製程有密切關聯，這部分必須經過謹慎的測試。

曝光顯影製程(Photolithography)參數如下:

試片清洗(Substrate cleaning)：ACE for 5 minute，IPA for 5 minute。 光阻塗佈(Spin coating)：1000 rpm for 5 sec/4000 rpm for 40 sec。 軟烤(Soft bake)：90 oC for 60 sec

曝光(Exposure)：22 秒(加濾鏡)，VIA MASK。 顯影(Development)：AZ300，1 minute。

硬烤(Hard bake)硬烤：120 oC for 5 minutes，即完成光阻圖形定義。 3. 定義出圖形後，即可利用 RIE 蝕刻介電材料。

4. 接續在由乾式蝕刻所定義出的介電材料上以濺鍍法鍍上銅金屬層。這部分 在熟悉機器操作及考核後即可開始動作。最後，利用化學機械研磨法除去 表面多餘金屬層。化學機械研磨終點的拿捏將是此一製程最重要的步驟， 需不斷測試檢驗。 化學機械研磨製程(CMP)參數如下： 研磨材料(Material)：Cu 研磨轉速(RPM)：5 rpm 下壓力(Pressure)：4 psi

研磨速率(Polishing rate)：0.05 µm/min

研磨液流速度(Slurry flow rate)：180 c.c./min

研磨液組成成分(Slurry composition)：氧化鋁粉、水、漂白水

5. 上步驟中完成了第一層金屬銅導線，接續在第一層表面上以 PECVD (同先 前之製程參數) 方式沉積相同的介電材料 SixNy 1.2µm，並進行曝光顯影製

6. 完成曝光顯影製程後，以 RIE 對介電材料進行乾式蝕刻至第一層金屬銅導 線的深度。待乾式蝕刻至預設蝕刻深度後，同以電鍍方式鍍上第二層金屬 銅並以化學機械研磨將其表面平坦化。此一連續步驟中，最重要的是 RIE 乾式蝕刻深度的控制，若無法精準地控制蝕刻深度，則第一層銅導線與第 二層銅導線將無法有效地接觸及導通，會產生電性缺陷。 雙鑲嵌製程二步驟如以下所述： 1. 雙鑲嵌製程所採用的介電材料如同單鑲嵌之 SixNy，接續進行第一次曝光 製程及第一次介電材料RIE 乾式蝕刻至設定深度 1.5µm。

第一次曝光顯影製程(Photolithography)參數如下：

光阻塗佈(Spin coating)：500 rpm for 10 sec/3000 rpm for 45 sec， AZ5214E (2µm)

軟烤(Soft bake)：90 oC for 60 sec 冷卻(Cool down)：23 oC for 30 sec

曝光(Exposure)：1.5 mW/cm^2 for 30 sec 顯影(Development)：AZ 300 for 70 sec 硬烤(Hard bake)：1 minute

第一次反應離子蝕刻製程(RIE)參數如下： 蝕刻材料(Material)：SixNy (1.5µm) 氣體(Gas)：SF6 流量(Flow rate)：40 sccm 壓力(Pressure)：25 mTorr 射頻功率(RF power)：40 W 基板溫度(Substrate temperature)：25 oC 光阻去除(Removal of photoresist)：浸泡丙銅、IPA 清洗

2. 接下來進行第二次曝光製程並第二次介電材料 RIE 乾式蝕刻至 1.0µm

第二次曝光顯影製程(Photolithography)參數如下：

光阻塗佈(Spin coating)：500 rpm for 5 sec/2400 rpm for 30 sec， AZ5214E(2µm)

軟烤(Soft bake)： 90 oC for 60 sec 冷卻(Cool down)：23 oC for 30 sec 曝光(Exposure)：1.5 mW/cm2 for 30 sec

曝後烤(Post exposure bake)：110 oC for 270 sec 曝光(Flood exposure)：12 mW/cm2 for 15 sec 顯影(Development)：AZ 300 for 70 sec 硬烤(Hard bake)：1 minute

第二次反應離子蝕刻製程(RIE)參數如下： 蝕刻材料(Material)：SixNy (1.0µm)

氣體(Gas)：SF6

壓力(Pressure)：25 mTorr 射頻功率(RF Power)：40 W 基板溫度(Substrate temperature)：25 oC 3. 去除之前曝光製程的殘留光阻，在介電材料上鍍上並定義出擴散阻擋層。 此一擴散阻擋層可避免後續鍍銅時的銅離子擴散現象並可提升銅與介電 材料之附著。最後在擴散阻擋層上以電鍍方式鍍上銅金屬導線，並執行化 學機械研磨。 濺鍍(Sputtering)擴散阻擋層參數如下： 擴散阻擋層材料(Material)：TaN (500A) 氣體(Gas)：Ar 功率(Power)：1000 W 濺鍍時間(Time)：300 sec

濺鍍速率(Deposition rate)：5 A/min 電鍍銅(Electroplating)參數如下：

3.2 實驗材料 4 吋 GaAs wafer 玻璃載片 介電材料(SixNy) 擴散阻擋層(TaN) 510 光阻、AZ5214E 光阻 顯影液AZ300 RIE 乾式蝕刻使用氣體 SF6 研磨液(氧化鋁粉、水、漂白水) 丙酮(Acetone) 異丙醇(IPA)

3.3 實驗設備

圖 3.1：電漿增強式化學氣相沉積(PECVD)

圖 3.3：旋轉塗佈機(Spin coater)

圖 3.5：化學抽氣櫃(Wet Bench)

圖 3.7：濺镀機(Sputter)

圖 3.9：銅金屬電鍍槽(Copper electroplating)

圖 3.11：研磨載具

圖 3.13：光罩圖案-Vias

(a)

(b)

第四章 實驗結果與討論

4.1 曝光顯影、蝕刻及電鍍銅金屬過程 下圖4-1 所示為雙鑲嵌製程一與製程二共用的光罩，由左而右是同一製程 中第一次及第二次曝光顯影用之光罩照片。 圖 4.1：(a)第一次及(b)第二次曝光顯影之光罩。 圖 4.2：第一次 RIE 乾蝕刻後的照片。

接下來，我們嘗試了兩種銅金屬沉積方法：一是直接用濺鍍(Sputtering)沉 積 3µm 銅金屬，但在濺鍍機台不穩定的狀況下，改以蒸鍍機(Evaporator)先鍍 上50nm 黏著種層(Seed layer)，最後再用銅電鍍的方式鍍上 3µm 銅金屬。 以上述兩種方式在基材表面鍍上銅金屬有幾種不同的結果。以濺鍍的方式 難以沉積至所設計的金屬膜厚，因此我們選擇以電鍍的方式來沉積銅金屬，因 為電鍍較容易達到設計的金屬膜厚。 之後，即為化學機械研磨的部分，在正式研磨之前花了相當多的時間在測 試研磨試片的製備前處理。最後，找出以下製備程序：首先，將510 光阻分別 塗佈於玻璃載片及研磨試片背面，將兩者黏合後，經滾輪均勻的壓應力後，以 烤箱烘烤100 oC，10 分鐘，即完成研磨試片的製備。之後，將研磨試片放上研 磨載具，抽真空後放上研磨機台(LP50)。 圖 4-3：第二次 RIE 乾蝕刻後的照片。

4.2 化學機械研磨過程 在研磨參數的設定方面，固定的壓力、研磨液流速及研磨轉盤轉速(每分 鐘五轉)等三項條件，主要以研磨時間控制研磨的程度(研磨終點直接以光學顯 微鏡的觀察判斷)，因需被研磨掉的銅金屬層厚度甚薄，因此，以慢研磨速率 研磨之(研磨速率為 0.05µm/分鐘)，較為恰當。然而，經過多次研磨測試，大 部分的試片都發生了銅金屬嚴重撥離及劇烈氧化的狀況，因此，成功出現Vias 圖形的試片不多且不均勻，如圖4.4、4.5 所示。圖 4.4 顯示絕大部分的銅金屬 薄膜再 CMP 製程過後都無法順利地保存下來。特別是大面積銅金屬薄膜的部 分，殘存率更是低，造成銅金屬剝落及破裂的原因可能如下列幾項： 2. 研磨機台所施加的外應力過大，銅金屬薄膜無法承受。 3. 電鍍銅金屬的機械強度不足，如：楊氏模數(Young’s module)。

4. 鍍銅之前須沉積上金屬種層(Seed Layer)或黏著層(Adhesion layer)，可能是 此兩種薄膜對砷化鎵基材的附著力不佳。 5. 砷化鎵基材本身較脆弱。 6. 研磨時的壓力( ~ 4psi)過大。 7. 研磨的速度過快(0.05µm/分鐘)。研磨液中的漂白水，似乎加快銅氧化，因 此需要改變研磨液的組成。 8. 平坦化使用的漿料(slurry)可能導致薄膜再度吸附水氣，降低了附著力，造 成銅金屬薄膜剝離。 9. 目前所使用的研磨盤及研磨布，可能不適用而影響研磨結果。

圖 4-4：失敗之金屬鑲嵌銅製程的 OM 結果分別為：(a) 遠視圖，(b) 近拍圖。

(a)

圖 4-5：失敗之金屬鑲嵌銅製程的 SEM 結果分別為：(a) 上視圖，(b) 側視圖。

(a)

針對以上幾個狀況，我們將從幾個方面來作討論和改進： 1. 介電質層和銅金屬層間可增加一層幫助黏合層(如：Ti 金屬層)，避免在研 磨過程中發生的嚴重銅金屬撥離現象。 2. 在平坦化中，調整銅金屬電鍍時的相關參數，增加其機械強度，使其能承 受研磨機台所施加的外應力。 3. 改變加強銅金屬之附著力。 4. 研磨液中的漂白水，似乎加快銅金屬氧化，因此需要改變研磨液的組成。 5. 研磨壓力選擇 2 或 3 psi 即可，不要施太大的力量，以免造成銅金屬破裂。 6. 研磨速度越愈快愈會破裂，因此選擇較慢的研磨速度( ~ 0.01µm/分鐘)。 7. 可再增加一層阻障層(barrier)。 8. 其它如研磨盤及研磨布的選擇，都可能影響研磨結果。綜合以上各點，改 善研磨製程後，大約研磨 30 分鐘可得不錯的結果，SEM 的結果如圖 4-6 所示。

圖 4-6：金屬鑲嵌銅製程之 SEM 結果分別為：(a) 上視圖，(b) 側視圖。 SiNy Cu

(a)

GaAs substrate SiNy Cu

(b)

第五章 結論

造成CMP 製程後銅金屬剝落及破裂的原因可能如下列幾項：

1. 研磨機台所施加的外應力過大，銅金屬薄膜無法承受。

2. 電鍍銅金屬的機械強度不足，如：楊氏模數(Young’s module)。

3. 鍍銅之前須沉積上金屬種層(Seed Layer)或黏著層(Adhesion layer)，可能是 此兩種薄膜對砷化鎵基材的附著力不佳。 4. 砷化鎵基材本身較脆弱。 5. 研磨時的壓力( ~ 4psi)過大。 6. 研磨的速度過快(0.05µm/分鐘)。研磨液中的漂白水，似乎加快銅氧化，因 此需要改變研磨液的組成。 7. 平坦化使用的漿料(slurry)可能導致薄膜再度吸附水氣，降低了附著力，造 成銅金屬薄膜剝離。 8. 目前所使用的研磨盤及研磨布，可能不適用而影響研磨結果。 本研究改善的方式如下： 1. 介電質層和銅金屬層間可增加一層幫助黏合層(如：Ti 金屬層)，避免在研 磨過程中發生的嚴重銅金屬撥離現象。 2. 在平坦化中，調整銅金屬電鍍時的相關參數，增加其機械強度，使其能承 受研磨機台所施加的外應力。 3. 改變加強銅金屬之附著力。 4. 研磨液中的漂白水，似乎加快銅金屬氧化，因此需要改變研磨液的組成。 5. 研磨壓力選擇2 或 3 psi 即可，不要施太大的力量，以免造成銅金屬破裂。 6. 研磨速度越愈快愈會破裂，因此選擇較慢的研磨速度( ~ 0.01µm/分鐘)。 7. 可再增加一層阻障層(barrier)。 8. 選擇其他種類的研磨盤及研磨布。

第六章 未來工作及建議

1. 本研究過程中，化學機械研磨(CMP)時常發生銅金屬與介電質材料剝離的 現象。因此，在未來的元件研發中黏合層(Adhesion layer)的慎選及應用是 決定元件表現之關鍵因素。 2. 銅金屬的氧化問題會直接影響導線之電性，而製程中誘導氧化反應的材料 即為化學機械研磨中的研磨液。故未來選擇研磨液時，應注重成分中不應 有過多的漂白水以免氧化反應之發生。 3. 至於金屬阻障層的研究，因TaN 具有阻擋銅原子擴散與穿透、提升銅與介 電質材料表面之附著力及較低的電阻率，因此未來元件製作上我們將考慮 使用TaN 作為銅金屬鑲嵌技術之阻障層。 4. 三五族化合物除了為高速計算元件之適用材料外，目前也致力研發運用於 光電發光元件。未來我們可尋求銅金屬優異之導線特性於半導體科技外之 應用，而本研究之銅金屬鑲嵌技術亦可加以改進並整合至光電發光元件之 導線製作。

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