本章目標

(1)

林銘波編著 --- 全華科技圖書公司

第8章記憶器元件與界面設計

8.1

本章目標

• 了解記憶器位址解碼原理與電路設計方法

• 了解SRAM元件、時序、及其與CPU的界接

• 了解快閃記憶器元件、時序、及其與CPU的界接

• 了解DRAM元件、時序、及其與CPU的界接

• 了解SDRAM及DDR DRAM等元件的特性

微算機原理與應用第8章記憶器元件與界面設計

記憶器容量擴充例

A0

A5

D0 D3

64×4 D0D1D2D3 CS A0A1A2A3A4A5

CS0 CS1 CS2 CS3

ROM 0 ROM 1 ROM 2 ROM 3

(2)

8.3

記憶器語句寬度擴充例

A0

A5

D0 D3

64 × 4 D0D1D2D3 CS A0A1A2A3A4A5

CS

D7

8.4

記憶器容量與語句寬度同時擴充例

A0

A5

D0

64×4 D0D1D2D3 CS A0A1A2A3A4A5

CS0 D7

CS1

ROM 0 ROM 1 ROM 2 ROM 3

(3)

8.5

記憶器位址解碼原理

• 位址解碼

• 依據系統空間(CPU可以直接存取的所有空間)與元件(或裝置)實際所欲擁有的空間的映成關係分成：

• 部分位址解碼

• 完全解碼

• 區段位址解碼

部分位址解碼 --- 例題8.1-1解碼電路

A9 A8 A7 A6 十六進制 CS

0 0 0 0 0 CS0 = A9 + A6

0 0 1 1 3 CS1 = A9 + A7

0 1 0 1 5 CS2 = A9 + A8

1 0 1 1 B CS3 =A9 + A8

1 1 0 1 D A9 + A7

1 1 1 0 E A9 + A6

(4)

8.7

完全位址解碼 --- 例題8.1-2解碼電路

0V A6 A7 A8

A9

M / IO

CS1 CS2

CS3

Y0

Y1 Y2 Y3 Y4 Y5 Y6 Y7 A

B C

G2A G2B G1

S N 7 4 L S 1 3 8

CS0 (0000xxxxxx) (0001xxxxxx) (0010xxxxxx) (0011xxxxxx) (0100xxxxxx) (0101xxxxxx) (0110xxxxxx) (0111xxxxxx)

8.8

區段位址解碼 --- 例題8.1-3解碼電路

CS1 CS2 CS3

CS0(000000xxxxxx) (000001xxxxxx) (000010xxxxxx) (000011xxxxxx) (000100xxxxxx) (000101xxxxxx) (000110xxxxxx) (000111xxxxxx) +5V

A6 A7 A8

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C

G2A

G2B

G1

SN74LS138

0V

0V A9 A10 A11

M / IO

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C

G2A

G2B

G1

SN74LS138

0V

(000xxxxxxxxx)

(5)

8.9

位址解碼電路設計

• 位址解碼電路的設計方法一般可以分成下列數種：

• 固定位址解碼

• 開關選擇位址解碼

• PROM位址解碼

• PAL位址解碼

固定位址解碼 --- 使用NAND閘設計解碼電路(例題8.1-4)

A14 A15 A16 A17 A18 A19 M / IO

CS 00000H~03FFFH

(6)

8.11

固定位址解碼 --- 使用解碼器元件 (例題8.1-5)

G1 (M / IO)

G2A (A17)

G2B (A18,A19)

C (A16)

B (A15)

A

(A14) 位址區

1 0 0 0 0 0 00000H ~ 03FFFH

1 0 0 0 0 1 04000H ~ 07FFFH

1 0 0 0 1 0 08000H ~ 0BFFFH

1 0 0 0 1 1 0C000H ~ 0FFFFH

1 0 0 1 0 0 10000H ~ 13FFFH

1 0 0 1 0 1 14000H ~ 17FFFH

1 0 0 1 1 0 18000H ~ 1BFFFH

1 0 0 1 1 1 1C000H ~ 1FFFFH

8.12

固定位址解碼 --- 使用解碼器元件 (例題8.1-5)

A14 A15 A16

A17

M / IO

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A

B C

G2A G2B G1

S N 7 4 L S 1 3 8

CS (00000H~03FFFH)

A18 A19

(04000H~07FFFH)

(08000H~0BFFFH)

(0C000H~0FFFFH)

(10000H~13FFFH)

(14000H~17FFFH)

(18000H~1BFFFH)

(1C000H~1FFFFH)

(7)

8.13

開關選擇位址解碼電路--- 例題8.1-6

A0 A1 A2

SN74LS85 A3

B0 B1 B2 B3 A = B

A < B

A > B A = B _CE (晶片致能) +5 V

2.2 k×4

+5 V 2.2 k DIP開關

A12 A13 A14 A15

PROM位址解碼電路 --- 例題8.1-7

PROM 輸入 PROM 輸出

M / IO A19 ~ A14 A13 A12 O3 O2 O1 O0 記憶器位址區

1 1 1 1 0 1 1 1 FF000H ~ FFFFFH(CS3)

1 1 1 0 1 0 1 1 FE000H ~ FEFFFH(CS2)

1 1 0 1 1 1 0 1 FD000H ~ FDFFFH(CS1)

1 1 0 0 1 1 1 0 FC000H ~ FCFFFH(CS0)

其它輸入狀態 1 1 1 1 未用

(8)

8.15

PROM位址解碼電路 --- 例題8.1-7

A0 A1 A2 A3 A4 A5 A6 A7 A12 CS0

A13 A14 A15

A8

+5 V

A16 A17 A18 A19 M / IO

CS1 CS2 CS3 O0

O1 O2 O3

CE2 +5 V

CE3

CE0 CE1 512× PROM8

2 2. k × 4

8.16

PAL位址解碼電路 --- 例題8.1-8

module Ex818 " example 8.1-7 address decoder.

title 'Example 8.1-7 address decoder.

M. B. Lin, ET NTUST' Ex818 device 'P16L8';

@ALTERNATE "Use another set of Boolean operators.

declarations

" Input pins assignement

MIO,A12,A13,A14,A15,A16,A17,A18,A19 PIN 1,2,3,4,5,6,7,8,9;

" Output pins assignment

/CS0,/CS1,/CS2,/CS3 PIN 12,13,14,15;

equations

/CS0 = MIO*A19*A18*A17*A16*A15*A14*/A13*/A12;

/CS1 = MIO*A19*A18*A17*A16*A15*A14*/A13*A12;

/CS2 = MIO*A19*A18*A17*A16*A15*A14*A13*/A12;

/CS3 = MIO*A19*A18*A17*A16*A15*A14*A13*A12;

end Ex818

(9)

8.17

PAL位址解碼電路 --- 例題8.1-8

I1 I2 I3 I4 I5 I6 I7 I8

CS0 A12

A13 A14 A15

I9 A16

A17 A18 A19 M / IO

CS1 CS2 CS3 O1

O2 O3 O4

16L8

典型的SRAM (6264/62256)

1 2 3 4 5 6 7 8 9 10 11 12 13 14

19 18 17 16 15 24 23 22 21 20 28 27 26 25

6264 NC

A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2

GND D3

D4 D5 D6 D7 A10 CE1 OE A11 A9 A8 CE2 Vcc WE

D3 D4 D5 D6 D7 A10 CE OE A11 A9 A8 A13 Vcc WE A14

A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND

62256 6264

62256

WE CE ^OE

x 1 x

動作模式 Dn

未選取高阻抗

1 0 1 輸出抑制高阻抗

1 0 0 讀取資料輸出

0 0 1 寫入資料輸入

0 0 0 寫入資料輸入

註：在6264中假設CE2與的信號互為反相

CE1

(10)

8.19

6264/62256 SRAM讀取時序

t

_RC

t

_OH

t

_CHZ

t

_OHZ

t

_AA

t

_OE

t

AC

t

_OLZ

t

_CLZ

位址

CE

OE

資料輸出

高阻抗成立的資料

8.20

6264/62256 SRAM讀取時序的參數值

HM6264B-10L MCM60L256A-C

符號參數

最小值最大值最小值最大值

t_RC 讀取週期時間 100 ns - 100 ns -

t_AA 位址存取時間 - 100 ns - 100 ns

t_AC CE存取時間 - 100 ns - 100 ns

t_OE OE存取時間 - 50 ns - 50 ns

t_OH 由位址改變起算的輸出持住時間 10 ns - 10 ns - t_CLZ 由CE啟動到輸出不為高阻抗的時間 10 ns - 10 ns - t_OLZ 由OE啟動到輸出不為高阻抗的時間 5 ns - 5 ns - t_CHZ 由CE不啟動到輸出為高阻抗的時間 0 ns 35 ns 0 ns 35 ns t_OHZ 由OE不啟動到輸出為高阻抗的時間 0 ns 35 ns 0 ns 35 ns

(11)

8.21

6264/62256 SRAM寫入時序

t_WC

t_DH t_AW

t_AS

t_WP CE

WE

成立的資料 t_WHZ

t_WR t_CW

t_DS

t_WLZ 資料輸出高阻抗高阻抗

資料輸入位址

WE

控制方式

6264/62256 SRAM寫入時序

t_WC

t_DH t_AW

t_AS CE

成立的資料 t_WR

t_DS t_WP

WE

t_CW

高阻抗位址

資料輸入

資料輸出

CE

控制方式

(12)

8.23

6264/62256 SRAM寫入時序的參數值

HM6264B-10L MCM60L256A-C

符號參數

最小值最大值最小值最大值

t_WC 寫入週期時間 100 ns - 100 ns -

t_AS 位址設定時間 0 ns - 0 ns -

t_AW 位址成立到寫入週期結束的時間 80 ns - 80 ns -

t_WP 寫入脈波寬度 60 ns - 60 ns -

t_DS 資料設定時間 40 ns - 35 ns -

t_DH 資料持住時間 0 ns - 0 ns -

t_OHZ 由OE不啟動到輸出為高阻抗的時間 0 ns 35 ns 0 ns 35 ns t_WHZ WE啟動到輸出為高阻抗的時間 0 ns 35 ns 0 ns 25 ns t_WLZ WE不啟動到輸出為不高阻抗的時間 5 ns - 10 ns -

t_WR 寫入恢復時間 0 ns - 0 ns -

t_CW CE啟動到寫入週期結束的時間 80 ns - 80 ns -

8.24

8086 CPU模組資料讀取匯流排週期時序圖

t_CHCTV

位址

T4 T1 T2 T3 T4

t_CLAV+t_AL M / IO

CLK (8284A)

緩衝的位址與 BHE BHE

RD

DEN

D15~D0

t_CLRL t_CLRH

tRLRH

t_CVCTX t_CVCTV

t_DVCL+t_DB t_CLDX−t_DB 資料輸入

(13)

8.25

8086 CPU模組資料寫出匯流排(週期)時序圖

t_CHCTV

位址

T4 T1 T2 T3 T4

t_CLAV+t_AL M / IO

CLK (8284A)

WR DEN

D15~D0

tCVCTV

t_CVCTX t_WLWH

t_CVCTX t_CVCTV

t_CLDV+t_DB

t_CHDX+t_DB

成立的資料

62256與8086 CPU模組的界接

0xxxxH

1xxxxH D15~D8

D7~D0L_WR A1~A15 RD H_WR

A16 A17A18

M/IOA19

H_WR L_WR

BHE WR A0

74LS138 A 1 2 B 3 C

6 G1 G2A 4 5 G2B

Y0 15 Y1 14 Y2 13 Y3 12 Y4 11 Y5 10 Y6 9 Y7 7

62256 A0 10

9 A1 A2 8 7 A3 6 A4 A5 5 4 A6 3 A7 A8 25 24 A9

A10 21 23 A11

2 A12 A13 26

1 A14 WE 27 22 OE

D0 11 D1 12 D2 13 D3 15 D4 16 D5 17 D6 18 D7 19

CE 20

62256 10 A0

A1 9 8 A2

A3 7 6 A4 5 A5 A6 4 3 A7 25 A8

A9 24 21 A10

A11 23

2 A12 26 A13

A14 1

27 WE OE 22

D0 11 D1 12 D2 13 D3 15 D4 16 D5 17 D6 18 D7 19

20 CE 1

2 3

74LS32 4 5

6

62256 A0 10

9 A1 A2 8 7 A3 6 A4 A5 5 4 A6 3 A7 A8 25 24 A9

A10 21 23 A11

2 A12 A13 26

1 A14 WE 27 22 OE

D0 11 D1 12 D2 13 D3 15 D4 16 D5 17 D6 18 D7 19

CE 20

62256 10 A0

A1 9 8 A2

A3 7 6 A4 5 A5 A6 4 3 A7 25 A8

A9 24 21 A10

A11 23

2 A12 26 A13

A14 1

27 WE OE 22

D0 11 D1 12 D2 13 D3 15 D4 16 D5 17 D6 18 D7 19

20 CE

(14)

8.27

62256與8086 CPU讀取時序圖

t_CHCTV

位址

T4 T1 T2 T3 T4

t_CLAV+t_AL M / IO

CLK (8284A)

CE

t_CLRH t_AD

t_AC

t_AA

t_CVCTX

DEN t_CVCTV

OE, RD

D15~D0

t_CLRL

t_DVCL+t_DB

t_CLDX−t_DB t_OE

資料輸入

T1

8.28

62256與8086 CPU模組的資料讀取時序

例題 8.2-1 (62256 與 8086 CPU 模組的資料讀取時序)

　　以圖 8.2-2 的時序及圖 8.2-6 的電路為例，考慮 62256 與 8086 CPU 模組之間的時序關係。

解解解

解：：：：假設使用下列 TTL 元件：

　　 74LS138 ── 41 ns 　　 74LS245 ── 12 ns 　　 74LS373 ── 18 ns

　　 8086-1 CPU 工作於 10 MHz ，所以

　　　　 tAL = 18 ns (74LS373)； tDB = 12 ns (74LS245)；

　　　　 tAD = 41 ns (74LS138)； tCLK = 100 ns

　　　　 3 tCLK> tCLAV+ tAL+ max{tAA，tAD+tAC}+tDVCL+tDB

　　　　 3 × 100 > 50(max) + 18 + max{100 ， 41 + 100} + 5 + 12 　　　　∴　 300 > 50 + 18 + 141 + 5 + 12 = 226 　　(成立) 　　　　 2 tCLK> tCLRL+ tOE+ tDVCL+ tDB

　　　　 2 × 100 > 70(max) + 50(max) + 5 + 12 　　　　∴　 200 > 70 + 50 + 5 + 12 = 137 　　(成立)

(15)

8.29

62256與8086 CPU寫入時序圖

tCHCTV

位址

T4 T1 T2 T3 T4

t_CLAV+t_AL M / IO

CLK (8284A)

CE

tCVCTX

t_AD

tAC

t_AW

t_CVCTX DEN

t_CVCTV

WE

D15~D0

t_CLAX+t_DB t_CHDX+ t_DB 成立的資料

WR

t_DW tDH

tWP

t_AS tCVCTV

t_OR

t_WR T1

8086 CPU模組與62256的資料寫入時序值

參數以 8086 CPU 模組的參數表示參數值( ns) 需求值( ns) 超出值( ns)

t_WC 4t_CLK 400 100 300

t_AW 3t_CLK-t_CLAV(max)-t_AL+t_CVCTX(min)+t_OR 264 80 184

t_CW t_AW-t_AD 223 80 143

t_WP 2t_CLK-35 ns(=t_WLWH) 165 60 105 t_AS t_CLK-t_CLAV(max)-t_AL+t_CVCTV(min)+t_OR 64 0 64

t_WR 4t_CLK-t_AW 136 0 136

t_DW 2t_CLK-t_CLAX-t_DB+t_CVCTX(min)+t_OR 210 35 175 t_DH 1

2 t_CLK+t_CHDX(min)+t_DB-t_CVCTX(min)-t_OR 9 0 0

(16)

8.31

快閃記憶器(28系列)接腳分佈圖

28x512 28x010 28x040

NC

A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND A15

NC NC

A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND A15 A16 A18

A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND A15 A16

28x512 28x010 28x040

D3 D4 D5 D6 D7 A10 CE OE A11 A9 A8 A13 Vcc

A14 NC WE

A14 A17 WE 1

2 3 4 5 6 7 8 9 10 11 12 13 14

16 15

19 18 17 24 23 22 21 20 28 27 26 25 29 30 31 32

1 2 3 4 5 6 7 8 9 10 11 12 13 14

19 18 17 16 15 24 23 22 21 20 28 27 26 25 NC

A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND A14 A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND

28x64

28x256 28x64

D3 D4 D5 D6 D7 A10 CE1 OE A11 A9 A8 NC Vcc WE

D3 D4 D5 D6 D7 A10 CE OE A11 A9 A8 A13 Vcc WE 28x256

8.32

典型的快閃記憶器資料讀取時序圖

t_OH t_CE

t_HZ

OE t_OE

CE

t_AA

資料輸出成立的資料

成立的位址位址

t_RC

t_OLZ

成立的資料成立的位址

t_OHZ t_LZ

WE V_IH

(17)

8.33

X28HC256的讀取時序參數值

X28HC256-70 X28HC256-90 X28HC256-12

符號參數

最小值最大值最小值最大值最小值最大值

t_RC 讀取週期時間 70 ns 90 ns 120 ns

t_AA 位址存取時間 70 ns 90 ns 120 ns

t_CE CE存取時間 70 ns 90 ns 120 ns

t_OE OE存取時間 35 ns 40 ns 50 ns

t_LZ CE啟動到輸出啟動 0 ns 0 ns 0 ns t_OLZ OE啟動到輸出啟動 0 ns 0 ns 0 ns

t_HZ CE不啟動到輸出為高阻抗 35 ns 40 ns 50 ns

t_OHZ OE不啟動到輸出為高阻抗 35 ns 40 ns 50 ns

t_OH 輸出資料持住時間 0 ns 0 ns 0 ns

X28HC256快閃記憶器寫入時序

t_WC

t_DH t_AS

t_WP CE

WE

t_CH

t_OES

t_DS OE

資料輸入

資料輸出高阻抗

位址

t_AH t_CS

成立的資料 t_OEH

WE

控制方式

(18)

8.35

X28HC256快閃記憶器寫入時序

t_WC

t_DH t_AS

t_OES

t_DS OE

資料輸入

資料輸出高阻抗

位址

t_AH

成立的資料 t_OEH

WE t_CS t_CH

t_CW CE

CE

控制方式

8.36

X28HC256的寫入時序參數值

符號參數最小值最大值

tWC 寫入週期時間 3 ms 5 ms

tAS 位址設定時間 0 ns -

t_AH 位址持住時間 50 ns -

t_CS 寫入設定時間 0 ns -

tCH 寫入持住時間 0 ns -

t_CW CE脈波寬度 50 ns -

tOES OE不啟動設定時間 0 ns - t_OEH OE不啟動持住時間 0 ns -

t_WP _WE脈波寬度 - -

t_WPH WE脈波為高電位的時間 50 ns -

t_DV 資料成立時間 - 1 µs

t_DS 資料設定時間 50 ns -

t_DH 資料持住時間 0 ns -

t_BLC 位元組載入時間 150 ns 100 µs

(19)

8.37

X28HC256快閃記憶器頁區寫入時序

t_WPH t_BLC OE

位址

t_WP

WE CE

位元組0 位元組1 位元組n 位元組n+1

資料

t_WC

X28HC256與8086 CPU模組的界接

9xxxxH DxxxxH D15~D8

D7~D0 BHE

A16A17 A18

A19 M/IO

+5 V

A0 RD A1~A15

X28HC256X28HC256

X28HC256X28HC256 74LS138

A 1 2 B 3 C

G1 6 4 G2A 5 G2B

Y0 15 Y1 14 Y2 13 Y3 12 Y4 11 Y5 10 Y6 9 Y7 7

74LS04

1 2

A0 10

9 A1 8 A2 A3 7

A4 6

A5 5

A6 4 3 A7

A8 25

A9 24

A10 21

A11 23

2 A12 26 A13

A14 1

CE 20 22 OE 27 W E

D0 11 D1 12 D2 13 D3 15 D4 16 D5 17 D6 18 D7 19

A0 10

A1 9

A2 8 7 A3 6 A4 A5 5

A6 4

A7 3 25 A8 24 A9

A10 21

A11 23

A12 2

A13 26

1 A14 CE 20

OE 22

W E 27

D0 11 D1 12 D2 13 D3 15 D4 16 D5 17 D6 18 D7 19 A0

10 9 A1 8 A2 A3 7

A4 6

A5 5

A6 4 3 A7

A8 25

A9 24

A10 21

A11 23

2 A12 26 A13

A14 1

CE 20 22 OE 27 W E

D0 11 D1 12 D2 13 D3 15 D4 16 D5 17 D6 18 D7 19

A0 10

A1 9

A2 8 7 A3 6 A4 A5 5

A6 4

A7 3 25 A8 24 A9

A10 21

A11 23

A12 2

A13 26

1 A14 CE 20

OE 22

W E 27

D0 11 D1 12 D2 13 D3 15 D4 16 D5 17 D6 18 D7 19

(20)

8.39

快閃記憶器元件與8086組合的讀取時序圖

tCHCTV

位址

T4 T1 T2 T3 T4

t_CLAV+t_AL M / IO

CLK (8284A)

CE

tCLRH

t_CE tACC

t_CVCTX

DEN t_CVCTV

tCLRL

tCLDX−tDB

t_OE RD

D15~D0

t_DVCL+t_DB

資料輸入

OE t_AD

t_AD t_OH

8.40

快閃記憶器系統設計

例題 8.3-1 (快閃記憶器系統設計)

　　假設系統使用 8086-1(10 MHz)而位址門閂與位址解碼電路均使用 74LS 序列元件，即 74LS373 與 74LS138(及 74LS04)， 8086-1 時序與各時間的數值如附錄 A 所示，

TTL 各元件的延遲(最大值)如下：

　　　　 74LS04 ── 15 ns (max) 　　　　 74LS138 ── 41 ns (max) 　　　　 74LS245 ── 12 ns (max) 　　　　 74LS373 ── 18 ns (max)

則必須使用存取時間為多少的快閃記憶器元件，才不需要加入 WAIT 狀態。

解解解

解：：：： tAL= 18 ns (74LS373)； tDB= 12 ns (74LS245)；

tAD= 15 + 41 = 56 ns (74LS04 + 74LS138)；

tCLK= 100 ns

(21)

8.41

快閃記憶器系統設計

所以由(8.4)得

　　　　 2

t_CLK

>

t_CLRL

(max) +

t_AD

+

t_OE

(max) +

t_DVCL

(min) +

t_DB 　　即　 2 × 100 > 70 (max) + 56 +tOE(max) + 5 (min) + 12 　　　　∴　 t_OE< 57 ns

　　由(8.3)得

3 t_CLK> t_CLAV(max) + t_AL+ t_AA(max) + t_DVCL(min) +t_DB 　　即

　　　　 3 × 100 > 50 (max) + 18 + tAA(max) + 5 (min) + 12 　　　　∴　 tAA< 215 ns

　　由表 8.3-1 所示的時序資料得知：三種不同存取速度的 X28HC257 元件，均可以符合上述時序需求。

DRAM元件的邏輯符號

A8 A7 A6 A5 A4 A3

A2 A1 A0 DQ0

DQ1 DQ2

Vcc

DQ3 A9

Vss WE

1 2 3 4 5

9 10 11 12 13

18 17 16 15 14 22 23 24 25 26

RAS CAS

OE

1M×4 (a)

A8 A7 A6 A5 A3 A4

A2 A1 A0 DQ1 DQ2

DQ4

Vcc

DQ3

A11 1 Vss 2 3 4 5 6

9 10 11 12 13

18 17 16 15 14 22 21 23 24 25 26

19 8 RAS

CAS

A10

OE

Vss A9 Vcc

WE

4M×4 (b)

A8 A7 A6 A5

A4 A3 A2 A1 A0 DQ1 DQ2

DQ4

Vcc

DQ3

A11 Vss

RAS

CAS

A10 OE

Vss A9 Vcc

WE 1 2 3 4 5 6

9 10 11 12 13

18 17 16 15 14

22 21 23 24 25 26

19 20 7 8

27 28 29 30 31 32

A12 NC

NC NC NC

16M×4 (c)

(22)

8.43

DRAM存取路徑與時序

CPU 位址緩衝器位址多工器

DRAM 模組

(a) DRAM存取路徑

位址

RAS

CAS

列位址行位址

t_ASR

t_RAH t_ASC

t_CAH (b) 定址時序

8.44

位址路徑時序 (HYB 5116405J 4 M*4-EDO DRAM)

-50 -60 -70

符號參數

最小值最大值最小值最大值最小值最大值

t_ASR 列位址設定時間 0 ns - 0 ns - 0 ns -

t_RAH 列位址持住時間 8 ns - 10 ns - 10 ns -

t_ASC 行位址設定時間 0 ns - 0 ns - 0 ns -

t_CAH 行位址持住時間 8 ns - 10 ns - 12 ns -

(23)

8.45

RAS、MUX、和CAS*信號時序圖

RAS

CAS

t

_RAH

t

_ASC

MUX

鎖住列位址

多工器改變至行位址線

鎖住行位址

DRAM讀取週期時序

RAS

CAS

DQ

OE

t

_RC

t

_RAS

t

_RP

t

_RCD

t

_CAC

t

_RAC

t

_OEA

t

_OEZ

t

_OFF 成立的資料

t

_CAS

t_CRP

(24)

8.47

資料讀取週期時序 (HYB 5116405J 4 M *4-EDO DRAM)

-50 -60 -70

符號參數最小值最大值最小值最大值最小值最大值

t_CAC 由CAS起算的存取時間 - 13 ns - 15 ns - 17 ns t_CAS CAS脈波寬度 8 ns 10 kns 10 ns 10 kns 12 ns 10 kns t_CRP CAS到RAS預充電時間 5 ns - 5 ns - 5 ns -

t_OEA OE存取時間 - 13 ns - 15 ns - 17 ns

t_OEZ 由OE起算的輸出關閉時間 0 ns 13 ns 0 ns 15 ns 0 ns 17 ns t_OFF 輸出緩衝器關閉延遲 0 ns 13 ns 0 ns 15 ns 0 ns 17 ns t_RAC 由RAS起算的存取時間 - 50 ns - 60 ns - 70 ns t_RAS RAS脈波寬度 50 ns 10 kns 60 ns 10 kns 70 ns 10 kns

t_RC 隨意讀取或寫入的週期時間 84 ns - 104 ns - 124 ns - t_RCD RAS到CAS延遲 12 ns 37 ns 14 ns 45 ns 14 ns 53 ns

t_RP RAS預充電時間 30 ns - 40 ns - 50 ns -

8.48

DRAM寫入週期時序(CAS*控制方式)

RAS

CAS

DQ

t

_RC

t

_RAS

t

_RP

t

_RCD

t

_CAS

t_CRP

WE

成立的資料 t_DH t_DS

t_WP

t_WCS t_WCH

t_RWL t_CWL

(25)

8.49

DRAM寫入週期時序(WE*控制方式)

RAS

CAS

DQ

t

_RC

t

_RAS

t

_RP

t

_RCD

t

_CAS

t_CRP

WE

成立的資料 t_DH t_DS

t_WP t_CWL t_RWL

資料寫入週期時序 (HYB 5116405J 4 M*4-EDO DRAM)

-50 -60 -70

t_CWL 寫入命令領前CAS的時間 13 ns - 15 ns - 17 ns -

t_DH 資料持住時間 8 ns - 10 ns - 12 ns -

t_DS 資料設定時間 0 ns - 0 ns - 0 ns -

t_RWL 寫入命令領前RAS的時間 13 ns - 15 ns - 17 ns -

t_WCH 寫入命令持住時間 8 ns - 10 ns - 10 ns -

t_WCS 寫入命令設定時間 0 ns - 0 ns - 0 ns -

t_WP 寫入命令脈波寬度 8 ns - 10 ns - 10 ns -

(26)

8.51

基本的DRAM資料更新方式

位址 RAS

列位址 t

_ASR

t

_RAH

t

_RP

t

_RC

t

_RP

t

_RAS

8.52

CAS在RAS前啟動更新方式

RAS

t

_RP

t

_RC

t

_RP

t

_RAS

D

_OUT

CAS

t

_CSR

t

_CHR

高阻抗

(27)

8.53

資料更新週期時序 (HYB 5116405J 4 M *4-EDO DRAM)

-50 -60 -70

t_CHR CAS持住時間 10 ns - 10 ns - 10 ns -

t_CSR CAS設定時間 10 ns - 10 ns - 10 ns -

隱藏式更新方式

RAS

t_RC D_OUT

CAS

t_RC t_RC

成立的資料

記憶器存取更新更新

(28)

8.55

FPM與EDO模式的簡化時序圖

RAS

t_RC

CAS

t_PC

t_CAC

位址列位址行位址1 行位址2 行位址3

D_OUT

t_RAC

成立成立成立

(FPM)

D_OUT 成立成立成立

(EDO)

8.56

TMS626802/HYB39S16800T (1 M8 2) SDRAM

1 2 3 4 5 6 7 8 9 10 11 12 13

14 31

30 29 16 15

36 35 34 33 32 40 39 38 37 41 42 43 44

17 18 19 20

22 21

25 24 23 28 27 26 Vdd

A0 A1 A2 A3 Vdd Vssq DQ0

RAS WE DQ1 Vddq

Vssq DQ2

DQ3 Vddq NC NC

A10 A11 CS CAS

A9 Vss

NC DQ7 Vssq

Vddq DQ6

DQ5 Vssq

Vddq DQ4

NC DQM CLK CKE NC

A8 A7 A6 A5 A4

Vss (a) 邏輯符號

(b) 功能方塊圖

DQ7~DQ0 記憶單元庫A

2 0 4 8×5 1 2×8

記憶單元庫B

資料輸入/輸出緩衝器

模式暫存器控制邏輯 A11~A0

WE CAS RAS DQM CS CKE CLK

20 48×51 2×8

(c) 接腳意義

接腳意義

CLK 時脈輸入

CKE 時脈致能

CS 晶片選取

RAS 列位址閃脈控制

CAS 行位址閃脈控制

WE 寫入致能

接腳意義

A0-A10 位址輸入 A11(BS)記憶單元庫選取

DQ 資料輸入/輸出

DQM 資料罩網

Vdd 電源(+3.3V) Vss 接地 Vddq DQ電源(+3.3V) Vssq DQ接地

NC 空腳

(29)

8.57

TMS626802//HYB39S16800T的命令

DQM CS RAS CAS WE 動作

x 1 x x x 備用(忽略RAS、CAS、WE、與位址信號)

x 0 0 1 1 寫入列位址與選取欲存取的記憶單元庫

x 0 1 0 1 寫入行位址與讀取命令

x 0 1 0 0 寫入行位址與寫入命令

x 0 0 1 0 預充電命令

x 0 1 1 0 停止猝發式資料存取命令

x 0 0 0 1 自我資料更新命令

x 0 0 0 0 模式暫存器設定命令

0 x x x x 寫入致能/輸出致能

1 x x x x 寫入抑制/輸出抑制

x 0 1 1 1 NOP(沒有動作)

TMS626802/HYB39S16800T的模式暫存器內容

BS A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

操作模式 CAS延遲 BT 猝發式長度

模式延遲 0=依序依序交叉

00000 = 正常 000 = - 1=交叉 000 = 1 1

xx100 = 多重猝發式但是單一 001 = 1 001 = 2 2

寫入 010 = 2 010 = 4 4

其它 - 011 = 3 011 = 8 8

其它 - 111 = 整頁 -

(30)

8.59

SDRAM與DDR SDRAM的資料速率比較

(a) SDRAM讀取時序

(b) DDR SDRAM讀取時序 CLK

命令位址 DQ

CAS延遲= 2

讀取 NOP NOP NOP 讀取 NOP NOP NOP 讀取 NOP

Bank,

COL n Bank,

COL b

n+1 Dout n Dout

n+2 Dout

n+3 Dout

b+1 Dout b Dout

b+2 Dout

b+3 Dout

CLK

命令位址

DQ

CAS延遲= 2 讀取 NOP Bank, COL n

Bank, COL b

n+1 Dout

n Dout

n+2 Dout

讀取 NOP NOP NOP NOP NOP NOP NOP

b Dout n+3 Doutb+1 Dout

b+2 Dout

b+3 Dout DQS

本章目標

本章目標

• 了解記憶器位址解碼原理與電路設計方法

• 了解SRAM元件、時序、及其與CPU的界接

• 了解快閃記憶器元件、時序、及其與CPU的界接

• 了解DRAM元件、時序、及其與CPU的界接

• 了解SDRAM及DDR DRAM等元件的特性

記憶器容量擴充例

記憶器語句寬度擴充例

A0

A5

D0 D3

64 × 4 D0D1D2D3 CS A0A1A2A3A4A5

64 × 4 D0D1D2D3 CS A0A1A2A3A4A5

D7

記憶器容量與語句寬度同時擴充例

記憶器位址解碼原理

• 位址解碼

• 依據系統空間(CPU可以直接存取的所有空間)與元件(或裝置)實際 所欲擁有的空間的映成關係分成：

• 部分位址解碼

• 完全解碼

• 區段位址解碼

部分位址解碼 --- 例題8.1-1解碼電路

完全位址解碼 --- 例題8.1-2解碼電路

0V A6 A7 A8

A9

CS1 CS2

Y0

Y1 Y2 Y3 Y4 Y5 Y6 Y7 A

B C

G2A G2B G1

S N 7 4 L S 1 3 8

CS0 (0000xxxxxx) (0001xxxxxx) (0010xxxxxx) (0011xxxxxx) (0100xxxxxx) (0101xxxxxx) (0110xxxxxx) (0111xxxxxx)

區段位址解碼 --- 例題8.1-3解碼電路

位址解碼電路設計

• 位址解碼電路的設計方法一般可以分成下列數種：

• 固定位址解碼

• 開關選擇位址解碼

• PROM位址解碼

• PAL位址解碼

固定位址解碼 --- 使用NAND閘設計解碼電路(例題8.1-4)

固定位址解碼 --- 使用解碼器元件 (例題8.1-5)

固定位址解碼 --- 使用解碼器元件 (例題8.1-5)

A14 A15 A16

A17

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A

B C

G2A G2B G1

S N 7 4 L S 1 3 8

CS (00000H~03FFFH)

A18 A19

(04000H~07FFFH)

(08000H~0BFFFH)

(0C000H~0FFFFH)

(10000H~13FFFH)

(14000H~17FFFH)

(18000H~1BFFFH)

(1C000H~1FFFFH)

開關選擇位址解碼電路--- 例題8.1-6

PROM位址解碼電路 --- 例題8.1-7

PROM位址解碼電路 --- 例題8.1-7

PAL位址解碼電路 --- 例題8.1-8

PAL位址解碼電路 --- 例題8.1-8

16L8

典型的SRAM (6264/62256)

6264/62256 SRAM讀取時序

t

t

t

t

t

t

t

t

t

位址

CE

OE

資料輸出

高阻抗 成立的資料

• 依據系統空間(CPU可以直接存取的所有空間)與元件(或裝置)實際所欲擁有的空間的映成關係分成：

高阻抗成立的資料

　　　　 2

RAS、MUX、和CAS*信號時序圖