低溫多晶矽薄膜電晶體光罩縮減製程開發與元件可靠度之研究

明新科技大學 校內專題研究計畫成果報告

低溫多晶矽薄膜電晶體光罩縮減製程開發與元件可靠度之

研究

Reduced Mask Process Developing of Low-Temperature

Polycrystalline Silicon Thin-Film Transistors and Device

中文摘要

低溫多晶矽薄膜電晶體為次世代主動式矩陣液晶顯示器與驅動主動式矩陣有機光 二極體的主要技術，在現今講求低成本、高品質、產品研發週期短的基本架構下，本計 畫提出了低溫多晶矽薄膜電晶體製程由九道光罩轉八道光罩之光罩縮減製程開發所需 之元件與電路規格，以及元件可靠度量測及劣化機制之研究。光罩縮減開發之主要省略 通道摻雜之光罩製程，並直接調整藉由不同通道摻雜B2H6之劑量, 找出可以符合原來九 道光罩製程所需之元件特性及驅動電路之消費電流規格，以達到減少光罩相關製程時間 與材料成本，如此也可以增加整個產能的需求。在元件電性方面，八道光罩縮減製程造 成N-通道與 P-通道臨界電壓偏移，使得(Vth,n-Vth,p)範圍比九道光罩範圍為小，藉由調整 通道摻雜 B2H6 之劑量調整可以使(Vth,n-Vth,p) 範圍仍在合格的範圍，另外必須確認驅動 電路之消費電流是否仍在規格範圍內。 在元件可靠度及劣化之研究方面，目前 TFT-LCD 液晶顯示器幾乎皆為成熟的非晶 矽薄膜電晶體技術，但是非晶矽薄膜電晶體主要是由 N-通道所構成，而 N-通道薄膜電 晶體元件的可靠度與劣化特性，在成熟的非晶矽薄膜電晶體技術已經有深入的探討與廣 泛的研究成果。而低溫多晶矽薄膜電晶體的驅動電路由主要由CMOS 元件包括 N-通道 與 P-通道所構成，為了有良好的元件及電路特性，必須確認 N-通道與 P-通道的可靠度 量測及劣化機制之研究。藉由 N-/P-通道低溫多晶矽薄膜電晶體之元件負偏壓溫度不穩

定度(NBTI)及 PMOS 光可靠度(Photo reliability)測試，可以確認低溫多晶矽薄膜電晶體

應用在CMOS 的電路是否穩定。

由八道光罩縮減製程比較九道光罩製程其 NBTI 之比較，在溫度變化對 8-mask 與

9-mask 製程的 NMOS 元件電性 mobility、Ion 、Ioff degradation 對溫度之劣化程度 8-mask

較9-mask 製程為低。而由 P-type TFT 的 NBTI model 參數萃取後得知 n: 0.11~0.16，亦

即8-mask 與 9-mask 製程之 Vth shift 隨著 stress 時間增加的指數關係相近。若與文獻之

PMOS LTPS-TFT NBTI model 所得到的 n 值約在 0.28~0.34，可知不論統寶 8-mask 與

9-mask 製程之 PMOS LTPS-TFT 其 NBTI stress 後之 Vth shift 程度都較文獻為小。而

8-mask 製程 PMOS 元件 Vth shift 值對 Vg電壓變化的關係大於9-mask 製程。且沒有通

道摻雜製程(9-mask)PMOS 元件之活化能較有通道摻雜製程(8-mask)為高，因此 8-mask

製程PMOS 之 mobility 與 S.S. degradation (Vg= -25 V 除外)均較 9-mask 製程為大，這可

能與 8-mask 製程之 PMOS 元件有進行通道摻雜 B2H6造成較低的 activation energy 有

關。

PMOS 的光漏電流 (Photo Leak Current)是隨著照光的強度，而不是與波長改變，如

此可以推得，比較9-mask 光罩製程， 8-mask 光罩製程方式其主要是省略 Channel Doping

Mask，並直接將 B2H6 劑量摻雜到 PMOS 的通道中，使得基板在背光源的照射下，更

多載子電流的移動，連帶的造成 Vth shift 的變化更大、Field-Effect Mobility、Ion(-10V)

英文摘要

Low-temperature poly-Si (LTPS) thin film transistors (TFTs) have attracted much attention for AMLCD and AMOLED. Application due to their high mobility and capability of realizing integrated circuits on glass.

Introducing LTPS-TFT technology into TFT-LCD products can reduce materials cost, simple design, product reliability, and development cycle time. In this project, we proposed to investigate the device characteristics, e.g. Vth shift, sub-threshold swing degradation、TFT on current degradation and reliability test of CMOS reduced mask devices by adjusting the channel doping dosage.

N-TFT devices characteristics had been extensively studied by a-Si TFT process, but P-TFT devices reliability studies are still not very clear. LTPS-TFT driving circuits were composed CMOS devices, composed of N-/P-Channel TFT comparing with a-Si TFT process. The reliability issues of P-type LTPS-TFTs are special importance in practical application. In this study, temperature reliability had been investigated for N-/P-channel LTPS-TFT devices of 8-mask and 9-mask LTPS processes. NMOS devices of 8-mask showed lower mobility, sub-threshold swing, Ion, and Ioff degradation than 9-mask devices. Effects of negative bias

temperature instability (NTBI) had been conducted into PMOS devices. PMOS device of 8-mask process was shown worse mobility and sub-threshold swing degradation than the same device of 9-mask due to larger threshold voltage shift with applied gate voltage and lower activation energy than the device of 9-mask process.

Ioff values were increased with increasing of backlight integral intensity of yellow-green

color LEDs. Nevertheless, Ioff variations with different wavelengths of LEDs included

yellow-green, blue and white-color at same backlight intensity are not very obvious. Threshold voltage, Vth was shifted to positive values by increasing backlight intensity of

yellow-green color LEDs. Same Ioff and Vth shift variations of the PMOS device with

W/L=50/5 with backlight integral intensity were revealed.

Keywords：

Low-temperature Poly-silicon Thin Film Transistor，低溫多晶矽薄膜電晶體 Channel Doping，通道摻雜

Reduce mask，光罩縮減

Device Reliability Test，元件可靠度測試

目錄

中文摘要... I 英文摘要...II 目錄... III 圖目錄...V 表目錄...VII 1. 前言... 1 2. 研究目的... 2 3. 研究方法... 2 3.1 量測機台介紹... 2 3.2 量測條件及項目... 3 3.2.1 LTPS低溫多晶矽通道摻雜縮減製程之元件可靠度與劣化之研究... 3 3.2.2 低溫多晶矽薄膜電晶體(LTPS TFTs)電性分析- PMOS光可靠度分析 ... 4 4. 實驗結果與討論... 5

4.1 CMOS 8 mask Channel Doping 製程調整與電性規格... 5

4.1.1 CMOS 8 mask Channel Doping 劑量... 5

4.1.2 Vth Gauss Distribution ... 6

4.1.3 Average Data Comparison ... 7

4.1.4 ART-IVDD Comparison ... 8

4.1.5 ART-VDD OUT Comparison... 9

4.1.6 ART-VEE OUT Comparison ... 10

4.2 八道光罩製程對九道光罩N-type LTPS-TFT V.S.不同溫度變化之電性分析...11 4.2.1 Id-Vg curve ...11 4.2.2 Threshold Voltage ... 12 4.2.3 Sub-threshold Swing... 13 4.2.4 Mobility... 14 4.2.5 Ion(10V) ... 15 4.2.6 Ioff(10V)... 16 4.3 八道光罩對九道光罩製程P-type LTPS-TFT V.S.不同溫度變化之電性分析 .... 18 4.3.1 Id-Vg curve ... 18 4.3.2 Threshold Voltage ... 19 4.3.3 Sub-threshold Swing... 20 4.3.4 Mobility... 21 4.3.5 Ion(10V)... 22 4.3.6 Ioff(-10V) ... 23 4.4 八道光罩對九道光罩製程P-type LTPS-TFT 之NBTI電性劣化分析 ... 25

4.4.1 Id-Vd curve before and after NBTI Stress ... 25

4.4.2 Id-Vg Transfer Characteristics before and after NBTI Stress... 26

4.4.3 Vth shift V.S. Stress Time ... 27

4.4.4 Vth shift V.S. Stress Voltage ... 28

4.4.5 Vth shift V.S. 溫度倒數變化 1/kT ... 29

4.4.6 NBTI MODEL 參數萃取與劣化分析 ... 30

4.5 低溫多晶矽薄膜電晶體(LTPS TFTs)電性分析 — PMOS光可靠度分析... 33

圖目錄

圖1. 1 CMOS 9 mask 與 8 mask之TFT製程之比較示意圖 ... 1

圖4. 36 9-mask Id-Vd特性曲線 ... 25 圖4. 37 8-mask Id-Vg特性曲線 ... 26 圖4. 38 9-mask Id-Vg特性曲線 ... 26 圖4. 39 8-mask Vth shift對stress時間關係... 27 圖4. 40 9-mask Vth shift對stress時間關係... 27 圖4. 41 8-mask Vth shift對Vg關係... 28 圖4. 42 9-mask Vth shift對Vg關係... 28 圖4. 43 8-mask Vth shift對 1/kT關係 ... 29 圖4. 44 9-mask Vth shift對 1/kT關係 ... 29

圖4. 45 8-mask -　u % v.s. stress temperature... 31

圖4. 46 9-mask -　u % v.s. stress temperature... 31

圖4. 47 8-mask 　S.S. % v.s. stress temperature... 32

圖4. 48 9-mask 　S.S % v.s. stress temperature... 32

圖4. 49 8-mask PMOS在各種照光下(黃綠、白、藍)所產生的ID-VG比較 (W/L=5/5,VD =-10V) ... 33

圖4. 50 8-mask PMOS 無背光與背光ID-VG (W/L=5/5,VD=-10V)，左下角插 圖為其他尺寸PMOS ID-VG (W/L=5,VD=-10V)... 34

圖4. 51 8-mask PMOS無背光與背光ID-VG (W/L=5/5,VD=-0.1V)，左下角插圖 為其他尺寸PMOS ID-VG比較W/L=5,VD=-0.2V) ... 35

圖4. 52 8-mask PMOS Vt shift (V)，以黃綠背光板(3.7V)量測Vt為基準... 36

圖4. 53 9-mask PMOS Vt shift (V) 以黃綠背光板(3.7V)量測Vt為基準... 36

圖4. 54 8-mask PMOS △S.S (%)，以黃綠背光板(3.7V)量測S.S為基準 ... 37

圖4. 55 9-mask PMOS △S.S (%)，以黃綠背光板(3.7V)量測S.S為基準 ... 37

圖4. 56 8-mask PMOS △μ (%)，以黃綠背光板(3.7V)量測μ為基準 ... 38

圖4. 57 9-mask PMOS △μ (%)，以黃綠背光板(3.7V)量測μ為基準 ... 38

圖4. 58 8-mask PMOS △Ion(-10V) (%)，以黃綠背光板(3.7V)量測Ion(-10V) 為基準... 39

圖4. 59 9-mask PMOS △Ion(-10V) (%)，以黃綠背光板(3.7V)量測Ion(-10V) 為基準... 39

圖4. 60 8-mask PMOS △Ioff(-10V) (%)，以黃綠背光板(3.7V)量測Ioff(-10V) 為基準... 40

圖4. 61 9-mask PMOS △Ioff(-10V) (%)，以黃綠背光板(3.7V)量測Ioff(-10V) 為基準... 40

圖4. 62 8-mask PMOS 無背光與背光JD-VD (W/L=5/5,VG=-2V)，具有振盪漣波 現象... 41

圖4. 63 8-mask PMOS 無背光與背光JD-VD (W/L=50/5,VG=-2V)，不具有振 盪漣波現象... 42

圖4. 64 8-mask PMOS JD shift (A/cm2)，以黃綠背光板(3.7V)量測JD為基準 ... 42

表目錄

表4. 1 8mask與 9mask不同摻雜的IVDD對照表... 8 表4. 2 8mask與 9mask不同摻雜的VDDOUT對照表... 9 表4. 3 8mask與 9mask不同摻雜的VEEOUT對照表... 10 表4. 4 8-mask NMOS各參數之變化 ... 17 表4. 5 9-mask NMOS各參數之變化 ... 17 表4. 6 8-mask PMOS各參數之變化... 24 表4. 7 9-mask PMOS各參數之變化... 24

表4. 8 8-mask PMOS NBTI model各參數值之比較... 30

表4. 9 9-mask PMOS NBTI model各參數值之比較... 30

1. 前言

所謂低溫多晶矽（Low Temperature Poly-Silicon, LTPS）是新一代薄膜電晶體(TFT)液晶顯示 器（TFT LCD）的製造流程。LTPS TFT 與傳統非晶矽（a-Si）TFT 最大的差異在於，LTPS 的薄 膜電晶體經過雷射回火（Laser Anneal）的製程步驟，將非晶矽（a-Si）的薄膜轉變為多晶矽（Poly-Si） 薄膜層，可大幅提升電晶體的載子移動率達200 倍以上（~0.5cm2/V.sec. vs.~100cm2/ V.sec）。TFT 目前技術分為非晶矽(a-Si TFT)與多晶矽(Poly-Si TFT)二種，市面上所見的 TFT-LCD 幾乎都是非 晶矽(a-Si) TFT，為目前成熟的技術。LTPS- TFT 主要藉由雷射退火製程形成多晶矽結構，多晶矽 的電晶體電子移動速度較非晶矽提高百倍，具顯示畫面反映速度快、高亮度、及高解析度等優點， 此外對成本的降低也有助益。但LTPS 製程技術與 a-Si TFT 製程技術比較起來 LTPS 製程技術較 為繁雜， a-Si TFT 所需光罩一般為 5 道，LTPS-TFT 所需的光罩一般為 9 道，因此 LTPS-TFT 在 黃光製程花費最多時間的曝光會對製程效率有不可漠視的影響。

CMOS 9 mask 與 8 mask 之 TFT 製程之比較示意圖如圖 1.1 所示，原始 CMOS 9 mask 製程

在Channel Doping 前會先上光阻在利用曝光原理僅將 PMOS 以光阻擋住，使 NMOS 可順利的將

離子植入，而8 mask 方式其主要是省略 Channel Doping Mask 並直接調整其 Channel Doping 之

B2H6 劑量，以確認畫素與驅動電路可正常動作且節省 Channel Photo 所需上光阻的成本與節省曝

光時間。LTPS-TFT 其面板驅動電路及畫素驅動方式如圖 1.2 所示，畫素驅動因為有 VVEE , 較不

會 受 臨 界 電 壓 (threshold voltage) 飄移影響，而面板周邊驅動電路則會因為元件臨界電壓

(threshold voltage, Vth) 趨近於 0 ，造成消費電流上升，因此 TFT device 之消費性電流與臨界電

壓之變化為選定Channel doping 劑量的主要依據，本研究會觀察 LTPS-TFT 元件之消費性電流與

臨界電壓之變化來選定最佳化的條件。

圖1. 2 面板驅動電路及畫素驅動方式

2. 研究目的

本計畫的目的是在於探討與研究CMOS 8 mask 製程，並調整 Channel Doping 之 B2H6劑量以

利TFT 能與一般 CMOS 9 mask 製程之 TFT 一樣正常動作，並維持其應有的優良特性。

在元件可靠度及劣化之研究方面，目前 TFT-LCD 液晶顯示器幾乎皆為成熟的非晶矽薄膜電

晶體技術，但是在非晶矽薄膜電晶體主要是由N-type TFT 所構成，而 N-type TFT 的可靠度與劣

化特性，在成熟的非晶矽薄膜電晶體技術已有深入的探討與廣泛的研究成果。而低溫多晶矽薄膜

電晶體的驅動電路主要由CMOS 元件包括 N-type 與 P-type 元件所構成，為了有良好的元件及電

路特性，目前低溫多晶矽薄膜電晶體 P-type TFT 之負偏壓不穩定性(Negative Bias Temperature

Instability; NBTI）大部份是在閘極加上一高的偏壓加速其劣化以及當元件操作在不同溫度之下後

量測元件之ID-VGS 轉換特性曲線(transfer curve)，以求取元件臨界電壓偏移(Vth shift)、次臨界電

壓(sub-threshold swing, S.S.)劣化(degradation)、TFT 的開啟電流劣化(Ion degradation)等。藉由 P-通道元件負偏壓溫度不穩定度以及九道光罩製程與八道光罩製程在不同溫度下的參數變化，可以

確認低溫多晶矽薄膜電晶體應用在CMOS 的驅動電路是否穩定。

雖然光漏電流 (Photo Leak Current)，造成 LCD 的影像品質下降，並且增加功率的消耗，但 背光 (Backlight)的重要性，往往被製程上被忽略 [12]，因此該論文在實驗中，選擇了幾組不同 W/L (Width/Length)的 PMOS，利用不同的 LCD 背光模組 - 白、藍、黃綠，並且改變其背光板的

背光強度，讓TFT Glass Substrate 曝露在該背光光線之下產生不同 I-V 曲線，藉由分析 I-V 曲線、

臨界電壓(Threshold Voltage)、臨界擺幅 (Sub-Threshold Swing, S.S.)、場效電子遷移率 (Field-Effect

Mobility, μ)、驅動電流 (Drive Current, ION)、關閉電流 (Off Current, Ioff)，探討光漏電流 (Photo Leak

Current)對 TFT 所造成的問題。

3. 研究方法

3.1 量測機台介紹

3.2 量測條件及項目

3.2.1 LTPS低溫多晶矽通道摻雜縮減製程之元件可靠度與劣化之研究 (1)量測條件與參數

ID-VG：VG sweep：15V～-15V、VD step：-0.1V、-10V (PMOS), 0.1V、10V (NMOS)

ID-VD：VG step：-2V~-10V、VD sweep：0V～-12V (PMOS)

量測參數：ID-VD 特性曲線、ID-VG 轉換特性曲線、臨界電壓 Vth (ID=1nA*W/L)、載子移動率

μ(VD=0.1V)、次臨界擺幅 S.S. (VD=0.1V)、ION(VD=10V)、IOFF(VD=10V)。

(2)量測項目 8-mask V.S. 9-mask – 元件尺吋W(um)/L(um)：5/3.6、5/5、5/6，元件種類：P-type TFT、N-type TFT – 溫度變化的影響條件為：25 ℃ 、50 ℃ 、75 ℃ 、100 ℃ 、125℃ NBTI – 元件尺吋W(um)/L(um)：50/5

– Stress Voltage, VG (v)：-20、-25、-30，元件種類：P-type TFT

– Stress Time, t (s)：1~1000

– Stress Temperature, T (℃)：25、75、125

3.2.2 低溫多晶矽薄膜電晶體(LTPS TFTs)電性分析- PMOS光可靠度分析 (1)測量條件及項目

8 & 9 Mask Process PMOS 元件尺寸 W(μm)/L(μm)：5/3.6、5/5、5/6、50/3.6、50/5、50/6 ID-VG Characteristics：VD = 0.1V、10V，Vs = GND，VG = -15~15V

ID-VD Characteristics：VD= -0 ~ -15V，VS=GND,VG= -2V

Backlight light source: yellow-green at V=3.7V, 4.5V, 5V, 5.5V、white、blue wavelength

4. 實驗結果與討論

4.1 CMOS 8 mask Channel Doping 製程調整與電性規格 4.1.1 CMOS 8 mask Channel Doping 劑量

圖4. 1 TEG / Vth (AR1831500) 比較圖

圖4. 2 Vth 3S(AR18315) 比較圖

4.1.3 Average Data Comparison

圖4. 7 不同摻雜時的 IVDD

圖 4.7 可知沒摻雜時正電壓過低，即使 IVDD 很高但仍然會造成不必要的耗損，CH=1.2E12

的電壓範圍與9mask 相似，且 IVDD 還比 9mask 高，而 CH=2E12 的負電壓則太低，IVDD 也比

4.1.4 ART-IVDD Comparison

圖4. 8 為不同摻雜濃度的 IVDD

表4. 1 8mask 與 9mask 不同摻雜的 IVDD 對照表

8 Mask 9 Mask

CH=Non CH=1.2E12 CH=2.0E12 CH=2.0E12

Max 0.49 0.34 0.28 0.33

Min 0.40 0.23 0.18 0.16

4.1.5 ART-VDD OUT Comparison

圖4. 9 不同摻雜濃度的 VDDOUT

表4. 2 8mask 與 9mask 不同摻雜的 VDDOUT 對照表

8 Mask 9 Mask

CH=Non CH=1.2E12 CH=2.0E12 CH=2.0E12

Max 8.76 9.08 9.07 9.08

Min 7.94 8.46 8.63 9.07

4.1.6 ART-VEE OUT Comparison

圖4. 10 不同摻雜濃度的 VEEOUT

表4. 3 8mask 與 9mask 不同摻雜的 VEEOUT 對照表

8 Mask 9 Mask

CH=Non CH=1.2E12 CH=2.0E12 CH=2.0E12

Max -1.84 -4.76 -4.13 -4.86

Min -4.34 -4.95 -4.90 -4.93

Avg -3.12 -4.89 -4.66 -4.92

圖 4.8、4.9、4.10 中 CH=1.2E12 的 IVDD、VDDOUT，VEEOUT 都與 9mask 的近似，雖然

圖4.8 的 CH=2E12 IVDD 也與 9mask 接近但在 VDDOUT 與 VEEOUT 都沒有 CH=1.2E12 的好，

因此不被採用，而表4.1、表 4.2、表 4.3 能看出摻雜在 CH=1.2E12 的濃度時，其電壓幾乎是與 9mask

4.2 八道光罩製程對九道光罩N-type LTPS-TFT V.S.不同溫度變化之電性分析 4.2.1 Id-Vg curve

Id-Vg curve of Vd=10V W/L=5/5

1.00E-13 1.00E-11 1.00E-09 1.00E-07 1.00E-05 1.00E-03 1.00E-01 1.00E+01 -20 -10 0 10 20 Vgs(V) Id S (A ) Temperature(℃)=25 Temperature(℃)=50 Temperature(℃)=75 Temperature(℃)=100 Temperature(℃)=125

圖4. 11 8-mask NMOS 的 Ids-Vgs 曲線

Id-Vg curve of Vd=10V W/L=5/5

1.00E-14 1.00E-12 1.00E-10 1.00E-08 1.00E-06 1.00E-04 1.00E-02 1.00E+00 -20 -15 -10 -5 0 5 10 15 20 Vgs(V) Id S (A ) Temperature(℃)=25 Temperature(℃)=50 Temperature(℃)=75 Temperature(℃)=100 Temperature(℃)=125

4.2.4 Mobility 0 20 40 60 80 100 120 140 160 0 20 40 60 80 100 120 14

Temperature (℃ )

M

o

b

ilit

y

(c

m

2

/V

S

)

0 W/L=5/3.6 W/L=5/5 W/L=5/6

圖4. 17 8-mask NMOS 不同溫度下的 Mobility

0 20 40 60 80 100 120 140 160 0 20 40 60 80 100 120 1

Temperature (℃ )

Mo

b

il

it

y

(c

m

2

/V

S

)

40 W/L=5/3.6 W/L=5/5 W/L=5/6

4.2.5 Ion(10V) 0.0E+00 5.0E-05 1.0E-04 1.5E-04 2.0E-04 2.5E-04 3.0E-04 0 20 40 60 80 100 120 140

Temperature (℃ )

Ion

10V

(A

)

W/L=5/3.6 W/L=5/5 W/L=5/6

圖4. 19 8-mask NMOS 不同溫度下的 Ion(10V)

0.0E+00 5.0E-05 1.0E-04 1.5E-04 2.0E-04 2.5E-04 3.0E-04 0 20 40 60 80 100 120 140

Temperature (℃ )

Ion10V

(A

)

W/L=5/3.6 W/L=5/5 W/L=5/6

4.2.6 Ioff(10V) 0.0E+00 1.0E-10 2.0E-10 3.0E-10 4.0E-10 5.0E-10 6.0E-10 7.0E-10 0 20 40 60 80 100 120 140

Temperature (℃ )

Io

ff-1

0

V

(A

)

W/L=5/5 W/L=5/6 W/L=5/3.6

圖4. 21 8-mask NMOS 不同溫度下的 Ioff(10V)

0.0E+00 1.0E-10 2.0E-10 3.0E-10 4.0E-10 5.0E-10 6.0E-10 7.0E-10 0 20 40 60 80 100 120 140

Temperature (

℃ )

Io

ff-1

0

V

(A

)

W/L=5/3.6 W/L=5/5 W/L=5/6

表4. 4 8-mask NMOS 各參數之變化 W(um)/L(um) 5/3.6 5/5 5/6 Vth shift -0.43 -0.30 -0.32 ΔS.S.(%) 37.89 20.49 16.77 ΔMobility(%) 0.67 -8.74 -4.57 ΔIon(%) -6.70 -7.47 -4.08 ΔIoff(%) 4036.47 10524.49 9516.29 表4. 5 9-mask NMOS 各參數之變化 W(um)/L(um) 5/3.6 5/5 5/6 Vth shift -0.02 -0.37 -0.34 ΔS.S.(%) 27.61 11.94 22.60 ΔMobility(%) -31.08 -14.85 -6.94 ΔIon(%) -13.49 -8.30 -5.38 ΔIoff(%) 13255.10 13816.23 11997.26

由圖4.11 與 4.12 可知 NMOS 元件 8-msak 跟 9-mask 的 Id–Vg 曲線，從圖可知當溫度上升時

漏電流也會隨之增加，由表4.4 與 4.5 可知 8-mask 的 Ioff 較 9-mask 的 Ioff 小。由圖 4.13 與 4.14

可得知NMOS 8-mask 與 9-mask 之 Vth 都會隨著溫度的增加而隨之下降。圖 4.15、4.16 為不同尺

寸之8-mask 與 9-mask 的 S.S.都隨著溫度升高而上升。圖 4.17 與 4.18 為 Mobility，似忽有先降在

升的趨勢，8-mask 優於 9-mask。圖 4.19、4.20、4.21、4.22 為各尺寸之 Ion 與 Ioff，其 8-mask 之

4.3 八道光罩對九道光罩製程P-type LTPS-TFT V.S.不同溫度變化之電性分析 4.3.1 Id-Vg curve

圖4. 23 8-mask PMOS 的 Ids-Vgs 曲線

4.3.4 Mobility 0 20 40 60 80 100 120 140 0 20 40 60 80 100 120 14

Temperature (℃ )

M

o

b

il

ity

(c

m

2

/V

S

)

0 W/L=5/3.6 W/L=5/5 W/L=5/6

圖4. 29 8-mask PMOS 不同溫度下的 Mobility

0 20 40 60 80 100 120 140 0 20 40 60 80 100 120 140

Temperature (℃ )

M

o

b

ili

ty

(cm

2

/V

S

)

W/L=5/3.6 W/L=5/5 W/L=5/6

4.3.5 Ion(10V) 0.0E+00 2.0E-05 4.0E-05 6.0E-05 8.0E-05 1.0E-04 1.2E-04 1.4E-04 1.6E-04 1.8E-04 2.0E-04 0 20 40 60 80 100 120 140

Temperature

Io

n

(A

)

W/L=5/3.6 W/L=5/5 W/L=5/6

圖4. 31 8-mask PMOS 不同溫度下的 Ion(-10V)

0.0E+00 2.0E-05 4.0E-05 6.0E-05 8.0E-05 1.0E-04 1.2E-04 1.4E-04 1.6E-04 1.8E-04 0 20 40 60 80 100 120 140

Temperature(℃ )

Io

n

(A

)

W/L=5/3.6 W/L=5/5 W/L=5/6

4.3.6 Ioff(-10V) 0.0E+00 2.0E-11 4.0E-11 6.0E-11 8.0E-11 1.0E-10 1.2E-10 0 20 40 60 80 100 120 140

Temperature

Io

ff(A

)

W/L=5/3.6 W/L=5/5 W/L=5/6

圖4. 33 8-mask PMOS 不同溫度下的 Ioff (-10V)

0.0E+00 2.0E-11 4.0E-11 6.0E-11 8.0E-11 1.0E-10 1.2E-10 0 20 40 60 80 100 120 140

Temperature(℃ )

Io

ff(A

)

W/L=5/3.6 W/L=5/5 W/L=5/6

表4. 6 8-mask PMOS 各參數之變化 W(um)/L(um) 5/3.6 5/5 5/6 Vth shift 0.46 0.42 0.41 ΔS.S.(%) 21.52 11.62 7.49 ΔMobility(%) -1.02 -11.13 -11.30 ΔIon(%) 3.20 -1.65 -2.23 ΔIoff(%) 99.00 93.14 93.24 表4. 7 9-mask PMOS 各參數之變化 W(um)/L(um) 5/3.6 5/5 5/6 Vth shift 0.33 0.41 0.41 ΔS.S.(%) 23.27 20.16 12.44 ΔMobility(%) -16.74 -18.91 -16.20 ΔIon(%) -3.99 -5.28 -5.15 ΔIoff(%) 84.55 99.43 98.69

由圖4.23、4.24 在 Vd=-10V 之 Id–Vg曲線，可知8-mask PMOS 之 Ioff 較 9-mask PMOS 大，

不8-mask 或 9-mask NMOS 或 PMOS 漏電流都會隨著溫度上升而增加。由圖 4.25、4.26 可知道

PMOS 8-mask 與 9-mask 的 Vth 皆會隨著溫度上升而增加。圖 4.27 與 4.28 為 PMOS 8-mask 與 9-mask

的Sub-threshold Swing，會隨著溫度的增加而上升，8-mask 較 9-mask 小。圖 3-22、3-23 為 PMOS

8mask 跟 9-mask 的 Mobility，8-mask 各尺寸皆比 9-mask 來的低。圖 4.29、4.30、4.31、4.32 為 PMOS 8-mask 與 9-mask 的 Ion 與 Ioff 隨溫度之劣化程度在不同製程並無差異，不過在不同元件

尺吋之8-mask PMOS L 越小則 Ioff 越小，9-mask PMOS 則與其相反，這可能是因為 8-mask PMOS

製程時有摻雜B2H6，造成L 愈大 Ioff電流愈大，但9-mask 製程 PMOS 沒有摻雜 B2H6就呈現橫向

4.4 八道光罩對九道光罩製程P-type LTPS-TFT 之NBTI電性劣化分析 4.4.1 Id-Vd curve before and after NBTI Stress

圖4. 35 8-mask Id-Vd特性曲線

4.4.2 Id-Vg Transfer Characteristics before and after NBTI Stress

4.4.3 Vth shift V.S. Stress Time

圖4. 39 8-mask Vth shift 對 stress 時間關係

4.4.4 Vth shift V.S. Stress Voltage

圖4. 41 8-mask Vth shift 對 Vg 關係

4.4.5 Vth shift V.S. 溫度倒數變化 1/kT

圖4. 43 8-mask Vth shift 對 1/kT 關係

圖4. 44 9-mask Vth shift 對 1/kT 關係

由圖4.35、4.36、4.37、4.38 分別為 8-mask 與 9-mask 製程之 PMOS 元件經過 NBTI stress 之

電流輸出與轉換特性曲線圖。Stress 條件為在 T=125oC 下 Vg=-30 V 時間為 1000 sec，元件尺寸

為W/L= 50/5 um。從圖 4.37、4.38 經過 NBTI stress 之後 PMOS 之 Vth shift 均朝負的 Vg電壓方向

偏移。圖4.35、4.36 之經過 NBTI stress 後驅動電流 Ion 劣化原因有二：一為 PMOS Vth shift；另

4.4.6 NBTI MODEL 參數萃取與劣化分析

根據LTPS-TFT 與 PMOS NBTI model 得到下列關係式，其中　 Vth為Vth shift 值，t、T、VG

分別為NBTI stress time、溫度、閘極電壓，而 n, Ea, C 分別為指數常數、活化能與電壓之 fitting

常數。

th

V

Δ

∝

_{t e}

n (−Ea/kT)

_e

C VG

由圖4.39、4.40、4.41、4.42、4.43、4.44 分別為 8-mask 與 9-mask PMOS 製程之 Vth shift 對

stress time, stress voltage, stress temperature 之關係。經過 NBTI model 萃取出的常數 n, C, Ea 值分

別列在表4.8 與 4.9。圖 4.39、4.40 呈現出 Vth shift 值隨著 stress 時間增加而增加並呈現出指數關

係，而不同製程之指數常數n: 0.11~0.16，亦即 8-mask 與 9-mask 製程之 Vth shift 隨著 stress 時間

增加的指數關係相近。但是若與文獻之 PMOS LTPS-TFT NBTI model 所得到的 n 值約在

0.28~0.34，可知不論統寶 8-mask 與 9-mask 製程之 PMOS LTPS-TFT 其 NBTI stress 後之 Vth shift

程度都較文獻為小。由圖4.41、4.42、4.43、4.44 呈現出 NBTI degradation 隨著 Vg 電壓與溫度增

加而增加，這表示NBTI degradation 會被電壓與溫度活化。根據圖 4.41、4.42 顯示出萃取之參數

C 約在 0.1~0.21，亦即 8-mask 製程 PMOS 元件 Vth shift 值對 Vg 電壓變化的關係大於 9-mask 製

程(T=75℃經過參數萃取求得 C 較小除外)，亦即 C 值的差異與有無 PMOS 通道摻雜製程有關。 由圖 4.43、4.44 之 Arrhenius plot 萃取出活化能 Ea，8-mask PMOS 製程之活化能約在 0.12~0.16 eV，而 9-mask PMOS 製程之活化能約在 0.18~0.25 eV，亦即沒有通道摻雜製程(9-mask)PMOS 元 件之活化能較有通道摻雜製程(8-mask )為高。我們也對 8-mask 與 9-mask 製程 NBTI stress 後之 S.S. 與 mobility degradation 程度進行分析，圖 4.45, 4.46 與 4.47, 4.48 分別顯示 8-mask 製程 PMOS

之mobility 與 S.S. degradation (Vg= -25 V 除外)均較 9-mask 製程為大，這可能與 8-mask 製程之

PMOS 元件有進行通道摻雜 B2H6造成較低的activation energy 有關。

表4. 8 8-mask PMOS NBTI model 各參數值之比較

Vg=-20V Vg=-25V Vg=-30V n 0.11 0.14 0.15 T=25℃ T=75℃ T=125℃ C 0.21 0.11 0.21 Vg=-20V Vg=-25V Vg=-30V Ea (eV) 0.16 0.14 0.12

表4. 9 9-mask PMOS NBTI model 各參數值之比較

Vg=-20V Vg=-25V Vg=-30V

n 0.11 0.14 0.16

T=25℃ T=75℃ T=125℃

C 0.1 0.17 0.17

圖4.45 8-mask -Δu % vs. stress temperature

圖4. 47 8-mask ΔS.S. % vs. stress temperature

4.5 低溫多晶矽薄膜電晶體(LTPS TFTs)電性分析-PMOS光可靠度分析

圖 4.49 顯示在 W/L=5/5、VD=0.1V 的條件下照射不同背光與強度下所產生的 ID-VG 特性曲

線(ID-VG Compare)，分析圖 4.49、圖 4.50 以及表 4.10，發現 Ioff(-10 V)明顯的在不同的背光強度

照射下，會隨著背光強度增加造成Ioff(-10V)的值愈來愈大，反觀在相似背光強度、不同的背光波

長(白、藍、黃綠)下，其變化反而不那麼的明顯，這或許和光子撞擊 P-N 接面(P-N Junction)時會 引起電子電洞對(electron-hole pair)有關，帶電的載子會貢獻一部分電流成為普通電流(normal

current)造成 Ioff(-10 V)的值增加。因此，當背光源的背光強度愈來愈強時，造成光子能量(Energy

Photon)也隨著愈來愈大，進而影響了 Ioff(-10V) 隨之增加。 1.E-13 1.E-12 1.E-11 1.E-10 1.E-09 1.E-08 1.E-07 1.E-06 1.E-05 1.E-04 1.E-03 -5 -4 -3 -2 -1 0 1 2 3 4 5

Gate voltage(V)

Dr

ai

n cu

rr

en

t (

A

)

Not Backlight White Blue Green-Yellow (3.7V) Green-Yellow (4.5V) Green-Yellow (5V) Green-Yellow (5.5V)

1.E-13 1.E-12 1.E-11 1.E-10 1.E-09 1.E-08 1.E-07 1.E-06 1.E-05 1.E-04 1.E-03 -5 -4 -3 -2 -1 0 1 2 3 4 5

Gate voltage(V)

D

rai

n cu

rr

en

t (

A

)

Not Backlight Green-Yellow (3.7V) Green-Yellow (4.5V) Green-Yellow (5V) Green-Yellow (5.5V)

圖4. 50 8-mask PMOS 無背光與背光 ID-VG (W/L=5/5,VD=-10V)，左下角插圖為其他尺寸 PMOS

ID-VG (W/L=5,VD=-10V) 表4. 10 Backlight related parameters

Backlight Central Wavelength (nm) Intensity (x10_units) 6)(arbitrary

圖4.51 顯示在相同的 W/L，不同 VG值(VD=-0.1V)下，Vt (Threshold Voltage)也會隨著背光源 的光源強度，曲線向正值 shift，這也意味了 Vth愈來愈小，這個推論是合理的。因為 Vth定義在 達到反轉狀態時所需要的閘極電壓，當曲線向正值 shift 時，所需的 ID反轉點也愈來愈低，因此 造成Vth的下降。這個現象在其他尺寸元件也可觀察到。 1.E-14 1.E-13 1.E-12 1.E-11 1.E-10 1.E-09 1.E-08 1.E-07 1.E-06 1.E-05 -5 -4 -3 -2 -1 0 1 2 3 4 5

Gate voltage(V)

D

ra

in

c

urre

nt

(A

)

Not Backlight Green-Yellow (3.7V) Green-Yellow (4.5V) Green-Yellow (5V) Green-Yellow (5.5V) 1.E-15 1.E-14 1.E-13 1.E-12 1.E-11 1.E-10 1.E-09 1.E-08 1.E-07 1.E-06 1.E-05 1.E-04 -1 -0.5 0 0.5 1 Gate voltage(V) D ra in c urren t ( A )

圖4. 51 8-mask PMOS 無背光與背光 ID-VG (W/L=5/5,VD=-0.1V)，左下角插圖為其他尺寸 PMOS

ID-VG 比較 W/L=5,VD=-0.2V)

比較相同8 道光罩製程 PMOS 元件(圖 4.52、4.54、4.56、4.58、4.60)，發現各元件尺寸變化

發現，以Green-Yellow (3.7V)所量測到光源強度的數值為基準與其他光源強度比較，當 Threshold

Voltage 隨著照光強度向正值 shift 時，Sub-Threshold Swing 會跟著上升，而 Field-Effect Mobility 會跟著變差，Ion(-10V)下降，Ioff(-10V)跟著上升，而將觀點拉到元件尺寸的比較，尺寸(L)愈大 的元件，Threshold Voltage shift 的程度也相對的愈大，而 Sub-Threshold Swing、Field-Effect Mobility、Ion(-10V)及 Ioff(-10V)卻是尺寸(L)愈小隨著背光強度增加變化率愈大，其次，再對 8 道光罩製程 PMOS 及 9 道光罩製程 PMOS 元件各參數做比較(圖 4.52 ~4.61)，Threshold Voltage 的 shift 變化率，8 道光罩製程與 9 道光罩製程相比，其 Vth 的 shift 程度，8 道光罩比 9 道光罩製程

變化更來的大，原因則為8 道光罩製程方式其主要是省略 Channel Doping Mask，並直接將 B2H6

劑量摻雜到 PMOS 的通道中，使得基板在背光源的照射下，更多載子電流的移動，連帶的造成

Vth shift 的變化更大。

除了Sub-Threshold Swing 的變化則是 8 道光罩比 9 道光罩來的低，而 Field-Effect Mobility、

-0.04 -0.02 0.00 0.02 0.04 0.06 0.08 0.10 0.12 0.14 0.16 2.5 3 3.5 4 4.5 5 5.5

Intensity (*10

5

,arbitrary units)

V

t s

hift (V

)

W/L=50/3.6 W/L=50/5 W/L=50/6

圖4. 52 8-mask PMOS Vth shift (V)，以黃綠背光板(3.7V)量測 Vth為基準

-0.04 -0.02 0.00 0.02 0.04 0.06 0.08 0.10 0.12 0.14 0.16 2.5 3 3.5 4 4.5 5 5.5

Intensity (*10

5

,arbitrary units)

V

t s

hift (V

)

W/L=50/3.6 W/L=50/5 W/L=50/6

0 5 10 15 20 25 30 35 40 45 50 2.5 3 3.5 4 4.5 5 5.5

Intensity (*10

5

,arbitrary units)

△

S.

S (

%

)

W/L=50/3.6 W/L=50/5 W/L=50/6 圖4. 54 8-mask PMOS △S.S (%)，以黃綠背光板(3.7V)量測 S.S 為基準 0 5 10 15 20 25 30 35 40 45 50 2.5 3 3.5 4 4.5 5 5.5

-14 -12 -10 -8 -6 -4 -2 0 2 2.5 3 3.5 4 4.5 5 5.5

Intensity (*105,arbitrary units)

△

μ(%

)

W/L=50/3.6 W/L=50/5 W/L=50/6 圖4. 56 8-mask PMOS △μ (%)，以黃綠背光板(3.7V)量測μ為基準 -14 -12 -10 -8 -6 -4 -2 0 2 2.5 3 3.5 4 4.5 5 5.5

-10 -9 -8 -7 -6 -5 -4 -3 -2 -1 0 2.5 3 3.5 4 4.5 5 5.5

Intensity (*105,arbitrary units)

△

Ion(

-10V

)(

%

)

W/L=50/3.6 W/L=50/5 W/L=50/6

圖4. 58 8-mask PMOS △Ion(-10V) (%)，以黃綠背光板(3.7V)量測 Ion(-10V)為基準

-10 -9 -8 -7 -6 -5 -4 -3 -2 -1 0 2.5 3 3.5 4 4.5 5 5.5

Intensity (*10

5

,arbitrary units)

△

Io

n(

-1

0V

)(%

)

W/L=50/3.6 W/L=50/5 W/L=50/6

0 100 200 300 400 500 600 700 800 900 1000 2.5 3 3.5 4 4.5 5 5.5

Intensity (*10

5

,arbitrary units)

△

Io

ff(-1

0V

)(%

)

W/L=50/3.6 W/L=50/5 W/L=50/6

圖4. 60 8-mask PMOS △Ioff(-10V) (%)，以黃綠背光板(3.7V)量測 Ioff(-10V)為基準

0 100 200 300 400 500 600 700 800 900 1000 2.5 3 3.5 4 4.5 5 5.5

Intensity (*10

5

,arbitrary units)

△

Io

ff(-1

0V

)(%

)

W/L=50/3.6 W/L=50/5 W/L=50/6

再者，將所量測到的ID-VD數據，透過數值處理， _D(A/cm )=2 D = D W*T W*430

I

I

J

_Å，以JD-VD(Current

Density - Drain Voltage)方式顯示曲線變化，曲線如圖 4.62 及圖 4.63 所示。我們在小尺寸(W=5)

元件的JD-VD 曲線發現一些振盪漣波 (Oscillation Ripple)現象，但在圖 4.63 (W=50) 時，卻發現

不到此現象。原因可能是小尺寸(W)元件，容易產生載子覆合的現象，因此造成振盪漣波的現象。

此外，比較4.62 及 4.63 發現，當元件尺寸(W)越大(L 相同) 時，JD shift 的變化程度越大，進而

可以推斷，JD shift 與 W 有關，而與 L 無關。其次，做 8 道製程及 9 道光罩製程的分析(圖 4.64、 4. 65)，發現 8 道光罩製程的 PMOS JD shift 程度，比 9 道光罩製程的 PMOS JD shift 程度還來的

450 550 650 750 850 950 1050 1150 1250 -6 -5.5 -5 -4.5 -4 -3.5 -3

Drain Voltage (V)

C

ur

re

nt Den

sity

(

A/c

m

2

)

Not Backlight Green-Yellow (3.7V) Green-Yellow (4.5V) Green-Yellow (5V) Green-Yellow (5.5V) 圖4. 63 8-mask PMOS 無背光與背光 JD-VD (W/L=50/5,VG=-2V)，不具有振盪漣波現象 -300 -200 -100 0 100 200 300 400 2.5 3 3.5 4 4.5 5 5.5

Intensity (*10

5

,arbitrary units)

0 5 10 15 20 25 30 35 40 45 2.5 3 3.5 4 4.5 5 5.5

Intensity (*10

5

,arbitrary units)

Vt

sh

if

t (

V

)

50/3.6 50/5 50/6

5. 結論

在溫度變化對 8-mask 與 9-mask 製程的 NMOS 元件電性 mobility、Ion 、Ioff degradation

對溫度之劣化程度8-mask 較 9-mask 製程為低，而 Vth shift (向負值偏移)、SS degradation 都隨著

溫度增加而增加，而不同製程與元件隨著溫度變化相近。在溫度變化對8-mask 較 9-mask 製程之

PMOS 元件在不同尺寸之 mobility degradation 程度為低，而不同製程與元件尺寸 Vth shift 隨著溫

度上升而增加(向正值偏移)，其餘特性劣化程度相近。

8-mask 與 9-mask PMOS 製程之 Vth shift 對 stress time、 stress voltage、stress temperature 之

關係，由P-type TFT 的 NBTI model 參數萃取後得知 n: 0.11~0.16，亦即 8-mask 與 9-mask 製程之

Vth shift 隨著 stress 時間增加的指數關係相近。但是若與文獻之 PMOS LTPS-TFT NBTI model 所

得到的n 值約在 0.28~0.34，可知不論統寶 8-mask 與 9-mask 製程之 PMOS LTPS-TFT 其 NBTI stress

後之Vth shift 程度都較文獻為小。參數 C 約在 0.1~0.21，亦即 8-mask 製程 PMOS 元件 Vth shift

值對Vg 電壓變化的關係大於 9-mask 製程(T=75oC 經過參數萃取求得 C 較小除外)，亦即 C 值的

差異與有無PMOS 通道摻雜製程有關。由 Arrhenius plot 萃取出活化能 Ea，8-mask PMOS 製程之

活化能約在0.12~0.16 eV，而 9-mask PMOS 製程之活化能約在 0.18~0.25 eV，亦即沒有通道摻雜

製程(9-mask)PMOS 元件之活化能較有通道摻雜製程(8-mask )為高，而 8-mask 製程 PMOS 之 mobility 與 S.S. degradation (Vg= -25 V 除外)均較 9-mask 製程為大，這可能與 8-mask 製程之 PMOS

元件有進行通道摻雜B2H6造成較低的activation energy 有關。

PMOS 的光漏電流 (Photo Leak Current)是隨著照光的強度，而不是與波長改變，如此可以推

得，當TFT 的背光過強時，會造成光漏電流 (Photo Leak Current)上升，進而影響到影像的品質

和許多不必要的功率消耗。這個問題，對於目前元件尺寸愈做愈小的現在，這類的問題也變的更

加的重要，如何找出適當的背光強度，即能使TFT LCD 能正常的顯示影像，卻又不影響影像的

品質，是值得再深入探討的問題。比較9 道光罩製程， 8 道光罩製程方式其主要是省略 Channel

Doping Mask，並直接將 B2H6 劑量摻雜到 PMOS 的通道中，使得基板在背光源的照射下，更多

載子流的移動，連帶的造成Vth shift 的變化更大、Field-Effect Mobility、Ion(-10V)以及 Ioff(-10V)

6. 參考文獻

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8. N. A. Hastas, C. A. Dimitriadis, J. Brini, and G. Kamarinos, “ Hot carrier induced degradation in short p-channel non-hydrogenated poly-Si TFTs,” IEEE Trans. Electron Devices, vol. 494, no 9, pp. 1552-1557, Sep. 2002.

9. C. E. Balt, E. H. Nicollian, and E. H. Poinderexter, “Mechanism of negative-bias-temperature-instability,” J. Appl. Phys. Vol. 63, no. 3, pp.1712-1720, Feb, 1991.

10. S. Ogawa and N. Shiono, “ Generalized diffusion-reaction model for the low-field charge-buildup instability at the Si-SiO2 interface, ”Phys. Rev. B. Condens. Matter, vol. 51, no. 7, pp. 4218-4230,

Feb. 1995.

11. D. K Schroder and J. A. Babcock, “ Negative bias temperature instability: Road to cross in deep sub-micron silicon semiconductor manufacturing, “J. Appl. Phys., vol. 94, no. 1, pp. 1-18, Jul. 2003.

12. Suzuki, K. Takeuchi, F. Ebiko,Y. Chida, M. Sasaki, N. “Analytical Photo Leak Current Model of Low Temperature CW Laser Lateral Crystallization,”Electron Devices Meeting, 2004 IEDM Technical Digest. IEEE International, pp.785- 788 .

7. 附錄

8. 計畫執行成果自評表

計 畫 類 別 ： □任務導向計畫 □整合型計畫

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個人計畫 所 屬 院 ( 部 ) ：

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工學院 □管理學院 □服務學院 □通識教育部 執 行 系 別 ： 光電系統工程系(中心) 計畫主持人：李憶興 職 稱：助理教授 計 畫 名 稱 ： 低溫多晶矽薄膜電晶體光罩縮減製程開發與元件可靠度之研究 計 畫 編 號 ：

MUST-97 光電-05

計 畫 執 行 時 間 ： 97 年 1 月 1 日 至 97 年 9 月 30 日 教 學 方 面 1.對於改進教學成果方面之具體成效： CMOS元件物理的了解與探討以及光電元件與應用原理的建立 。 2.對於提昇學生論文/專題研究能力之具體成效： 蒐 集 資 料 、 實 驗 規 畫 、 數 據 整 理 與 撰 寫 論 文 能 力 。 3.其他方面之具體成效：元件製程與電性可靠度工程素養的建立量測數據的整理 與分析。

計

畫

執

行

成

效

學 術 研 究 方 面 1.該計畫是否有衍生出其他計畫案

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是 □否 計畫名稱：低溫多晶矽薄膜電晶體光罩縮減製程開發與元件可靠度之研究 (II) 2.該計畫是否有產生論文並發表

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已發表 □預定投稿/審查中 □否

發表期刊(研討會)名稱： International Electron Devices and Materials Symposia (IEDMS)

發表期刊(研討會)日期： 97 年 11 月 28/29 日

3.該計畫是否有要衍生產學合作案、專利、技術移轉 □是

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否

請說明衍生項目：

計畫預期目標：1. 調整CMOS 8 mask Channel Doping 劑量範圍, 2. 元件特性及驅動 電路之消費電流規格, 3.比較八道光罩製程與九道光罩製程其元件負偏壓溫度不穩定 度及熱載子應力測試分析, 4.研究低溫多晶矽薄膜電晶體N-/P-通道元件劣化之機制, 5. 比較八道光罩製程與九道光罩製程之N-/P-通道元件劣化機制差異。