第 五 章

‧‧ 1

第 五 章

5-1 試分別說明半加法器 (Half Adder) 與全加法器 (Full Adder) 在執行二進位加 法運算時，兩者之功能有何不同？

解： (1) 半加法器沒有考慮到進位傳輸 (Carry Propagation) 問題，因此僅可執行兩個 1 位元之二進位數相加。

(2) 全加法器有考慮進位傳輸之問題，因此可將全加法器串接起來，以便執行更 多位元加法運算。

5-2 試使用 AND、OR 與 NOT 等基本邏輯閘來實現半減器 (Half Subtractor) 與全 減器 (Full Subtractor) 之邏輯電路。

解： (1) 半減法器有減數與被減數等兩個輸入變數，分別用

x

與

y

來標示，兩數相減 後會 產生一個 差 (Difference) 與可能產生之借位 (Borrow) 等兩個輸出變 數，分別標示為

D

與

B

。接著參考減法運算規則，可知半減法器輸出與輸入 間之關係，如以下真值表所示。

x y D B

0 0 0 0

0 1 1 1

1 0 0 1

1 1 0 0

利用卡諾圖法對以上之真值表進行邏輯化簡，可得簡化後之布林函數式為

y x B

y x y x D

⋅

=

⋅ +

⋅

=

最後使用 AND, OR 與 NOT 等基本邏輯閘來實現半減法器之邏輯電路，如下 圖所示。

D

B x

y

(2) 只要在半減法器多加一個輸入變數，就便成了全減法器(Full Subtractor)，故 全減法器有被減數、減數與借位輸入等 3 個輸入變數，分別標示為

x , y

與

B

_i，

‧‧ 2

而這 3 輸入之二進位數相減後，會產生一個差 (Difference) 與可能產生一個 借位 (Borrow) 等兩個輸出變數，分別標示為

D

與

B

_o。接著參考減法運算規 則，可知半減法器輸出與輸入間之關係，如以下真值表所示。

x y B_i D Bo

0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1

利用卡諾圖法對以上之真值表進行邏輯化簡，可得簡化後之布林代數式為

i i

o

i i

i i

B y B x y x B

B y x B y x B y x B y x S

⋅ +

⋅ +

⋅

=

⋅

⋅ +

⋅

⋅ +

⋅

⋅ +

⋅

⋅

=

最後使用 AND, OR 與 NOT 等基本邏輯閘來實現半減法器之邏輯電路，如下 圖所示。

x y B_i

Bo

D (a)

5-3 試使用 AND 閘與 4 位元加法器一個設計

3 bit × 4 bit

之乘法器。

解： 假設被乘數

a = a

₃

a

₂

a

₁ 與乘數

b = b

₄

b

₃

b

₂

b

₁，利用上面之觀念，擴充設計 4

bit

×4

bit

乘法器之邏輯電路，依乘法之運算規則可得以下之計算式：

‧‧ 3

1 2 3 4 5 6 7

4 1 4 2 4 3 4

3 1 3 2 3 3

2 1 2 2 2 3

1 1 1 2 1 3

1 2 3 4

1 2 3

M M M M M M M

b a b a b a C

b a b a b a

b a b a b a

b a b a b a

b b b b

a a a

⋅

⋅

⋅ +

⋅

⋅

⋅

⋅

⋅

⋅

⋅

⋅

⋅

×

其中

4 7

4 3 6

4 2 3 3 5

4 1 3 2 2 3 4

3 1 2 2 1 3 3

2 1 1 2 2

1 1 1

C M

b a M

b a b a M

b a b a b a M

b a b a b a M

b a b a M

b a M

=

⋅

=

⋅ +

⋅

=

⋅ +

⋅ +

⋅

=

⋅ +

⋅ +

⋅

=

⋅ +

⋅

=

⋅

=

觀察

M

₁

~ M

₇ 之乘積可知，執行

3 bit × 4 bit

乘法器之邏輯電路，可用 2 個 4 位元加 法器來實現較為簡單，如下圖所示。

四　位　元　加　法　器

四　位　元　加　法　器 b3

a3b₄ a₃ a₂ a₁

0 =0 C

0 =0 C

x4 x₃ x₂ x₁ y₄ y₃ y₂ y₁ a3 a₂ a₁

a2

b4

b2

0

a3 a₁

b1

x4 x₃ x₂ x₁ y4 y₃ y₂ y₁ C4 S₄ S₃ S₂ S₁

M7 M₆ M₅ M₄ M₃ M₂ M₁

C4 S₄ S₃ S₂ S₁

5-4 試以圖 5-22 之 4 位元乘法器，說明此電路進行 12 加 10 之算術運算過程 ( 請在 邏輯電路上標示出每個邏輯閘輸入與輸出端之邏輯值 )。

解：

被乘數 乘數

乘積

‧‧ 4

四　位　元　加　法　器

四　位　元　加　法　器

x4 x₃ x₂ x₁ y₄ y₃ y₂ y₁

C4 S₄ S₃ S₂ S₁

0 =0 C

0 =0 C

x4 x₃ x₂ x₁ y₄ y₃ y₂ y₁

1 1 0 0

1

0 0

0

1 1 0

四　位　元　加　法　器 C₀ ⁼0

1

0

1 1 0

x4 x₃ x₂ x₁ y₄ y₃ y₂ y₁

1 1 0 0

0

0

0 C4 S₄ S₃ S₂ S₁

C4 S₄ S₃ S₂ S₁

0 1 1 1 1

5-5 試設計一組合邏輯電路，以比較

x = x

₄

x

₃

x

₂

x

₁ 與

y = y

₄

y

₃

y

₂

y

₁ 之 4 位元二進位 數，當

x = y

時，輸出為邏輯 1，而當當

x ≠ y

時，輸出為邏輯 0。

解： 使用 XOR 閘可用來判斷兩個 2 進位數是否相等 ( 若 2 位元之二進位數相等，則 輸出為邏輯 1；若 2 位元之二進位數不等，則輸出為邏輯 0)，故可使用 4 個 2 輸 入之 XOR 與 AND 閘來實現本題邏輯電路，如下圖所示。

x1

y1

x2

y2

x3

y3

x4

y4

f

5-6 試使用全加法器、基本邏輯閘與兩個選擇變數

S

₂ 與

S

₁，以設計可產生下表之算 術運算之邏輯電路。

‧‧ 5

S

2

S

₁ =0

C

in =1

C

in

0 0

f

=

a

+

b f

=

a

+

b

+1 0 1

f

= a−1

f = a

1 0

f

=

a

+

b f

=

a

+

b

+1 1 1

f = a f

= a+1

解： 首先藉由兩個選擇變數

S

₂ 與

S

₁，用來控制輸入變數 b，以求取題意之功能的組 合邏輯電路，如下所示。

S2 S₁ 輸 出 f

0 0 b

0 1 1

1 0 b

1 1 0

接著利用上面所得之組合邏輯，即可求得題意之算術用算電路，如下圖所示。

b S1

S2

全加 法器 a

Cin

x

y Co

Ci

S f

Cout

5-7 試改變圖 5-26 之算術運算電路，假設

= 0

C

in ，並增加一條選擇變數

S

₃，當

S

₃

= 0

時，此電路執行算術運算，而當

S

₃

= 1

時，此電路可產生下表之邏輯運算之邏 輯運算電路。

S2 S₂ S₁ 輸 出 f 邏輯運算功能 1 0 0 ^{f =a⋅b} AND 1 0 1 ^{f =a+b} OR 1 1 0 ^{f =a⊕b} XOR 1 1 1 ^{f =a} NOT

解： 依題意之邏輯運算，首先列出邏輯運算單元之功能表 ( 全加法器之輸入 x 與 y b

S1

S2

f

‧‧ 6

之邏輯運算 )，如下表所示。

S3 S₂ S₁

x ^y

Cin 輸出 f ⁼x^⊕y 邏輯運算功能 1 0 0

a + b b

0

a ⋅ b

AND 1 0 1

a

1 0

a

NOT 1 1 0

a _b

0 ^{f =a}☉b XNOR 1 1 1

a + b

0 0

a + b

OR

接著利用上面所得之邏輯運算，即可求得題意之算術用算電路，如下圖所示。

加 b

S1

S2

全 法器 S x

y Ci

Co

Cin

Cout

a S3

f

5-8 試繪出十進位加法器 (Decimal Adder) 之邏輯電路圖，並說明電路進行 6 加 9 之運算過程 ( 請在邏輯電路上標示出每個邏輯閘輸入與輸出端之邏輯值 )。

解：

‧‧ 7

x3

x2

x1 x₄ y₁ y₂ y₃ y₄

T8 T₄ T₂ T₁

S1

S2

IC-74LS83 C4

IC-74LS83 C4

k

C4

x3

x2

x1 x₄ y₁ y₂ y₃ y4

S3

S4 S₂ S₁

x3 x₂ x₁

x4 y₄y₃ y₂y₁

S1 S₂ S₃ S₄

S4 S₃

0 1 1 0 1 0 0 1

0

1

1 1 1

1

1 1 1 1 1 1 0

0

0 1 0 1

1 1 1 1

5-9 試設計一個可產生 BCD 數碼之 10 的補數 (10 Complement) 的組合邏輯電路。

解： 10 的補數產生器是一種組合邏輯電路，故其設計步驟如下：

(1) 因電路之輸入為 BCD 碼，故所設計之電路有 4 個輸入變數，分別標示為

2 3 4

, y , y

y

與

y

₁ 等 4 個符號；而輸出為輸入之 10 的補數，故輸出亦應有 4 個 輸出變數，分別以

z

₄

, z

₃

, z

₂ 與 z₁ 等符號來標示。

(2) 因輸出為輸入之 10 的補數，故可用下表來定義輸出與輸入之關係。

y

4

y

₃

y

₂

y

₁

z

₄

z

₃

z

₂

z

₁ 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0 1 0 1 0 0 0 0 0 1 1 0 1 1 1 0 1 0 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 0 0 1 1 1 0 0 1 1

四位元加法器 四位元加法器 四位元加法器 四位元加法器

四位元加法器 四位元加法器 四位元加法器 四位元加法器

‧‧ 8

1 0 0 0 0 0 1 0 1 0 0 1 0 0 0 1

(3) 利用卡諾圖化簡表 5-3 之真值表，以求得

z

₄ ,

z

₃ ,

z

₂ 與

z

₁ 之最簡布林函數式 如下：

2 2

2 3 2 3 2 3 3

2 3 4 4

y z

y y y y y y z

y y y z

=

⊕

=

⋅ +

⋅

=

⋅

⋅

=

最後使用邏輯閘來實現

z

₄ ,

z

₃ ,

z

₂ 與

z

₁之布林函數式，即可得 10 的補數產生器之 方塊圖與組合邏輯電路，如下圖所示。

y4

y3

y2

y1

z1

z2

z3

z4

5-10 試利用 4 位元加法器設計一個可將 BCD 碼轉換為加 3 碼之邏輯電路圖。

解： 將每個 BCD 碼加上 3(0011)，假設所求之 BCD 碼

a = a

₄

a

₃

a

₂

a

₁ ，則使用 4 位元 加法器來實現 BCD 碼轉換為加 3 碼，如下圖所示。

四位元並行加法器

x

1

x

₂

x

₃

x

₄

y

1

y

₂

y

₃

S

1

y

4

C

out

C

_in

S

2

S

₃

S

₄

a

4

a

3

a

2

a

1

D

5

D

₆

D

₇

D

₈

C

4

1 0 0 1

5-11 試繪出 4 位元並行加法器 (4-bits Parallel Adder) 之邏輯電路圖，並說明此電路 進行 6 加 9 之算術運算過程 ( 請在邏輯電路上標示出每個邏輯閘輸入與輸出端 之邏輯值 )。

四位元並行加法器

C

⁰

‧‧ 9

解： 假設被加數

x = x

₄

x

₃

x

₂

x

₁

= 0110 = ( 6 )

₁₀，而加數

y = y

₄

y

₃

y

₂

y

₁

= 1001 = ( 9 )

₁₀，則可將 4 位 元並行加法器進行 6 加 9 之算術運算過程，如下圖所示。

y1

x1

C0

S1 S₂ S₃ S₄

x2 y₂ x₃ y₃ x₄ y₄

C4

FA

x y

S

Ci C_o FA

x y

S

Ci FA

x y

S

Ci FA

x y

S Ci

C3

C2

C1

Co C_o C_o

0 1

1 1

1 0 0

0

0 0

1 1 1 1

5-12 試說明使用並行加法器來執行兩個

n

位元之二進位數的加法運算有何缺點？

並請說明改善之方法為何？

解： 使用並行加法器來執行二進位數的加法運算時，雖然所有加數與被加數之信號皆 為已知，但較高位元之加法運算，必須等較低位元相加，得到穩定的進位訊號後，

才能得到正確之結果，即加數與被加數通過邏輯閘之層數與加數、被加數之位元 數成正比關係，因訊號通過邏輯閘會造成時間延遲之關係，因此會造成嚴重進位 傳輸延遲之問題。

為了加快算術運算速度 ( 假設每個邏輯閘之傳輸延遲時間皆相同之條件下 )，

可從改良電路著手，以減少等待進位所造成之傳輸延遲時間。而目前於減少進位 傳輸延遲之方法非常多，其中最廣範使用之方法為前視進位加法 (Look-Ahead Carry) 原理。

5-13 試設計具串接輸入之 4 位元數值比較器的組合邏輯電路。

解：

‧‧ 10

)

1(x y f >

)

3(x y f <

x1

y1

x2

y2

x3

y3

x4

y4

)

2(x y f = )

(x =y ) (x < y

) (x >y 串級

輸入

串級 輸出

5-14 試利用兩個 4 位元加法器，設計一個 8 位元之二進位減法器。

解： 假設被減數

a = a

₈

a

₇

a

₆

a

₅

a

₄

a

₃

a

₂

a

₁，而加數

b = b

₈

b

₇

b

₆

b

₅

b

₄

b

₃

b

₂

b

₁，則可利用兩個 4 位元加法器，設計一個 8 位元之二進位減法器，如下圖所示。

四位元並行加法器

b4

a3

a2

a1

x1 x₂x₃

S4

S3

S2

S1

x4 y₁ y₂ y₃ y₄ B8

Cout C_in

a5 a₆ a₇a₈b₅ b₆ b₇ b₈

四位元並行加法器 x1 x₂ x₃

S4

S3

S2

S1

x4 y₁ y₂ y₃ y₄ B4

Cout C_in

D5 D₆ D₇ D₈ D₁ D₂ D₃ D₄

b3

b2

b1

a4

1

‧‧ 11

5-15 試使用半加法器 (Half Adder) 與基本邏輯閘 ( 包括 AND, OR 與 NOT 閘 ) 來 實現下列邏輯運算式：

(a)

f

₁

( x , y , z ) = x ⊕ y ⊕ z

(b)

f

₁

( x , y , z ) = x ⊕ y ⊕ z

(c)

f

₃

( x , y , z ) = x ⋅ y ⋅ z + x ⋅ z + y ⋅ z

解： 若半加器有兩個輸入

x

與

y

，可產生兩個輸出

S

與

C

，而欲使用半加器產生所 求之邏輯用算，通常使用輸出

S = x ⊕ y

之布林函數來實現。接著利用半加法器與 基本邏輯閘 ( 包括 AND, OR 與 NOT 閘 ) 來實現所求邏輯運算式如下：

(a)

f

₁

( x , y , z ) = x ⊕ y ⊕ z

x

y

) , ,

1(x y z x f

y

S

C x

y

S

C

HA

z

HA

(b)

f

₁

( x , y , z ) = x ⊕ y ⊕ z

) , ,

2(x y z f

x

y

S

C

HA

x

y

z

(c)

f

₃(

x

,

y

,

z

)=

x

⋅

y

⋅

z

+

x

⋅

z

+

y

⋅

z

) , ,

3(x y z f

x

y

S

C

HA

x

y

z

Q

5-16 試使用基本邏輯閘 ( 包括 AND, OR 與 NOT 閘 )、全加法器與兩個選擇變數

S

₂ 與

S

₁，設計輸入變數為

a

與

b

，而輸出變數

f

可產生如下表之邏輯電路。

‧‧ 12

S

2

S

₁ 輸出 f

0 0 0 0 1

b

1 0

b

1 1 1

解： 欲使用基本邏輯閘 ( 包括 AND, OR 與 NOT 閘 )、全加法器與兩個選擇變數

S

₂ 與

S

₁，設計輸入變數為

a

與

b

，而產生所求輸出變數

f = x ⊕ y

，則所求邏輯運算 單元之功能表如下所示：

S2 S₁ x y 輸出 f

0 0 0 0 0

0 1 0 ^{b b}

1 0 1 b b

1 1 1 0 1

只要令

S =

₂

x

，而

y = ( S

₁

⊕ S

₂

) ⋅ b

，即可使全加器之輸入

x

與

y

滿足上表的需求，

故可繪出所求之邏輯運算電路，如下圖所示。

全加

法器 f

x

y

S Ci

Co

Cin

S2

b

S1

Cout

5-17 試使用基本邏輯閘 ( 包括 AND, OR 與 NOT 閘 )、全加法器與兩個選擇變數

S

₂ 與

S

₁，設計輸入變數為

a

與

b

，而輸出變數

f

可產生如下表之算術電路。

S2 S₁ 輸出 f

0 0 a+b_1'S

0 1 a +b

1 0 a+b_2'S

1 1

a

+1

‧‧ 13

解： 欲使用基本邏輯閘 ( 包括 AND, OR 與 NOT 閘 )、全加法器與兩個選擇變數

S

₂ 與

S

₁，設計輸入變數為

a

與

b

，而產生所求全加法器之和

S = x + y

，則所求算數 運算單元之功能表如下所示：

S

2

S

₁ Cin

x

^{y 輸出 f}

0 0 0

a b a

+

b

_S =

a

+

b

' 1

0 1 0

a b a + b

1 0 1

a b a

+

b

_2'S =

a

+

b

+1

1 1 1

a

0

a

+1

只要令

C

_i =

S

₂、

x = a

與

y = S ⊕ S ⋅ b + S ⋅ S ⋅ b

2 1 2

1

)

(

，即可使全加器之輸入

x

與

y

滿 足上表的需求，故可繪出所求之算數運算電路，如下圖所示。

全加

法器 f

x

y

S Ci

Co

S2

b

S1

Cout

a

5-18 試利用一個全加法器 (Full Adder) 與一個 NOT 閘來設計一個全減法器 (Full Subtractor) 之邏輯電路。

解： 假設被減數為

a

，減數為

b

，欲使用全加法器來代替全減法器之運算，則可對 減 數 為

b

取 補 數

(b )

， 並 令 進 位 輸 入

( C

_in

)

即 可 在 全 加 器 之 和

(S )

得 到

= + +

=

a b

1

S a

+

b

_2'S =

a

−

b

之算術運算，如下圖所示。

全加法器

x y

S

Ci

Cout

B

a b

1

D