第二章 設計挑戰與架構選擇分析
2.3 ΔΣ-modulator 架構選擇與分析
根據 SATA-3.0 的規格要求，展頻的範圍必須控制在 5000ppm，這意味著當 開始展頻後，中心頻率要能從原本的6GHz，調降至 5.97GHz(6GHz×99.5%)。從 之前1.4 節的分析中，本論文決定採取對除頻器調變架構，作法就是改變除頻器 的除率，使其工作在 5.97GHz 的頻段。若以圖 2.1 的架構簡圖來說，VCO 產生 的 6GHz 時脈會先經過一個前置除頻器(Pre-scaler)，先將頻率除二降為 3GHz，
然後再送入一個可控制除率的 Divider，使其最後的回授時脈能跟輸入時脈同頻 達到鎖相。以輸入的參考時脈為 25MHz 考量，那麼 Divider 的除率就要設定為 120(3GHz/120=25MHz)。若要將中心頻率降為 5.97GHz，則 Divider 的除率就要 改為119.4，換言之這必須是一個除小數的 Divider 架構。而在目前的除小數技術 中，又以 ΔΣ-modulator 的數位式架構最受歡迎，以下將會討論如何設計一個在 本次目標中完成除小數架構以達到降低EMI 的 ΔΣ-modulator。
首先本論文需要的除頻器是需要有除小數功能，一般會透過〝除率平均〞的 方式來完成，好比說目標是除10.5，那麼除頻器就可以工作在除 10 跟除 11 之間 平均切換達到效果。也就是說 ΔΣ-modulator 其實就是一種控制除頻器除率作平 均變化的電路。可以圖2.13 的電路來作說明。
latch X
Y
X+Y Cout
overflow x[n]
y[n]
e[n]
圖2.13 一階數位相位累加器
這是一個數位相位累加器，進位與否會決定 overflow 輸出是 0 還是 1，利用 這樣的變化搭配控制電路去改變divider 的除率。以除 10.2 為例，將 divider 的除 率先設定為10、因為希望除的小數值為 0.2，則將 0.2 輸入累加器，前四個週期 分別累加數值為 0.2、0.4、0.6、0.8，這四個週期的 overflow 輸出階為 0，因此 除率為10 不變；第五個週期累加值為 1，overflow 輸出為 1，則除率變為 11，透
當然在第一章序論也提到過，這種透過除率平均得到小數的方法一定會存在 量化誤差，因為對累加器來說，輸出只是輸入的一種推測，藉由0 或 1 的輸出平 均去逼近，但其實瞬間除率是不會等於平均除率的，而這中間的產生的誤差便稱 為量化誤差。以一階調變器來說，輸入0.2，在前四個週期的量化誤差是 0.2、0.4、
0.6、0.8 地規律增加，直到第五個週期才把量化誤差以輸出 1 的型式清空，但下 五個週期又會重覆一次這樣的循環，這樣規律性的變化將會形成小數指狀突波 (fractional spurs)，這在射頻電路上是很嚴重的問題。因此如何快速的消除量化誤 差 就 是 需 要 去 思 考 的 。 以 二 階 的 調 變 器 Z 轉 換 來 說:
Y
(z
)=X
(z
)+E
(z
)⋅(1−z
−1)2，把第一級的量化誤差 E(z)當成第二級的輸入，藉以累加第一級的 overflow 輸出，能將第一級的量化誤差消除；同理三階的調 變器又將第二級的量化誤差當成輸入：
Y
(z
)=X
(z
)+E
(z
)⋅(1−z
−1)3，也消除了第 二級的誤差，對整體而言量化誤差經過了多級的消除，可以有效解決 fractional spurs 的問題。這也就是為什麼需要增加 ΔΣ-modulator 的階數。再以圖 2.15 來解釋，如果今天用一階的 ΔΣ-modulator 來做 119.4 的除小數，
overflow 只能做 0 跟 1 兩種切換，也就是說除頻器只能夠在 119 跟 120 兩種變化 作平均，那麼 PLL 產生的時脈就會固定在這兩種頻率上，所以在頻譜上能量都 集中在這兩個頻段上，用這樣的方式去算EMI reduction 會得到比較差的結果，
這代表原本的峰值功率跟展頻過後的最高功率相比，其實並沒有降低非常多。如 果將ΔΣ-modulator 的階數增加為二，則表示 overflow 可以輸出-1~2 四種變化，
除率也能夠在四種不同除數下做平均，讓能量能夠更平均的分布在四個頻段，當 然三階就能夠有八種變化，階數越多。能量就能夠越平均的分布，相對的對於降 低電磁干擾也就更有利。最理想的情況就是階數可以無限多階達到圖 2.16 所表 示的圖型，能量完美的平均分布在展頻範圍內，讓峰值功率有最大的降低。
frequency dB
frequency dB
(a) 一階 ΔΣ-modulator 頻譜分析 (b) 二階ΔΣ-modulator 頻譜分析
frequency dB
frequency dB
(c) 三階 ΔΣ-modulator 頻譜分析 (d) 多階ΔΣ-modulator 頻譜分析 圖2.15 不同階數的 ΔΣ-modulator 在頻譜分析
dB
frequency
PLL center frequency Ideal modulator
frequency
PLL center frequency Ideal modulator
圖2.16 理想的 ΔΣ-modulator 有最好的 EMI reduction
但事實上是不可能做出一個無限多階的 ΔΣ-modulator，除了電路穩定度上的 問題以外，面積的增加便是最大的設計限制。因此在 EMI reduction 以及 ΔΣ-modulator 的面積上就必須做取捨。表 2.2 是根據表 1.1 中同樣採取了 ΔΣ-modulator 的設計，但是卻是使用不同階數的 EMI reduction 比較表。
表2.2 根據表1.1 列出的論文中整理同樣使用 ΔΣ-modulator 的作品
Modulation type EMI reduction / RBW Modulation profile Order
[5] Divider 23.44dB / 10K Triangular 3
[6] Divider 20.3dB / 1k Triangular 3
[9] Divider 12.6dB / 100K Triangular N/A
[10] Divider 10dB / 100K Triangular N/A
[11] VCO & Divider 19.63dB / 10K Triangular 2
[12] Divider 14.5dB / 100K Chaotic PAM 1
[13] Divider 14.2dB / 100K Piecewise linear 3
*[14] Divider 15dB Triangular 2
*[15] Divider 17.3dB Triangular 2
[16] Divider 10dB / 100K Triangular 3
[17] VCO & Divider 10.14dB / 100K Triangular 2
[19] Divider 10dB / 100K Triangular N/A
[20] Divider 10dB / 100K Triangular 3
[21] Divider 10.48dB / 100K Triangular 1
[22] Divider 14.5dB / 100K Chaotic PAM 1
可以從表 2.2 其中觀察到兩個現象，首先看到隨著階數的增加，確實在 EMI reduction 的表現上是更好的(相同作品在 RBW=100K 理論上會比 RBW=10K 少 10dB，可用此法作不同設計的歸一化)，這也印證了上述的分析。再來就是在調 變型式(Modulation Profile)的選擇上絕大多數的作品是選擇了規律性的三角波 (Triangular)調變，但是[12][22](這兩篇為同一篇)卻是選擇了亂數波型的調變 (Chaotic PAM)，可以從圖 2.17 看出這兩種調變波形的差異。
圖2.17 Triangular 與 Chaotic PAM 兩種調變波形的比較
這兩種調變波形的差異，其實就是之前討論過的增加除頻器除率變化的亂度 以快速消去量化誤差，傳統上Triangular 的調變方法正是因為調變過於規律，所 以除率的改變也是規律性的導致頻譜能量太過集中在某些特定頻段，這也是為什 麼需要增加ΔΣ-modulator 的階數來改善 EMI reduction 的原因。而 Chaotic PAM 這種調變波形其變化是由亂數產生的，這表示除率不再是規律的變化，所以可以 看到[12][22]雖然 ΔΣ-modulator 的階數只有一階，但是 EMI reduction 卻是非常好 的，這便是亂數調變波形所帶來的好處。但是這兩種調變波形其實是一體兩面 的，因為雖然Triangular 需要增加 ΔΣ-modulator 的階數增加亂度，但是大多數作 品還是選擇這樣的作法這是因為架構非常簡單，而 Chaotic PAM 雖然減少了 ΔΣ-modulator 的階數，但其本身架構因為要產生亂數波型所以設計上其實會更加 困難，在面積消耗以及實際的效能表現也並沒有辦法勝過選擇 Triangular 的作 品，因此兩相比較之下，本論文還是選擇了架構簡單實現的Triangular 調變。
當確立調變波形後，便可以根據表 2.2 的結果與本論文實際電路面積消耗的 對照下建立表2.3 來選擇 ΔΣ-modulator 的階數，可以看到除了四階因為穩定性以 及面積暴增的問題導致目前沒有作品使用以外，其它一~三階都各有選擇。本論 文最後選擇了三階的ΔΣ-modulator。
表2.3 本論文選擇ΔΣ-modulator 階數的考量
max EMI reduction (paper results)
Modulation profile=triangular modulator order
RBW=10K RBW=100K
modulator area (by my design)
1 N/A 10.48dB 1x
2 19.63dB 10.14dB 2x
3 23.44dB 14.2dB 3X
4 N/A N/A >6x
原因是雖然一二階也能夠符合規格要求，且確實面積可以做到更小，但是考 量到 6GHz 時脈電磁干擾問題會更加嚴重，應該要在設計者能有餘力下盡量降 低，且若是選擇一二階的架構。除率的變化會太過規律，而這樣規律性的變化將 會形成小數指狀突波(fractional spurs)，這在電路上是很嚴重的問題，最後在面積 的部份，因為已經利用Ring-VCO 取得了先天上的優勢，所以透過這樣的優勢讓 ΔΣ-modulator 可以選擇較高階的架構來增加品質。圖 2.18 便是最後選擇的三階 ΔΣ-modulator 電路架構圖，其 overflow 可以做 8 種輸出，除率也可以更亂數的選 擇以降低小數指狀突波問題，最後設計成能控制除頻器除率在116~123 等 8 種除 率改變，而它的Z 轉換可如式 2.4 表示。
3 1
) 1 ( ) ( ) ( )
( z = X z + E z ⋅ − z
−Y
(式 2.4)圖2.18 本論文所採用的三階 ΔΣ-modulator