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一個應用在SATA-3.0且使用環型振盪器的6GHz全積體化展頻時脈產生器

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(1)

立 交 通 大 學

電信工程研究所

士 論 文

一個應用在

SATA-3.0 且使用環型振盪器的 6GHz 全積體化

展頻時脈產生器

A Fully Integrated 6GHz Spread-Spectrum Ring-VCO Clock

Generator for SATA-3.0 Applications

研究生:李鎮宇

指導教授:闕河鳴 博士

(2)

展頻時脈產生器

A Fully Integrated 6GHz Spread-Spectrum Ring-VCO Clock

Generator for SATA-3.0 Applications

研 究 生:李鎮宇 Student: Zhen-Yu Li

指導教授:闕河鳴 博士 Advisor: Dr. Herming Chiueh

國 立 交 通 大 學

電 信 工 程 研 究 所

碩 士 論 文

A Thesis

Submitted to Institute of Communications Engineering College of Electrical and Computer Engineering

National Chiao Tung University in Partial Fulfillment of the Requirements

for the Degree of Master of Science in Communications Engineering November 2010 Hsinchu, Taiwan 中 華 民 國 九 十 九 年 十一月

(3)

一個應用在

SATA-3.0 且使用環型振盪器的 6GHz 全積體化

展頻時脈產生器

研究生:李鎮宇 指導教授:闕河鳴 博 士 國立交通大學 電信工程研究所 碩士論文

摘要

Serial Advanced Technology Attachment(SATA)已成為最重要的傳輸介面標準

之ㄧ,其中傳輸量為6Gb/s 的 SATA-3.0 更是下一代的主流規格。但晶片的時脈

速 度 操 作 的 越 來 越 快 , 相 對 的 高 強 度 中 心 時 脈 信 號 所 造 成 的 電 磁 干 擾 (Electro-Magnetic Interference, EMI)現象也更加嚴重。相較於傳統的金屬屏蔽法 (Metal Shielding),展頻時脈產生器(Spread Spectrum Clock Generator, SSCG)是一

種更有效降低晶片中EMI 問題的方法。 本 論 文 在 TSMC-0.18um 1P6M CMOS 製 程 下 , 設 計 出 一 個 可 運 用 在 SATA-3.0 介面的 SSCG。其特色在於使用 Ring-VCO 直接產生 6GHz 時脈取樣, 並且搭配三階的 ΔΣ-modulator 展頻調變電路來設計。同時也考量到最後晶片可 能的主機板操作環境,針對此點作了Process Variation、Voltage、Temperature 測 試,也就是所謂的 PVT 分析,希望能提升對抗工作環境溫度變異的能力。這樣 完成的 SSCG,除了可避開傳統電感的精準製程特性要求外,更可以充分發揮 Ring-VCO 的各種優點:具有架構簡單容易實現,低面積使用,以及具備能夠在任 意製程下作平移的條件。最後設計上將整體電路全積體化,對於將來的電路整合 有極大的優勢。

(4)

在所有晶片量測中,每一顆晶片皆能夠符合 SATA-3.0 所訂立的各項規格要

求,而各項常溫狀況下的平均量測結果如下,晶片面積為 933um×933um,核心

電路面積為 500um×300um。晶片操作頻率為 6GHz,工作電壓為 1.8V,功率消

耗為65.658mW(不包含輸出 buffer),EMI reduction 在 RBW=100K 時為 13.55dB,

在RBW=10K 時為 24.30dB。PLL 鎖定在 6GHz 的 peak to peak jitter 為 16.256ps, rms jitter 為 2.152ps,展頻功能啟動時 peak to peak jitter 為 21.541ps,而在展頻期

間任意取250 個週期的 peak to peak jitter 為 10.106ps。在晶片溫度上升的測試中,

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A Fully Integrated 6GHz Spread-Spectrum Ring-VCO

Clock Generator for SATA-3.0 Applications

Student: Zhen-Yu Li Advisor: Dr. Herming Chiueh SoC Design Lab, Institute of Communications Engineering,

College of Electrical and Computer Engineering, National Chiao Tung University Hsinchu 30010, Taiwan

Abstract

The serial advanced technology attachments (SATA) has become one of the most important interface standards, and SATA-3.0 with transmission rate 6 Gb/s is the major specifications in next generation. But when the chip operation clock speed works more rapid, the electro-magnetic interference (EMI) effect caused from high intensity peak energy of center frequency is more seriously too. Compare with conventional metal shielding, spread-spectrum clock generator (SSCG) is a more efficient method to reduce EMI effect in chip.

This thesis tries to design a SSCG can be used for SATA-3.0 in TSMC 0.18um 1P6M CMOS process which using a ring voltage controlled oscillators (Ring-VCO) at 6GHz operating frequency and chose the multi-stage-noise-shaping (MASH 1-1-1) delta-sigma modulator (3rd ΔΣ-modulator) for spread spectrum circuit. Because the design SSCG chip may operate on the motherboard, we also take the PVT analysis about process variation, voltage, temperature, and hope the design chip can compete working conditions about temperature change. The proposed SSCG avoid the inductors with precisely process characteristic so it has the Ring-VCO advantage of simple architecture, low area cost, and can be implemented in any CMOS process. We

(6)

also make the chip fully integrated that has advantage of combine circuit in the future.

Finally, this thesis tests the entire design SSCG chip and all of the chip can match SATA-3.0 specifications in the room temperature. The average measurement results are list below. Chip area is 933um×933um and active area is 500um×300um. The chip operation frequency is 6GHz and consumes 65.658mW (no including output buffer) with 1.8V supply. EMI reduction is 13.55dB (RBW=100K) and 24.30dB (RBW=100K). The PLL locked on 6GHz clock peak-to-peak (pp) jitter is 16.256ps and rms jitter is 2.152ps. The pp jitter becomes 21.541ps when spread spectrum function work, and the random pp jitter with 250 cycles is 10.106ps. In the chip temperature rise test, the PLL function can still work at 6GHz clock until 125°C by change supply voltage to 2.0V.

(7)

致謝

終於走到寫致謝的這一步了,回想這三年多的日子裡,經歷了兩次下線失 敗,兩次打回家說要休學,到現在下線晶片能夠正常運作,人生變換真的是難以 預料。而一路走過來第一個要感謝的人是我的爸媽。第一次下線失敗的時候,我 打電話回家是留著淚的,想說兩年的時間我已經打算放棄了,不想念了,抱歉讓 你們失望。你們說沒關係,再試試,直到第二次下線又失敗,這次打回去我心情 很平靜,因為看開了,就當是做了兩年半的夢,才24~25 歲,沒有這張紙也沒什 麼了不起,反正碩士多如狗,轉職考公務員也不錯,你們也說好,不要唸了,回 家吧。這一路上你們都在我背後支持我面對各項挑戰,而我所帶來的卻是一次又 一次讓你們難過的壞消息,真的很謝謝你們,都這把年紀了還要一直為我操心, 真的很對不起你們,也謝謝你們。 第二個要感謝的是我的指導教授—闕河鳴老師,其實當初想找你當指導老師 是想說大家都是電物出來的,應該會對我比較好,沒想到老師你的標準是人人一 致,一致的嚴格,既使到了今天我還是要說,研究所這三年是我這輩子最痛苦的 回憶之ㄧ,但是我也很清楚,把我從一個對IC 什麼都不懂,變成一個有能力設 計電路而且下線晶片會動的人,是你。你總是在扮黑臉,那是希望我們能在適度 的壓力下成長,只是很多情況下我們都沒辦法瞭解你的苦心,所以常常惹你生 氣。仔細想想,我們現在身上所具備各項在職場的謀生能力,每一項都是你一點 一滴磨出來的,不論以後我用不用的到這些能力,但你對我所付出的心血是我ㄧ 輩子都會感激的。謝謝你,老師。 最後要感謝的是實驗室的大家,不管是學長姐、同學、學弟妹,抱歉我念太

(8)

久了,橫跨老中青六代,所以如果名字都要寫上去就滿了,但是謝謝你們各位對 我的幫助以及帶給我的回憶,跟你們一起在實驗室經歷過的種種事情,不管是開 心或者悲傷,那都是記錄我人生旅途上的一頁珍貴歷史,謝謝你們。

(9)

論文目錄

摘要……….………I

Abstract………...………..………III

致謝………..………….…V

論文目錄………..……...…VII

圖目錄………..………...X

表目錄………...……….……...…XIV

第一章 序論………..……1

1.1 展頻時脈產生器簡介………1 1.2 SSCG 常見的展頻技巧介紹………...………..2 1.2.1 VCO 控制電壓調變………...………3 1.2.2 VCO 多相位的輸出時脈調變………...………4 1.2.3 Divider 的除率調變………...………4 1.2.4 整理近年來在IEEE 上發表的相關作品………..5 1.3 Ring-VCO 直接產生 6GHz 時脈的 SSCG 設計分析………9 1.4 研究動機………..…11 1.5 整體論文組織架構………..…12

第二章 設計挑戰與架構選擇分析………..…………..…13

2.1 規劃設計目標SSCG 整體架構簡介………...…13 2.2 運用在本論文內的Ring-VCO 電路挑戰與設計分析………...14

(10)

2.2.1 Ring-VCO 如何提升中心時脈頻率到 6GHz………..…14 2.2.2 如何對抗製程變異帶來的頻率漂移………..…………20 2.3 ΔΣ-modulator 架構選擇與分析………...25 2.4 展頻控制信號(Control Signal)架構選擇與分析.………...32 2.5 其它電路………...………...35 2.6 設計結果總結………...………...35

第三章 整體電路實現與模擬結果………..…………..…36

3.1 PFD+CP+LF………...………...………...36 3.1.1 PFD(Phase-Frequency Detector)………..…37 3.1.2 CP(Charge Pump)………...………..…40 3.1.3 LF(Loop Filter)………...……...………..…41 3.2 Ring-VCO………...………...………..44 3.3 前置除頻器(Pre-scaler)………...……..………..46 3.4 除頻器(Divider)………...……..………..46 3.5 三角波產生器(Triangular-generator)………..50 3.6 三階ΔΣ-modulator……….………..52

3.7 CML buffer(Current-Mode Logic buffer)………...………….54

3.8 展頻時脈產生器(Spread Spectrum Clock Generator)………...…….55

3.8.1 PLL 鎖定功能驗證………..…56 3.8.2 SSCG 展頻功能驗證………...…58 3.9 模擬數據整理列表與總結………..61

第四章 晶片量測結果與分析………..………..…63

4.1 量測平台設置以及PCB 版設計分析…………...………..63 4.2 以電池做初步的PLL 鎖定跟 SSCG 展頻測試………...67

(11)

4.2.1 PLL 鎖定驗證(電池)………..………..67 4.2.2 SSCG 展頻驗證(電池)……….………..………..69 4.2.3 進階效能驗證(電池)……….………..…………70 4.2.4 使用電池的量測總結……….………..………...73 4.3 電源供應器與電池差異測試………...………...73 4.4 Bias-Tee 電路影響測試………...………....75 4.5 CIC 下探針量測………...………...78 4.6 所有晶片量測結果整理列表………...………...81 4.7 溫度改變對晶片影響的PVT 測試…………...………..83 4.7.1 溫度在25°C 時的測試……….…84 4.7.2 溫度在70°C 時的測試……….…86 4.7.3 溫度在125°C 時的測試………...………88 4.7.4 溫度量測統計資料………..………90 4.8 特殊現象討論………...………...91 4.9 量測結果總結………...………...93

第五章 結論………..………..…97

參考文獻…..………..………..…98

(12)

圖目錄

圖1.1 SSCG 功能示意圖……….………2

圖1.2 SSCG 的三種展頻技巧介紹……….………3

圖1.3 表1.1 中符合 SATA-3.0 規格的 Chip layout……….……….…………8

圖1.4 [22]的 Chip die photo 以及頻率對控制電壓的變化特性…….……….…10

圖2.1 初步規劃的目標SSCG 整體架構………...…14 圖2.2 用負延遲之延遲單元縮減τ 的基本理論………...15 圖2.3 [24]所採用的 VCO 架構………..16 圖2.4 本論文採用的delay-cell 小電路模型……….18 圖2.5 本論文Ring-VCO 的頻率對電壓特性曲線………...18 圖2.6 本論文Ring-VCO 產生的 6GHz 時脈………...19

圖2.7 本論文Ring-VCO 的 phase noise 模擬結果………...………...19

圖2.8 本論文Ring-VCO 在不同 Corner 下頻率對電壓特性曲線………...20 圖2.9 加大頻率對電壓特性曲線斜率以滿足規格………..21 圖2.10 以電壓方式改變電流讓曲線平移以滿足規格………...22 圖2.11 VCO 在改變電源後控制電壓對振盪頻率關係圖……….23 圖2.12 本論文的 Ring-VCO 在 TT 下改變各種溫度的模擬結果………...24 圖2.13 一階數位相位累加器………..25 圖2.14 一階數位相位累加器的 Z 轉換分析………...26 圖2.15 不同階數的 ΔΣ-modulator 在頻譜分析………..28

圖2.16 理想的 ΔΣ-modulator 有最好的 EMI reduction………..28

圖2.17 Triangular 與 Chaotic PAM 兩種調變波形的比較………..29

(13)

圖2.19 本論文所採用的 Triangular-generator 電路架構………....33 圖2.20 Triangular-generator 的模擬結果………33 圖2.21 三階 ΔΣ-modulator 的模擬結果………..34 圖2.22 本論文設計的 SSCG 整體架構………...35 圖3.1 本論文設計的SSCG 整體架構………...36 圖3.2 本論文所採用的PFD 架構………...37 圖3.3 PFD 電路架構對應的 layout(23um×20um)………..………...38 圖3.4 PFD 模擬結果………..39 圖3.5 本論文所採用的CP 電路架構………40 圖3.6 CP 電路架構對應的 layout (28um×15um)………..40 圖3.7 CP 充放電及線性測試……….41 圖3.8 本論文所採用的LF 電路架構及設計準則………....42 圖3.9 LF 電路架構對應的 layout (250um×280um)………..43 圖3.10 PFD+CP+LF 的 dead zone 測試………...44 圖3.11 本論文所採用的 Ring-VCO………44

圖3.12 VCO 電路架構對應的 layout (53um×120um)………....45

圖3.13 本論文 Ring-VCO 產生的 6GHz 時脈……….………....45

圖3.14 本論文所採用的 Pre-scaler 電路架構……….46

圖3.15 本論文所採用的 Divider 電路架構……….47

圖3.16 本論文在除頻器前兩級除 2/3 單元所用的電流驅動架構…...………….47

圖3.17 本論文在除頻器後四級除 2/3 單元所用的 TSPC 架構……….48

圖3.18 Pre-scaler+Divider 電路架構對應的 layout (170um×140um)………48

圖3.19 除頻器除率=240 功能驗證……….49

圖3.20 本論文所採用的 Triangular-generator 電路架構………...50

圖3.21 Triangular-generator 電路架構對應的 layout (93um×136um)…………....51

(14)

圖3.23 本論文所採用的三階 ΔΣ-modulator………...52 圖3.24 三階 ΔΣ-modulator 電路架構對應的 layout(180um×110um)……….52 圖3.25 三階 ΔΣ-modulator 的模擬結果……….……….53 圖3.26 (a)本論文所採用的 CML buffer 電路架構………..……...54 (b)針對 CML buffer 的輸出負載做分析……….54 圖3.27 本論文最後完成的 SSCG 晶片 layout(933um×933um)……….55 圖3.28 PLL 鎖定在 6GHz 時脈的控制電壓………56 圖3.29 PLL 中心時脈在頻譜上頻率以及強度表現………..57 圖3.30 PLL 的峰對峰值抖動(peak-peak jitter)測試………...57 圖3.31 展頻功能啟動令 VCO 控制電壓產生三角週期調變………58 圖3.32 展頻過後的 SSCG 輸出時脈頻域分析………...59 圖3.33 EMI reduction 測試………..59 圖3.34 展頻期間內任意取 250 個週期時脈的 peak-peak jitter………...61 圖4.1 晶片量測示意圖………..64 圖4.2 探針量測示意圖………..64 圖4.3 本論文設計用來量測SSCG 的 PCB 電路版………..65

圖4.4 本論文的SSCG 晶片 die photo (Chip area : 933um×933um)……….……66

圖4.5 量測實境………..66

圖4.6 PLL 產生 6GHz 的 VCO output- clock 量測………67

圖4.7 PLL 產生的 fb clock 端量測………68 圖4.8 8192 點+RBW=100K 的 PLL_6GHz 時脈頻譜圖………...68 圖4.9 8192 點+RBW=100K 的 SSCG_5.97GHz~6GHz 時脈頻譜圖…………...69 圖4.10 8192 點+RBW=100K 的 EMI reduction 量測結果………..69 圖4.11 8192 點+RBW=10K 的 PLL_6GHz 時脈頻譜圖……….70 圖4.12 8192 點+RBW=10K 的 EMI reduction 量測結果………....70

(15)

圖4.14 PLL 6GHz 時脈 peak to peak jitter 量測………..72

圖4.15 展頻功能啟動後的 peak to peak jitter 量測………....72

圖4.16 使用電源供應器以及電池對 PLL 功能量測的影響………..74 圖4.17 使用電源供應器以及電池對 SSCG 功能量測的影響………...74 圖4.18 Bias-Tee 元件對 PLL 功能量測的影響………...76 圖4.19 Bias-Tee 元件對 SSCG 功能量測的影響………76 圖4.20 使用電池偏壓 Bias-Tee 來降低雜訊………...77 圖4.21 以探針量測 PLL 鎖定功能………..79 圖4.22 以探針量測 SSCG 展頻功能………...79

圖4.23 Agilent E5052B Signal Source Analyzer 的 phase noise 測試……...80

圖4.24 25°C +1.8V 的 PLL 功能驗證………...………...85 圖4.25 25°C +1.8V 的展頻功能驗證………...………...85 圖4.26 70°C +1.8V 的 PLL 功能驗證………...………...86 圖4.27 70°C +2.0V 的 PLL 功能驗證………...…………...87 圖4.28 70°C +2.0V 的 PLL 頻譜分析………...………...87 圖4.29 70°C +2.0V 的展頻功能驗證………...………...88 圖4.30 125°C +2.0V 的 PLL 功能驗證………..…….……….88 圖4.31 125°C +2.0V 的 PLL 頻譜分析………...……….89 圖4.32 125°C +2.0V 的展頻功能驗證………...……….89 圖4.33 125°C +2.2V 的展頻功能驗證………...……….90 圖4.34 從中心頻率 6GHz 逐漸往外增加掃描範圍………...92

(16)

表目錄

表1.1 近年來在IEEE 上發表的相關論文……….…….…………5 表1.2 三種不同VCO 類型的 SSCG 比較表……….10 表2.1 PVT 環境變異的等效條件………..22 表2.2 根據表1.1 列出的論文中整理同樣使用 ΔΣ-modulator 的作品…………29 表2.3 本論文選擇ΔΣ-modulator 階數的考量………..30 表3.1 待測模擬規格表………..…56

表3.2 Hspice 以及 Ultra-sim 的 peak-peak jitter 模擬結果比較………60

表3.3 本論文設計的SSCG 電路模擬結果整理………...62 表3.3 SSCG 不同 corner 的模擬結果比較………62 表4.1 使用電池的量測結果………..73 表4.2 電池與電源供應器的量測結果差異………..75 表4.3 使用Bias-Tee 的量測結果………...77 表4.4 使用Bias-Tee 與否的量測結果差異………...78 表4.5 CIC 下探針的量測結果………...80 表4.6 正常情況下的所有晶片量測結果………..81 表4.7 金線以及鋁線的差異……...………...82 表4.8 量測平均結果與SATA-3.0 規格對照表……….83 表4.9 溫度變異對晶片影響的統計資料………..91 表4.10 將量測結果與近年來在 IEEE 上發表的相關作品做比較………93 表4.11 跟同樣設計在 SATA-3.0 的 SSCG 比較面積使用...95

(17)

第一章

序論

1.1 展頻時脈產生器簡介

在這個資訊量有爆發性成長的時代,對於高速且大量數據傳輸的需求不斷上 升,而近年來,Serial Advanced Technology Attachment(SATA)已成為一種主流的 儲存裝置傳輸介面規格,但是隨著傳輸量增加,相對的電路操作速度也會增加, 而高速時脈信號所帶來的電磁干擾(Electro-Magnetic Interference, EMI)現象也更 加嚴重。這種電磁干擾的主因是來自於時脈中心頻率的高強度峰值功率(Peak Power),它將會以輻射的方式去影響周圍的其它信號,就好比在高壓電塔的附近

使用手機會感覺通話被干擾,這就是一種EMI 現象。頻率越高則表示能量越強,

當然干擾也會更大。而製程技術的進步讓晶片操作的頻率越來越快,如何解決 EMI 問題也更加被重視,以往的金屬屏蔽法(Metal Shielding)已經不適用在解決

高速傳輸晶片帶來的EMI 問題,取而代之的是透過展頻技術來有效降低 EMI 的

展頻時脈產生器(Spread Spectrum Clock Generator, SSCG)。

跟使用包覆作法的金屬屏蔽比較,SSCG 是採取從源頭直接降低 EMI,其基

(18)

圖1.1 SSCG 功能示意圖 因為 EMI 是由高速時脈帶來的高強度中心頻率 fo 所產生,而展頻技術的作 法就是週期性的調變時脈中心頻率,使其不再是固定在一種頻率上,而是以平均 的方式分布在一段可控制的範圍內,這樣原本位於中心頻率的能量積分過後就會 被分散到較寬的頻帶,由於一段時間內總能量是固定的,透過分散後便可令最大 的Peak Power 下降來達到降低電磁干擾的效果。

根據 SATA International Organization(http://www.sata-io.org)所制訂的傳輸規

格,目前最新一代的主流介面為SATA-3.0,其傳輸量為 6Gb/s。要操作在這麼高

速傳輸的時脈將會帶來嚴重的 EMI 問題,因此本論文的目標為設計出能符合

SATA-3.0 規格[1]的展頻時脈產生電路。

1.2 SSCG 常見的展頻技巧介紹

時脈產生電路主要來說是透過相位與頻率偵測器(Phase and Frequency Detector, PFD)、電流幫浦(Charge Pump, CP)、迴路濾波器(Loop Filter, LF)、電壓

(19)

控制振盪器(Voltage Controlled Oscillator, VCO)、除頻器(Divider)等基本的電路組 成鎖相迴路(Phase-Lack Loop, PLL)[2],先產生需要的特定頻率穩定時脈,再結

合各種不同的展頻技巧將中心頻率調變成展頻時脈(Spread Spectrum Clock,

SSC),也可以說一個 SSCG 便是由 PLL 與展頻調變電路組合而成。而圖 1.2 所 示便是目前常見的三種展頻技巧,將在1.2.1~1.2.3 小節分別做說明。 圖1.2 SSCG 的三種展頻技巧介紹

1.2.1 VCO 控制電壓調變

當 PLL 鎖定時,其 VCO 的控制電壓將會固定而產生特定頻率的時脈,而第 一種方法便是透過調變電路直接改變此點電壓值[3],一般來說會利用外加的 Charge Pump 電路增減流過 Loop Filter 的電流讓 VCO 的控制電壓改變,由於展 頻是一種讓時脈中心頻率在特定範圍內做週期變化的技巧,所以只要設定好要改 變的外加Charge Pump 電流大小跟週期便可以得到所需的展頻時脈。這種方法的 優點在於調變電路簡單,但是缺點則是不容易掌控調變的精細度,因為VCO 是 非常敏感的電路,控制電壓的微小變化都有可能讓振盪頻率有很大的改變,而 Charge Pump 電流的增減往往並不能十分的準確調整到所需的值,因此這種方法 通常不適用在操作時脈很高或者需要精細調變的展頻。

(20)

1.2.2 VCO 多相位的輸出時脈調變

第二種方法則是利用 VCO 同頻率但不同相位的輸出時脈,透過相位內插器 (Phase Interpolator)去組合這些不同相位的時脈而得到新的頻率[4],同理的只要 組合相位的時候是以週期性的變化將頻率控制在某特定範圍內,便可以得到展頻 時脈。這種方法的好處是可以結合多相位選擇器(Multiphase Selector)以不同相位 的低頻時脈組合而得到相當於高頻時脈取樣的效果,也就是說如果要符合 SATA-3.0 的 6Gb/s 傳輸量,也許可以用 6 個不同相位 1GHz 的展頻時脈來操作,

這可以減少總體的功率消耗,但是缺點就在於Phase Interpolator 以及 Multiphase

Selector 都是複雜的電路架構,對於不同相位之間的選擇並不能做到很完美切 換,因此連帶的在降低 EMI 的表現上並不十分好,而且需要的相位越多,表示 VCO 的數目也會增加,加上這些控制電路使得對面積的需求會相當大。

1.2.3 Divider 的除率調變

第三種方法是屬於頻率合成器(Frequency Synthesizer)的一種主流架構,利用 改變除頻器的除率讓PLL 重新鎖定得到新頻率的時脈,當然只要除率為週期性 的改變在一個範圍,就能夠得到展頻時脈。而在頻率合成器中最常見的作法便是 使用ΔΣ-modulator 的除小數架構[5],這種架構的好處是可以用全數位式來製作 調變電路,非常容易實現在各種不同的製程上,且數位架構在對抗雜訊以及製程 變異上有非常顯著的效果,讓降低電磁干擾的表現(EMI Reduction)有非常好的結 果,且只要除率小數細微的程度越高,調變精細度也可以做到非常的精準。但是 因為除率終究無法做到無限精確,這中間便會產生量化誤差,而為了解決誤差就 必須要犧牲面積來增加ΔΣ-modulator 的階數,提高小數的解析度讓誤差下降, 因此在面積以及誤差的考量中要取得平衡。

(21)

1.2.4 整理近年來在 IEEE 上發表的相關作品

當然除了上述的方法外,還有其它展頻技巧能夠使用,也有許多設計是將上

面的架構做結合,利用彼此的優點來互補。表1.1 整理了近年來在 IEEE (Institute

of Electrical and Electronics Engineers)上發表運用在不同 SATA 傳輸介面規格 (SATA-1.0=1.5Gb/s, SATA-2.0=3.0Gb/s, SATA-3.0=6.0Gb/s)的 SSCG 論文。

表1.1 近年來在IEEE 上發表的相關論文

(* = simulation results、RBW = Resolution Bandwidth)

Process Modulation type

Clock frequency EMI reductions Jitter:peak-peak PLL / SSCG Power VDD [4] ISSCC2005 0.18um Multiphase 1.5GHz 9.8dB (RBW=100K) 41.008ps 58.311ps N/A [5] ISCAS2005 0.18um Divider 1.5GHz 23.44dB (RBW=10K) 80ps N/A 55mW 1.8V [6] ISSCC2005 0.15um Divider 1.5GHz 20.3dB (RBW=1K) N/A N/A 54mW 1.5V [7] CICC2006 90nm Multiphase 3GHz (LC-VCO) 9.78dB (RBW=100K) 21.1ps 23.8ps 44mW 1V [8] TCAS 20070.18um Multiphase 1.5GHz 14.77dB (RBW=100K) N/A 34.2ps 34.2mW 1.8V [9] ASSCC2007 0.13um Divider 1.5GHz 12.6dB (RBW=100K) N/A N/A 14.4mW 1.2V [10] CICC2007 0.13um Divider 1.5GHz 10dB (RBW=100K) N/A N/A 30mW N/A

(22)

[11] CICC2007

0.18um VCO & Divider 1.5GHz

19.63dB (RBW=10K) 30ps 35ps 27mW N/A [12] CICC2008 0.13um Divider 3GHz 14.5dB (RBW=100K) N/A N/A 14.7mW 1.2V [13] CICC2008 0.18um Divider 1.5GHz 14.2dB (RBW=100K) 27.88ps N/A 40mW 1.8V *[14] DDECS2008 0.13um Divider 6GHz (LC-VCO) 15dB 8ps N/A 48mW 1.2V *[15] SOC2008 0.18um Divider 6GHz (LC-VCO) 17.3dB N/A N/A 106mW 1.8V [16] ESSCIR2008 0.15um Divider 1.5GHz 10dB (RBW=100K) N/A N/A 29mW 1.5V [17] TEMC2009

0.18um VCO & Divider 1.5GHz

10.14dB (RBW=100K) 30ps 35ps 15.3mW N/A *[18] ASICON2009 90nm Multiphase 6GHz (1.2GHz×5) 19.24dB N/A N/A N/A N/A [19] ESSCIRC2009 0.13um Divider 1.5GHz 10dB (RBW=100K) N/A N/A 18mW N/A [20] ASPDAC2009 0.15um Divider 1.5GHz 10dB (RBW=100K) N/A N/A 29mW 1.5V [21] JSSC2009 0.18um Divider 1.5GHz 10.48dB (RBW=100K) 28.4ps N/A 15mW 1.8V [22] TCAS 20100.13um Divider 3GHz 14.5dB (RBW=100K) N/A N/A 14.7mW 1.2V

(23)

從表 1.1 之中可以很輕易的看出兩個現象,首先使用除頻器調變的設計占了 多數,這是因為這種全數位式調變電路在對抗製程雜訊以及降低電磁干擾上有著

較好的表現,再來是3GHz 以上的設計(SATA-2.0 以上規格),使用電感電容式共

振槽(Inductor-Capacitance tank, LC tank)的振盪器為主流。這也是因為傳統上對於

高頻時脈的需求,較穩定的LC-VCO 架構通常都是首選。 這些列表上的設計作品,雖然展頻的方法以及電路架構上各不相同,但是在 運用的介面規格確立之後,大抵上想追求的目標是一致的,除了基本的降低功率 消耗、減少晶片面積以外,再來便是有效降低電磁干擾、以及減少時脈的抖動, 這當中除了盡量降低 PLL 本身產生的時脈抖動外,也包括了因為展頻過程中頻 率不斷的變換所帶來的抖動增加。在開始進入本論文設計之前,先從表1.1 中, 找尋能達到 SATA-3.0 規格的設計,也就是展頻時脈能操作 6Gb/s 傳輸量的 SSCG[14][15][18],這些電路雖然在展頻技巧上有各自的巧妙,但是卻從設計上 發現了一個很重要的思維。 以時脈產生器來說,最重要的電路就是 VCO,而要滿足 6Gb/s 傳輸量,可 以使用LC-VCO 直接產生一個 6GHz 的高速穩定時脈[14][15];又或者利用環型 振盪器(Ring-VCO)提供多個同頻率但不同相位的時脈,以相位選擇器的方式來取 樣數據。[18]便是利用了五個工作在 1.2GHz 的不同相位時脈來傳輸。這兩種做 法其實各有優缺點,以 LC-VCO 來說,電感非常適合運用在產生高頻時脈的架 構上,因為它具有穩定且低雜訊的好處,也就是時脈的抖動比較小,但另一方面 來看,電感除了要耗費非常大面積外,也是個需要非常精準製程特性的元件,因 此很難配合製程改變而調整。而採用多相位選擇Ring-VCO,好處在於整體架構 並不需要操做在最高速的6GHz,對於功率的消耗可以減少許多,且跟電感相比, Ring-VCO 很容易在各種 CMOS 標準製程上做轉移,但這種方式需要額外增加 Phase Interpolator 以及 Multiphase Selector 等控制電路,且需要的相位越多,表示

(24)

VCO 需要串接更多級,在實做上會增加困難度以及面積使用。從圖 1.3 的圖形 來說,可看出[14][15]電感部分佔了很大的面積,而[18]額外負擔的控制電路也是 相當龐大複雜。

(a) [14]的 Chip layout

(b) [15]的 Chip layout (c) [18]的 Chip layout 圖1.3 表1.1 中符合 SATA-3.0 規格的 Chip layout

由上述分析可以規劃出若是使用這兩種架構來實現 SSCG 分別會面臨到的 考量。採用LC-VCO,可以得到一個穩定且抖動很小的 6GHz 時脈,在電路設計 的複雜度上也會單純許多,但是缺點就在於電感需要耗費相當大的面積,且設計 需要非常精準製程特性,一旦面臨到製程轉換便等於是要重新設計電路;而多相 位選擇Ring-VCO 可以有效的降低整體功率,但是需要額外負擔的電路會讓設計 的困難度提高很多,且效能未必會比較好。討論至此,一個新的疑問出現了,那 就是從表1.1 中找不到一篇用 Ring-VCO 直接產生 6GHz 時脈的 SSCG。

(25)

1.3 Ring-VCO 直接產生 6GHz 時脈的 SSCG 設計分析

在1.2.4 小節的論述分析了目前 SSCG 運用在 SATA-3.0 介面上現有架構所遇 到的問題所在,也發現了並沒有人用Ring-VCO 直接產生 6GHz 時脈的 SSCG 架 構,這是因為Ring-VCO 在面臨產生固定時脈的運用上有兩個很難克服的挑戰。 第一個困難點就是它沒有辦法像 LC-VCO 一樣很輕易的產生高頻時脈,這 是因為傳統 Ring-VCO 的振盪頻率有著 τ ⋅ ∝ N f 1 的關係式,其中 N 表示延遲單 元(delay-cell)的級數,τ則為單一級延遲單元的延遲時間,而一般來說 delay-cell

要由PMOS 與 NMOS 共同組成,但是因為 PMOS 的反應時間會比 NMOS 慢上

很多,所以會增加整體的延遲時間,讓Ring-VCO 的振盪頻率受到限制,所以在

表1.1 裡面,只有[12][22](這兩篇為相同作者與設計)這一篇能夠用 Ring-VCO 達

到3GHz 的時脈,其它 3GHz 以上的設計皆採用 LC-VCO,這是因為在高頻設計

上LC-VCO 會比 Ring-VCO 容易達到頻率規格。

第二個困難點在於 Ring-VCO 非常容易受到製程變異(Corner Variation)的影

響而改變而原先設定好的頻率,這是因為Ring-VCO 的振盪頻率跟電流有絕對的

關係,當製程變異落在FF(Fast-Fast)的時候,因為半導體的參雜濃度比較高,讓

整體流過的電流上升,因此延遲時間也會縮減讓頻率加快,同樣的當落在 SS(Slow-Slow)時,也會因為參雜濃度下降導致頻率降低,可以從圖 1.4,也就是 [22]的頻率對控制電壓的變化特性觀察到 Corner Variation 對 Ring-VCO 的影響。

原先設定好要讓VCO 產生 3GHz 的時脈,卻因為製程變異的關係,有可能讓 FF

最低頻也超過3GHz,SS 最高頻也低於 3GHz。相比之下因為 LC-VCO 振盪頻率

跟L 的感值有關,這並不容易因為 Corner Variation 而改變,也因此對於運用在

(26)

(a) Chip die photo (b) 頻率對控制電壓的變化特性

圖1.4 [22]的 Chip die photo 以及頻率對控制電壓的變化特性

當然,每一種架構的選擇都有它的優缺點,在討論過 Ring-VCO 直接產生 6GHz 時脈的困難點後,如果真能夠完成這樣的設計,則它將會有什麼好處?從表 1.2 來看,首先功率消耗上不會比用 LC-VCO 來的差,面積使用因為沒有電感以 及相位控制電路,理論上會是最小的,而在時脈抖動上也會跟多相位Ring-VCO 相同,至於電路複雜性跟 LC-VCO 一樣都是直觀簡單的設計,在製程轉移性上 也會因為少了控制電路而比多相位Ring-VCO 來的更有利。經過這些分析之後, 若是能夠解決用Ring-VCO 直接產生 6GHz 時脈的 SSCG 所面臨的挑戰,這種架 構所帶來的好處絕對是值得去嘗試的,也因為如此產生本論文的研究動機。 表1.2 三種不同VCO 類型的 SSCG 比較表 LC-VCO 直接產 生6GHz 時脈取樣 多相位Ring-VCO 以低頻時脈取樣 Ring-VCO 直接產 生6GHz 時脈取樣 功率消耗 - - 低 - - 面積使用 大 - - 小 時脈抖動 小 - - - - 電路複雜性 簡單 困難 簡單 製程轉移性 困難 - - 方便

(27)

1.4 研究動機

經過 1.3 節的分析之後,訂出了本論文的目標是實現出一個可運用在 SATA-3.0 的 SSCG,且是以 Ring-VCO 直接產生 6GHz 時脈取樣的方式,而主要 設計面對的挑戰且必須解決的有以下兩點。

z 如何提升 Ring-VCO 中心時脈頻率到 6GHz (High Operation Frequency) z 如何對抗製程變易帶來的頻率漂移(Corner Variation) 如果能夠處理好這兩個 VCO 電路的關鍵,那麼本論文所設計的 SSCG,除了可 運用在SATA-3.0 的介面上,還能夠具有低面積、架構簡單有效、且容易轉換製 程實現等等的優點。 而除了上面兩個挑戰以外,運用在 SATA-3.0 的 SSCG 在降低電磁干擾、時 脈抖動範圍這些效能上評比已經根據[1]而制定了標準範圍,其詳細規格如下 : z 數據傳輸量: 6.0Gb/s(以 6GHz 的時脈做取樣)

z 展頻率(Spread Spectrum Ratio) : 5000ppm(0.5%) z 調變頻率(Modulation Frequency) : 30KHz~33KHz z 降低電磁干擾量(EMI Reduction) : >7dB

z Random jitter(rms)@250 cycles : <12ps

在達到這些規格的同時,本論文希望還能夠具有全積體化(Fully Integrated)的特

色。這一項雖然在表1.1 中沒有將其列出比較,但其實這是近年來相當重要的一

種設計要求。因為 PLL 內的迴路濾波器常常需要大的電容,加上展頻調變電路

的控制信號必須相當精準,因此許多設計在以往為了節省面積或者是控制信號的 準確性,而選擇將部份元件做在晶片外部(Off Chip),但是隨著 System on Chip (SoC)技術的提升,以及電子產品輕薄短小的銷售概念下,Fully Integrated 便成了 一種設計趨勢。

(28)

至於展頻調變電路的部份,本論文將會採用 1.2.3 節所介紹的 ΔΣ-modulator 架構,這是因為對VCO 控制電壓調變的方法,在高頻時脈上顯得不夠精細,而 多相位時脈調變在Ring-VCO 直接產生 6GHz 的架構上也不再需要,因此便選擇 了全數位式的 ΔΣ-modulator 調變電路,在對抗雜訊以及製程變異上有非常顯著 的效果,其降低電磁干擾的優秀表現 (EMI Reduction),在解決 6GHz 高速時脈 所帶來的EMI 問題裡是非常有效的。同時這種數位調變電路搭配上 Ring-VCO, 可以讓整個 SSCG 都能夠實現在任何標準的 CMOS 製程,這是一個非常重要的 優勢,因為完整的SATA 傳輸介面除了展頻電路以外,還包括了時脈資料回復電

路(Clock and Data Recovery, CDR)、 資料接受端(RX-Receive)、資料傳輸端 (TX-Transmit),因此一個展頻電路若是能夠配合其它電路的製程需求而輕易的轉 移製程,那麼對於實現完整的SATA 傳輸介面可以提供很好的製程相容性。 總結來說,本論文將會在 TSMC-0.18um 1P6M CMOS 製程下做設計,目標 是完成一個可運用在 SATA-3.0 的 SSCG,將採取用 Ring-VCO 直接產生 6GHz 時脈搭配 ΔΣ-modulator 的展頻調變電路,期許完成的電路具有小面積、架構簡 單、全積體化、能夠實現在任何標準的CMOS 製程等等特色。

1.5 整體論文組織架構

本論文分為五章,第一章為序論,介紹運用在 SATA-3.0 介面上的展頻電路 其功能與基本理論,再來說明目前常見的展頻技巧以及各種相關研究的發展現 況,並在其中找出本論文的研究動機以及設計挑戰。第二章則針對設計挑戰作架 構上的選擇分析,並以實際的電路模擬證明可行性。第三章為整體電路實現以及 模擬結果,第四章為晶片實作後的量測考量以及量測結果,最後在第五章會對本 論文的研究結果做結論。

(29)

第二章

設計挑戰與架構選擇分析

本章共分六個小節,首先 2.1 節會訂出目標 SSCG 整體的初步架構,再來 2.2 節將會針對Ring-VCO 如何提升中心時脈頻率到 6GHz,以及如何對抗製程變易 帶來的頻率漂移這兩項設計重點去做分析。2.3 節會介紹如何利用 ΔΣ-modulator 來完成除小數架構以達到降低電磁干擾的效果。2.4 節會說明展頻控制信號如何 以電路的方式產生。至於其它部份的電路架構,由於具有一定的普遍性且並非本 論文的重點,故會在2.5 節直接以引用出處的方式呈現。最後 2.6 節為本章的設 計結果總結。

2.1 規劃設計目標 SSCG 整體架構簡介

根據第一章序論的討論,可以初步將電路整體架構如圖 2.1 的規劃表示出 來。在這張架構圖裡可以看到上半部的部份就是一個 PLL 的電路,再搭配下半 部 實 現 展 頻 功 能 的 調 變 電 路 以 及 控 制 信 號 , 因 為 本 論 文 的 目 標 為 在 TSMC-0.18um 1P6M CMOS 製程下,完成一個可運用在 SATA-3.0 的 SSCG,且

採取用Ring-VCO 直接產生 6GHz 時脈,再搭配 ΔΣ-modulator 的調變電路改變除

頻器的除率來完成展頻功能。同時也希望最後整體的電路是全積體化的形式,故

將用來控制ΔΣ-modulator 的展頻控制信號(Control Signal)也以內部電路的實現一

(30)

PFD+CP+LF Ring-VCO Divider Pre-scaler Control signal ΔΣ modulator CML_buffer 6GHz output clock ref clock fb clock Spread Spectrum Function Circuit PLL 圖2.1 初步規劃的目標SSCG 整體架構

2.2 運用在本論文內的 Ring-VCO 電路挑戰與設計分析

之前在 1.3 節分析了以 Ring-VCO 在產生固定高頻時脈的設計上會遭遇的兩 個主要問題,分別是如何提升中心頻率,以及MOS 元件特性受製程變異導致的 頻率偏移,以下便開始討論在面對這些困難時的設計方法。

2.2.1 Ring-VCO 如何提升中心時脈頻率到 6GHz

首先要滿足 SATA-3.0 的規格要求,就表示 Ring-VCO 在 TSMC-0.18um 1P6M

這個製程下,中心頻率要能夠達到 6GHz,但是從序論的介紹中已經說明了 Ring-VCO 的振盪頻率有著 τ ⋅ ∝ N f 1 的關係式,而延遲單元的延遲時間τ往往會 取決於 PMOS 的切換時間不夠快速而讓頻率上不去,當然從公式上分析,減少 延遲單元的級數N 也是個增加頻率的方法,不過根據 Barkhausen 振盪準則,電 路要能起振,N 至少要兩級以上,且現實設計上往往會因為多相位的需求或者是 架構穩定性這些的外部規格考量而增加 N 值。在這次的設計裡並沒有相位上的

(31)

特殊需求,不過若是以 N=2 級的架構去實現,其振盪產生的時脈效果不會比架

構更穩定的 N=3 級來的好,因此最後在穩定性以及頻率要求中,選取了串接 3

級延遲單元, 因此當 N 值確定後,要能提高頻率的方法就是縮減 τ。

而確定了提升頻率的主要關鍵後,針對以往有對這個議題做研究的各種 IEEE 論文去做分析,並且發現在[23]這篇研究中提出了一項很有效率的方法,它

提出縮減τ 的觀念叫做「負延遲之延遲單元」(Negative Skewed Delay Cell),基

本的理論可以用圖2.2 的電路來說明。

out

in

in'

(a) [23]提出基本Negative Skewed Delay Cell

off off off on on off on on in=in' in in' out out NMOS PMOS conventional skewed-delay conventional skewed-delay (b) 時脈反應圖 圖2.2 用負延遲之延遲單元縮減τ 的基本理論

一般的 delay-cell 例如一個反相器,由於 PMOS 的速度較慢,比較 conventional

信號的in 端以及 out 端,就可以看到需要一段較長的反應時間讓 PMOS 導通或

關閉,而negative skewed delay cell 的想法是利用一個負延遲的效果使輸入訊號

in 變成 in’,這表示到達 PMOS 的輸入信號 in’會比 NMOS 的輸入信號 in 快,當

輸入點in 要由 high 變 low 的時候,in’已經提前變成 low 信號送給 PMOS 讓它反

應知道現在要turn on,等到 in 信號也送給 NMOS 的時候,PMOS 已經花了一段

(32)

變high 的時候,in’已經提前變成 high 信號送給 PMOS 讓它反應知道現在要 turn off。雖然 PMOS 要花的反應時間還是一樣那麼多,但是因為控制信號 in’的提前

輸入,讓PMOS 能夠在下一階段轉換之前就先反應,讓它能夠在 NMOS 動作時 馬上對應,整體來說就等於縮減了延遲時間τ 進而提高速度,使這樣的振盪器其 最高振盪頻率會比傳統的架構高。更進一步的,在[24]這篇研究中,以同樣的觀 念實現了一個Ring-VCO,架構如圖 2.3 所示。 Vcontrol Vdd S+ S-P+ P-Out- Out+ M5 M1 M2M6 M3 M4 M7 M8 Out-+ SOut-+ + P+ - P-- SP-- Out+ Out-+ SOut-+ + P+ - P-- SP-- Out+ Out-+ SOut-+ + P+ - P-- SP-- Out+

(a) delay-cell (b) Ring-VCO

圖2.3 [24]所採用的 VCO 架構 這是一個採用負延遲技術的雙延遲路徑 Ring-VCO。(a)的電路為[24]所採用 的單一級延遲單元,可以看到PMOS 端的輸入為 S、NMOS 端的輸入為 P,並將 三級延遲單元串接成(b)的 VCO 架構。在(b)的電路圖中可以觀察到,每一級的 NMOS 的輸入 P 端都是接到前一級的輸出,但是在 PMOS 的輸入 S 端卻是接到 前兩級的輸出,對Ring-VCO 每一級的輸出時脈而言,其實頻率都是一樣的,只 有在相位上有差異,[24]就是利用了這樣的差異,讓相位比較提前的時脈當做控 制信號送給PMOS,實現了負延遲的觀念讓振盪頻率提升。 因為[24]利用這樣的方法所獲得的提升頻率結果是相當好的,所以本次設計 中也將引用這樣的架構來完成Ring-VCO。因此以下便對這樣的架構做了分析。

(33)

首先PMOS 對 M1、M2 形成一個 CMOS latch,而 M3、M4 的 NMOS 交互耦合

對這個latch 的閘級電壓做控制,當控制電壓 Vcontrol 降低時,latch 的力量也降

低,使得 PMOS 輸出的驅動電流增加,導致相位變化更容易,延遲時間縮減, 使得振盪頻率上升;反之Vcontrol 上升時,latch 的力量增加,相位變化更困難, 頻率自然就會降低,而振盪頻率的式2.1 可由圖 2.4 的 delay-cell 小電路模型推導。 2 2 2 2 5 5 7 2 7 3 2 3 2 5 5 7 2 5 5 7 0 60 180 240 240 2 5 0 2 7 0 180 180 240 2 5 7 ) ( 2 1 1 ) ( ) 1 ( ) 2 3 2 1 ( ) ( ) ( 2 3 2 1 ) ( ) ( , ) ( rule ion superposit with or with 1 L L osc L L L L L in j j j L L s L L p j j j n n C gm G gm gm gm gm f w H rule barkhausen gm G SC gm G gm j gm gm jw H SC gm G gm j gm gm v v s A e p e p e p s SC gm G gm v v SC gm G gm v v e p p e s s e p s gm f gm gm f N f − − + ⋅ + = ⇒ = ⇒ − + − + + = ⇒ + − + + = = ⇒ = × = × = + − = + − = = = = ⇒ ↑ ↓ ↑ ↑ ↑ ∝ ° ° ° ° ° ° ° + + + − + + + − + − + − + π λ (式 2.1)

(34)

圖2.4 本論文採用的delay-cell 小電路模型

最後這個 VCO 電路設計在 TSMC-0.18um 1P6M CMOS 製程下所獲得的 post-sim 模擬結果(layout 請參考圖 3.12) ,圖 2.5 為本論文 Ring-VCO 在 Typical-Typical(TT) 下 的 頻 率 對 電 壓 特 性 曲 線 。 它 的 曲 線 斜 率 值 (Kvco) 約 為 1GHz/V,表示說當控制電壓有一伏特的變化時,對應的頻率變化約為 1GHz。同 時也證明了它能符合一開始設計的目標,產生如圖2.6 的 6GHz 時脈。 Kvco VDD=1.8V 5 5.2 5.4 5.6 5.8 6 6.2 0.8 1 1.2 1.4 1.6 1.8 controll voltage (V) fre qu en cy (G H z) 圖2.5 本論文Ring-VCO 的頻率對電壓特性曲線

(35)

圖2.6 本論文Ring-VCO 產生的 6GHz 時脈

圖2.7 本論文Ring-VCO 的 phase noise 模擬結果

Phase Noise; dBc/Hz, Relative Harmonic = 1

1 04 1 05 1 06 1 07 relative frequency (Hz) − 20 . 0 − 40 . 0 −6 0 . 0 −8 0 . 0 − 10 0 − 1 20 ( dBc/Hz ) (dBc/Hz) M 0(1MHz, −87.44dBc/Hz)M 0(1MHz, −87.44dBc/Hz) M 0(1MHz, −87.44dBc/Hz) M 0(1MHz, −87.44dBc/Hz) M 0(1MHz, −87.44dBc/Hz) relative frequency (Hz) Voltages (lin) 200m 400m 600m 800m 1 1.2 1.4 1.6

Time (lin) (TIME)

9.955u 9.9552u 9.9554u 9.9556u

erivative=1.903871e+010 urrent Y=9.000000e-001 urrent X=9.955078e-006 Derivative=1.881003e+010 Current Y=9.000000e-001 Current X=9.955578e-006 *pll

(36)

而根據[25]理論式 2.2,本論文 Ring-VCO 其距離中心 1MHz offset 的理想 phase noise 為-95.6dBc/Hz,而圖 2.7 是實際用 Spectre-RF 模擬出來的結果,值約 為-87.44dBc/Hz。討論至此,本論文已經解決了如何提升 Ring-VCO 中心時脈頻 率到6GHz 的設計挑戰,而下一步,也就是如何對抗製程變易帶來的頻率漂移。 MHz offset at Hz dBc V C f i f f L pp L n off rms off } 95.6( / ) 1 / 8 4 log{ . 10 } { = ⋅ Γ22 2 ⋅ 22 Δ 2 =− π (式 2.2)

2.2.2 如何對抗製程變異帶來的頻率漂移

在第一章序論裡,介紹了[22]因為使用 Ring-VCO,其頻率對控制電壓的變 化特性會受到Corner Variation 的影響,有可能讓 FF 最低頻也超過 3GHz,SS 最 高頻也低於 3GHz。不可避免的在本論文中也發生了這樣的情況。圖 2.8 是本次 設計Ring-VCO 在不同 Corner 下頻率對電壓特性曲線,可以看到在 FF、SS 的時 候VCO 會無法達到產生 6GHz 時脈的要求。 Kvco VDD=1.8V 4 4.5 5 5.5 6 6.5 7 7.5 8 0.8 1 1.2 1.4 1.6 1.8 control voltage (V) fr eque nc y ( G H z) tt ss ff 圖2.8 本論文Ring-VCO 在不同 Corner 下頻率對電壓特性曲線

(37)

其實這是設計 Ring-VCO 無法避免的問題,因為製程一定會有偏移,傳統解 決辦法會如圖2.9 一般,加大頻率對電壓特性曲線斜率。靠產生頻率的範圍夠大, 所以令它在每一種 Corner 下都能夠產生所需要的時脈。但這不見得是一種好的 解決方法,如圖所見曲線斜率這麼大,只要有一點點的電壓抖動,就會讓頻率有 巨幅的改變,所帶來的問題就是電路不穩定以及時脈抖動很高。同時因為要讓斜 率增加,在功率的消耗上也會提升不少。

frequency

voltage

ff

tt

ss

6GHz

ff

tt

ss

圖2.9 加大頻率對電壓特性曲線斜率以滿足規格 事實上本論文有另外一種想法,因為根據[26],也就是超大型積體電路(Very Large Scale Integrated, VLSI)設計理論來說,在開始進行設計電路之前,可以將電 路須承受變易條件訂為三種 : Supply Voltage、Operating Temperature、Process Variation,也就是所謂的 PVT 分析。其中 Process Variation 這一項其實是可以被 人為控制的,因為當晶片能夠大量製造商品化的時候,是可以指定特定的製程生

產線,令每一次的製程條件都設成一模一樣,這樣一來就可以令商品的 Process

Variation 降到最小,而其中最重要的 Corner 變化,也就是本論文在意的參雜濃 度不同導致頻率漂移,根據[26]的理論可以將其等效為表 2.1 的 PVT 分析。

(38)

表2.1 PVT 環境變異的等效條件

Corner Voltage Temperature

F 1.98V(+10%) 0°C T 1.8V(正常) 70°C S 1.62V(-10%) 125°C 以目前常見的電源=1.8V 的設計為例,其實前面提到過,當 Corner 落在 FF 時,代表的是半導體參雜濃度過高而使得整體電流特性上升,換言之也可以將其 等效為電源上升,或者是溫度下降讓電子的移動率(Mobility)增加使其更易傳導 而提高電流;同樣的當Corner 落在 SS 時,代表的是半導體參雜濃度過低而使得 整體電流特性下降,也可以視為電源下降,或者是溫度上升讓電子的 Mobility 變小使其電流傳導困難而降低電流。透過這樣的分析就可以知道,其實晶片 Corner 改變是等同於外部環境電壓以及溫度這兩項變異。所以當晶片要實際量產 之前,都會附上一份統計資料,裡面紀錄了電壓以及溫度各變異多少時,所帶來 了晶片效能改變量,可以讓使用者根據不同環境下做調整讓晶片能正常工作。因 此本論文所設計的Ring-VCO 是採取了如圖 2.10 這樣的觀念。

frequency

voltage

ff :

tt

ss :

6GHz

frequency

voltage

ff :

tt

ss :

6GHz

圖2.10 以電壓方式改變電流讓曲線平移以滿足規格

(39)

因為 Corner Variation 對 Ring-VCO 來說其實就是 CMOS 電流的特性改變, 在之前的分析中本論文將其等效於溫度以及電源的改變,而真實的晶片工作情 況,溫度是無法被控制的,但是電源的供應卻是可以由操作者決定的。如果可以 透過一個外部偏壓,在FF 的時候降低 VCO 的電壓讓電流下降,或者是在 SS 的 時候提高VCO 的電壓讓電流上升,整體上來說就相當於增減電流讓曲線去作平 移,這樣就不用加大特性曲線斜率犧牲掉電路的穩定以及時脈抖動品質。 Kvco 4.5 5 5.5 6 6.5 7 0.8 0.9 1 1.1 1.2 1.3 1.4 1.5 1.6 1.7 1.8 control voltage (V) fr equency ( G H z) tt(VDD_VCO=1.8V) ss(VDD_VCO=2.2V) ff(VDD_VCO=1.6V) 圖2.11 VCO 在改變電源後控制電壓對振盪頻率關係圖 圖 2.11 的模擬便是在這樣的想法下所設計出來的結果,這樣的想法其實在 實際操作上是可以被實現的,因為以本論文設計的SATA-3.0 介面來說,其晶片 實際操作環境是在主機板內,這表示一定有著溫度感測器(Temperature Sensor)以 及直流對直流轉換器(DC to DC Converter)這兩種元件的存在,因此只要將 Ring-VCO 的電源獨立接到轉換器上,當溫度上升或下降到某一個特定程度讓 PLL 不再鎖定時,便可以透過溫度感測器判別現在 VCO 的操作溫度,再根據晶

(40)

片的統計資料來判別現在可能是落在哪一段工作頻段,便可以透過直流轉換器將 電源轉至對應的電壓上,讓 PLL 重新進入鎖定提供時脈。這種作法在許多電路 上已經是很成熟的技巧,因此本論文所設計的Ring-VCO 也在這樣的觀點下,在 不同的Corner 下提供了不同的電源令其能正常工作。 同時在溫度的模擬結果上也呈現了跟 Corner 改變類似的結果,圖 2.12 是本 論文的Ring-VCO 在 TT 下改變各種溫度的模擬結果,可以由圖看到,當溫度為 0°C 的時候,電流特性變好因此整體曲線呈現平行上升的現象,而當溫度逐漸增 加的時候,也可以觀測到曲線平移下降的現象,而最高溫125°C 的結果,跟未改 變電源時的SS 的曲線是非常類似的。調整的幅度方面,70°C 的曲線需要將電源 調整為2.0V,125°C 的曲線則是要調整成 2.2V,都是主機板內能夠提供的偏壓。 Kvco VDD=1.8V 4.5 4.7 4.9 5.1 5.3 5.5 5.7 5.9 6.1 6.3 6.5 0.8 1 1.2 1.4 1.6 1.8 control voltage (V) fre qu en cy (G H z) tt-25℃ tt-0℃ tt-125℃ tt-70℃ 圖2.12 本論文的 Ring-VCO 在 TT 下改變各種溫度的模擬結果

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2.3 ΔΣ-modulator 架構選擇與分析

根據 SATA-3.0 的規格要求,展頻的範圍必須控制在 5000ppm,這意味著當 開始展頻後,中心頻率要能從原本的6GHz,調降至 5.97GHz(6GHz×99.5%)。從 之前1.4 節的分析中,本論文決定採取對除頻器調變架構,作法就是改變除頻器 的除率,使其工作在 5.97GHz 的頻段。若以圖 2.1 的架構簡圖來說,VCO 產生 的 6GHz 時脈會先經過一個前置除頻器(Pre-scaler),先將頻率除二降為 3GHz, 然後再送入一個可控制除率的 Divider,使其最後的回授時脈能跟輸入時脈同頻 達到鎖相。以輸入的參考時脈為 25MHz 考量,那麼 Divider 的除率就要設定為 120(3GHz/120=25MHz)。若要將中心頻率降為 5.97GHz,則 Divider 的除率就要 改為119.4,換言之這必須是一個除小數的 Divider 架構。而在目前的除小數技術 中,又以 ΔΣ-modulator 的數位式架構最受歡迎,以下將會討論如何設計一個在 本次目標中完成除小數架構以達到降低EMI 的 ΔΣ-modulator。 首先本論文需要的除頻器是需要有除小數功能,一般會透過〝除率平均〞的 方式來完成,好比說目標是除10.5,那麼除頻器就可以工作在除 10 跟除 11 之間 平均切換達到效果。也就是說 ΔΣ-modulator 其實就是一種控制除頻器除率作平 均變化的電路。可以圖2.13 的電路來作說明。 latch X Y X+Y Cout overflow x[n] y[n] e[n] 圖2.13 一階數位相位累加器

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這是一個數位相位累加器,進位與否會決定 overflow 輸出是 0 還是 1,利用 這樣的變化搭配控制電路去改變divider 的除率。以除 10.2 為例,將 divider 的除 率先設定為10、因為希望除的小數值為 0.2,則將 0.2 輸入累加器,前四個週期 分別累加數值為 0.2、0.4、0.6、0.8,這四個週期的 overflow 輸出階為 0,因此 除率為10 不變;第五個週期累加值為 1,overflow 輸出為 1,則除率變為 11,透 過五個週期平均就可以得到 10.2 的小數除率。而這樣的累加器電路,其實就是 一個一階的ΔΣ-modulator,看圖 2.14 的 Z 轉換分析就可以理解這兩者是一樣的。 1 1 1 − − Z 1 − z 圖2.14 一階數位相位累加器的 Z 轉換分析 所以透過數位累積器電路便可以實現 ΔΣ-modulator 的架構,當然輸入的訊 號也不真的是0.2 這樣的方式,而是要透過累加器的位元數而定。由於這邊是做 降頻的考量,以120 降 5000ppm 等於 119.4 來說,需要輸入的小數就是 0.6,令 120-0.6 等於 119.4,所以對數位累加器的輸入而言,會有著 xk 2 6 . 0 ≈ 的關係,其 中K 為累加器的輸入位元數,X 為輸入的整數數位值,可做式 2.3 的推論。可以 得知當K 為 5 或 6 時,有最接近 0.6 小數的效果,在此選擇 K=5 來實現電路, 這是因為K=6 跟 K=5 的效果雖一樣,但 K=6 會增加電路的面積及功率。 59375 . 0 64 38 38 6 625 . 0 8 5 5 3 59375 . 0 32 9 1 19 5 5 . 0 4 2 2 2 625 . 0 16 10 10 4 5 . 0 2 1 1 1 = ⇒ = ⇒ = = ⇒ = ⇒ = = ⇒ = ⇒ = = ⇒ = ⇒ = = ⇒ = ⇒ = = ⇒ = ⇒ = x k x k x k x k x k x k (式 2.3)

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當然在第一章序論也提到過,這種透過除率平均得到小數的方法一定會存在 量化誤差,因為對累加器來說,輸出只是輸入的一種推測,藉由0 或 1 的輸出平 均去逼近,但其實瞬間除率是不會等於平均除率的,而這中間的產生的誤差便稱 為量化誤差。以一階調變器來說,輸入0.2,在前四個週期的量化誤差是 0.2、0.4、 0.6、0.8 地規律增加,直到第五個週期才把量化誤差以輸出 1 的型式清空,但下 五個週期又會重覆一次這樣的循環,這樣規律性的變化將會形成小數指狀突波 (fractional spurs),這在射頻電路上是很嚴重的問題。因此如何快速的消除量化誤 差 就 是 需 要 去 思 考 的 。 以 二 階 的 調 變 器 Z 轉 換 來 說: ( )= ( )+ ( )(1 −1)2 z z E z X z Y ,把第一級的量化誤差 E(z)當成第二級的輸入, 藉以累加第一級的 overflow 輸出,能將第一級的量化誤差消除;同理三階的調 變器又將第二級的量化誤差當成輸入: ( )= ( )+ ( )(1 −1)3 z z E z X z Y ,也消除了第 二級的誤差,對整體而言量化誤差經過了多級的消除,可以有效解決 fractional spurs 的問題。這也就是為什麼需要增加 ΔΣ-modulator 的階數。 再以圖 2.15 來解釋,如果今天用一階的 ΔΣ-modulator 來做 119.4 的除小數, overflow 只能做 0 跟 1 兩種切換,也就是說除頻器只能夠在 119 跟 120 兩種變化 作平均,那麼 PLL 產生的時脈就會固定在這兩種頻率上,所以在頻譜上能量都 集中在這兩個頻段上,用這樣的方式去算EMI reduction 會得到比較差的結果, 這代表原本的峰值功率跟展頻過後的最高功率相比,其實並沒有降低非常多。如 果將ΔΣ-modulator 的階數增加為二,則表示 overflow 可以輸出-1~2 四種變化, 除率也能夠在四種不同除數下做平均,讓能量能夠更平均的分布在四個頻段,當 然三階就能夠有八種變化,階數越多。能量就能夠越平均的分布,相對的對於降 低電磁干擾也就更有利。最理想的情況就是階數可以無限多階達到圖 2.16 所表 示的圖型,能量完美的平均分布在展頻範圍內,讓峰值功率有最大的降低。

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frequency dB

frequency dB

(a) 一階 ΔΣ-modulator 頻譜分析 (b) 二階ΔΣ-modulator 頻譜分析

frequency dB frequency dB (c) 三階 ΔΣ-modulator 頻譜分析 (d) 多階ΔΣ-modulator 頻譜分析 圖2.15 不同階數的 ΔΣ-modulator 在頻譜分析 dB frequency PLL center frequency Ideal modulator frequency PLL center frequency Ideal modulator

圖2.16 理想的 ΔΣ-modulator 有最好的 EMI reduction

但事實上是不可能做出一個無限多階的 ΔΣ-modulator,除了電路穩定度上的

問題以外,面積的增加便是最大的設計限制。因此在 EMI reduction 以及

ΔΣ-modulator 的面積上就必須做取捨。表 2.2 是根據表 1.1 中同樣採取了 ΔΣ-modulator 的設計,但是卻是使用不同階數的 EMI reduction 比較表。

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表2.2 根據表1.1 列出的論文中整理同樣使用 ΔΣ-modulator 的作品 Modulation type EMI reduction / RBW Modulation profile Order

[5] Divider 23.44dB / 10K Triangular 3

[6] Divider 20.3dB / 1k Triangular 3

[9] Divider 12.6dB / 100K Triangular N/A

[10] Divider 10dB / 100K Triangular N/A

[11] VCO & Divider 19.63dB / 10K Triangular 2

[12] Divider 14.5dB / 100K Chaotic PAM 1

[13] Divider 14.2dB / 100K Piecewise linear 3

*[14] Divider 15dB Triangular 2

*[15] Divider 17.3dB Triangular 2

[16] Divider 10dB / 100K Triangular 3

[17] VCO & Divider 10.14dB / 100K Triangular 2

[19] Divider 10dB / 100K Triangular N/A

[20] Divider 10dB / 100K Triangular 3

[21] Divider 10.48dB / 100K Triangular 1

[22] Divider 14.5dB / 100K Chaotic PAM 1

可以從表 2.2 其中觀察到兩個現象,首先看到隨著階數的增加,確實在 EMI reduction 的表現上是更好的(相同作品在 RBW=100K 理論上會比 RBW=10K 少 10dB,可用此法作不同設計的歸一化),這也印證了上述的分析。再來就是在調 變型式(Modulation Profile)的選擇上絕大多數的作品是選擇了規律性的三角波 (Triangular)調變,但是[12][22](這兩篇為同一篇)卻是選擇了亂數波型的調變 (Chaotic PAM),可以從圖 2.17 看出這兩種調變波形的差異。

圖2.17 Triangular 與 Chaotic PAM 兩種調變波形的比較

(46)

這兩種調變波形的差異,其實就是之前討論過的增加除頻器除率變化的亂度

以快速消去量化誤差,傳統上Triangular 的調變方法正是因為調變過於規律,所

以除率的改變也是規律性的導致頻譜能量太過集中在某些特定頻段,這也是為什

麼需要增加ΔΣ-modulator 的階數來改善 EMI reduction 的原因。而 Chaotic PAM

這種調變波形其變化是由亂數產生的,這表示除率不再是規律的變化,所以可以 看到[12][22]雖然 ΔΣ-modulator 的階數只有一階,但是 EMI reduction 卻是非常好 的,這便是亂數調變波形所帶來的好處。但是這兩種調變波形其實是一體兩面 的,因為雖然Triangular 需要增加 ΔΣ-modulator 的階數增加亂度,但是大多數作 品還是選擇這樣的作法這是因為架構非常簡單,而 Chaotic PAM 雖然減少了 ΔΣ-modulator 的階數,但其本身架構因為要產生亂數波型所以設計上其實會更加 困難,在面積消耗以及實際的效能表現也並沒有辦法勝過選擇 Triangular 的作 品,因此兩相比較之下,本論文還是選擇了架構簡單實現的Triangular 調變。 當確立調變波形後,便可以根據表 2.2 的結果與本論文實際電路面積消耗的 對照下建立表2.3 來選擇 ΔΣ-modulator 的階數,可以看到除了四階因為穩定性以 及面積暴增的問題導致目前沒有作品使用以外,其它一~三階都各有選擇。本論 文最後選擇了三階的ΔΣ-modulator。 表2.3 本論文選擇ΔΣ-modulator 階數的考量

max EMI reduction (paper results) Modulation profile=triangular modulator order RBW=10K RBW=100K modulator area (by my design) 1 N/A 10.48dB 1x 2 19.63dB 10.14dB 2x 3 23.44dB 14.2dB 3X 4 N/A N/A >6x

(47)

原因是雖然一二階也能夠符合規格要求,且確實面積可以做到更小,但是考 量到 6GHz 時脈電磁干擾問題會更加嚴重,應該要在設計者能有餘力下盡量降 低,且若是選擇一二階的架構。除率的變化會太過規律,而這樣規律性的變化將 會形成小數指狀突波(fractional spurs),這在電路上是很嚴重的問題,最後在面積 的部份,因為已經利用Ring-VCO 取得了先天上的優勢,所以透過這樣的優勢讓 ΔΣ-modulator 可以選擇較高階的架構來增加品質。圖 2.18 便是最後選擇的三階 ΔΣ-modulator 電路架構圖,其 overflow 可以做 8 種輸出,除率也可以更亂數的選 擇以降低小數指狀突波問題,最後設計成能控制除頻器除率在116~123 等 8 種除 率改變,而它的Z 轉換可如式 2.4 表示。 3 1) 1 ( ) ( ) ( ) (z = X z +E z ⋅ −zY (式 2.4) 圖2.18 本論文所採用的三階 ΔΣ-modulator

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2.4 展頻控制信號(Control Signal) 架構選擇與分析

本論文的目標是整體電路全積體化,當 ΔΣ-modulator 架構也確定後,希望

能將用來控制ΔΣ-modulator 的展頻控制信號(Control Signal)也以內部電路的實現

一起做在晶片裡。由2.3 節的推導可以知道要達到 5000ppm 的降頻,需要數位值 等於19 當成調變器的 5 位元輸入,但這裡有一個很重要的觀念需要說明,由於 展頻電路的中心思想是要調變時脈中心頻率,使其能量頻譜被〝平均〞展開成較 寬的頻帶,換言之總能量是不變的,只是將這相同的能量由原來集中在6GHz 的 狹窄能帶,平均的分布在5.97GHz~6GHz 這一較寬的能帶,讓原本很強的峰值功 率降下來平均分布在每一點。所以並不是固定數位值19 當輸入即可,這樣只會 單純的將中心頻率6GHz 的功率全數移到 5.97GHz,無法消除 EMI。加上從 2.3 節的討論中已經確定了調變波形是以Triangular 的型式,所以正確的輸入值是要 從 0 開始增加到 19,再以相同的速率降到 0,輸入訊號會是一個 0-19-0 的數位 訊號,這樣在頻譜上才會看到中心頻率從 6GHz 降到 5.97GHz(0~19),再從 5.97GHz 升到 6GHz(19~0)。在這次的設計中選擇引用[5],也就是圖 2.19 的架構 來實現。配合SATA-3.0 的規格,這樣的一次週期調變要在 30~33KHz 內,所以 將回授時脈25MHz 除 21 來完成( MHz 31.33KHz 2 19 21 25 = ⋅ ⋅ )。而實際電路的 post-sim 模擬結果(layout 請參考圖 3.21)如圖 2.20 所示一般,Triangular-generator 產生的 五位元訊號[A B C D E]確實在 31.92us 的週期內完成了從[0 0 0 0 0]-[1 0 0 1 1]-[0 0 0 0 0]這樣的三角變化。

(49)

圖2.19 本論文所採用的 Triangular-generator 電路架構 圖2.20 Triangular-generator 的模擬結果 Voltages (lin 0 500m 1 1.5 Voltages (lin 0 500m 1 1.5 Voltages (lin 0 500m 1 1.5 Voltages (lin 0 500m 1 1.5 Voltages (lin 0 500m 1 1.5

Time (lin) (TIME)

0 5u 10u 15u 20u 25u 30u 35u

A

B

C

D

(50)

最後將三階的 ΔΣ-modulator 與展頻控制信號 Triangular-generator 兩者合起

來,由圖 2.21 的 post-sim 模擬結果(layout 請參考圖 3.21+圖 3.24)證明了 0-19-0

的Triangular 以週期 31.92us 不斷輸入三階 ΔΣ-modulator 時,確實可以輸出-3~4

的8 種變化。 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 x 10-3 0 2 4 6 8 10 12 14 16 18 20 i ff

(a) 0-19-0 的 Triangular 以週期 31.92us 不斷輸入三階 ΔΣ-modulator

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 x 10-3 -3 -2 -1 0 1 2 3 4 (b) 三階 ΔΣ-modulator 可以輸出-3~4 的 8 種變化 圖2.21 三階 ΔΣ-modulator 的模擬結果

(51)

2.5 其它電路

分 析 到 這 邊 , 從 圖 2.22 可 知 道 本 論 文 已 完 成 了 Ring-VCO 、 Triangular-generator、ΔΣ-modulator 這三塊電路。剩下的部份並非本次設計的重 點,故在此以引用出處的方式介紹,首先PFD、CP、LF 的部份由於是 PLL 設計 裡面普遍性的一環,在此便不再敘述出處,而前置除頻器(Pre-scaler)的目地是先 將高速的時脈先降到後端除頻器適合工作的頻率,減少整體消耗的功率,在此選 擇了[27]架構,除頻器的部份則是選擇了[28]的多除數架構,本論文會在第三章 直接進入電路架構的實作以及模擬結果。 PFD+CP+LF Ring-VCO Divider Pre-scaler Triangular generator ΔΣ modulator CML_buffer 6GHz output clock ref clock fb clock Spread Spectrum Function Circuit PLL 圖2.22 本論文設計的 SSCG 整體架構

2.6 設計結果總結

在本章已經針對 Ring-VCO、Triangular-generator、ΔΣ-modulator 這三塊電路 不同的規格以及設計挑戰,並完成了電路架構選擇以及post-sim 模擬結果,各項 規格有都符合設計要求,而剩餘的其它電路也在2.5 節已經選好了架構出處,之 後的第三章,將會直接進入電路架構以及模擬結果的討論。

數據

圖 1.1 SSCG 功能示意圖          因為 EMI 是由高速時脈帶來的高強度中心頻率 fo 所產生,而展頻技術的作 法就是週期性的調變時脈中心頻率,使其不再是固定在一種頻率上,而是以平均 的方式分布在一段可控制的範圍內,這樣原本位於中心頻率的能量積分過後就會 被分散到較寬的頻帶,由於一段時間內總能量是固定的,透過分散後便可令最大 的 Peak Power 下降來達到降低電磁干擾的效果。
表 1.1  近年來在 IEEE 上發表的相關論文  (* = simulation results、RBW = Resolution Bandwidth)
圖 2.3 [24]所採用的 VCO 架構          這是一個採用負延遲技術的雙延遲路徑 Ring-VCO。(a)的電路為[24]所採用 的單一級延遲單元,可以看到 PMOS 端的輸入為 S、NMOS 端的輸入為 P,並將 三級延遲單元串接成(b)的 VCO 架構。在(b)的電路圖中可以觀察到,每一級的 NMOS 的輸入 P 端都是接到前一級的輸出,但是在 PMOS 的輸入 S 端卻是接到 前兩級的輸出,對 Ring-VCO 每一級的輸出時脈而言,其實頻率都是一樣的,只 有在相位上有差異,[24]就
圖 2.4  本論文採用的 delay-cell 小電路模型
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參考文獻

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