Ring-VCO 如何提升中心時脈頻率到 6GHz

首先要滿足 SATA-3.0 的規格要求，就表示 Ring-VCO 在 TSMC-0.18um 1P6M 這個製程下，中心頻率要能夠達到 6GHz，但是從序論的介紹中已經說明了 Ring-VCO 的振盪頻率有著

τ

∝ ⋅

f N

的關係式，而延遲單元的延遲時間τ往往會 取決於 PMOS 的切換時間不夠快速而讓頻率上不去，當然從公式上分析，減少 延遲單元的級數N 也是個增加頻率的方法，不過根據 Barkhausen 振盪準則，電 路要能起振，N 至少要兩級以上，且現實設計上往往會因為多相位的需求或者是 架構穩定性這些的外部規格考量而增加 N 值。在這次的設計裡並沒有相位上的

特殊需求，不過若是以 N=2 級的架構去實現，其振盪產生的時脈效果不會比架 構更穩定的 N=3 級來的好，因此最後在穩定性以及頻率要求中，選取了串接 3 級延遲單元， 因此當 N 值確定後，要能提高頻率的方法就是縮減 τ。

而確定了提升頻率的主要關鍵後，針對以往有對這個議題做研究的各種 IEEE 論文去做分析，並且發現在[23]這篇研究中提出了一項很有效率的方法，它 提出縮減τ 的觀念叫做「負延遲之延遲單元」(Negative Skewed Delay Cell)，基 本的理論可以用圖2.2 的電路來說明。

out -τ

in

in＇

(a) [23]提出基本Negative Skewed Delay Cell

off off off on

on off

on on

in=in＇

in in＇

out out

NMOS PMOS

conventional

skewed-delay

conventional

skewed-delay

(b) 時脈反應圖

圖2.2 用負延遲之延遲單元縮減τ 的基本理論

一般的 delay-cell 例如一個反相器，由於 PMOS 的速度較慢，比較 conventional 信號的in 端以及 out 端，就可以看到需要一段較長的反應時間讓 PMOS 導通或 關閉，而negative skewed delay cell 的想法是利用一個負延遲的效果使輸入訊號 in 變成 in’，這表示到達 PMOS 的輸入信號 in’會比 NMOS 的輸入信號 in 快，當 輸入點in 要由 high 變 low 的時候，in’已經提前變成 low 信號送給 PMOS 讓它反 應知道現在要turn on，等到 in 信號也送給 NMOS 的時候，PMOS 已經花了一段 時間反應，因此等於可以馬上跟上NMOS 的變化；同理的當輸入點 in 要由 low

變high 的時候，in’已經提前變成 high 信號送給 PMOS 讓它反應知道現在要 turn off。雖然 PMOS 要花的反應時間還是一樣那麼多，但是因為控制信號 in’的提前 輸入，讓PMOS 能夠在下一階段轉換之前就先反應，讓它能夠在 NMOS 動作時 馬上對應，整體來說就等於縮減了延遲時間τ 進而提高速度，使這樣的振盪器其 最高振盪頻率會比傳統的架構高。更進一步的，在[24]這篇研究中，以同樣的觀 念實現了一個Ring-VCO，架構如圖 2.3 所示。

Vcontrol Vdd

S+

S-P+

P-Out- Out+

M5 M1 M2M6

M3 M4

M7 M8

+ S+ Out-+ POut-+

- P-- SP-- Out+

+ S+ Out-+ POut-+

- P-- SP-- Out+

+ S+ Out-+ POut-+

- P-- SP-- Out+

(a) delay-cell (b) Ring-VCO

圖2.3 [24]所採用的 VCO 架構

這是一個採用負延遲技術的雙延遲路徑 Ring-VCO。(a)的電路為[24]所採用 的單一級延遲單元，可以看到PMOS 端的輸入為 S、NMOS 端的輸入為 P，並將 三級延遲單元串接成(b)的 VCO 架構。在(b)的電路圖中可以觀察到，每一級的 NMOS 的輸入 P 端都是接到前一級的輸出，但是在 PMOS 的輸入 S 端卻是接到 前兩級的輸出，對Ring-VCO 每一級的輸出時脈而言，其實頻率都是一樣的，只 有在相位上有差異，[24]就是利用了這樣的差異，讓相位比較提前的時脈當做控 制信號送給PMOS，實現了負延遲的觀念讓振盪頻率提升。

因為[24]利用這樣的方法所獲得的提升頻率結果是相當好的，所以本次設計 中也將引用這樣的架構來完成Ring-VCO。因此以下便對這樣的架構做了分析。

首先PMOS 對 M1、M2 形成一個 CMOS latch，而 M3、M4 的 NMOS 交互耦合 對這個latch 的閘級電壓做控制，當控制電壓 Vcontrol 降低時，latch 的力量也降 低，使得 PMOS 輸出的驅動電流增加，導致相位變化更容易，延遲時間縮減，

使得振盪頻率上升；反之Vcontrol 上升時，latch 的力量增加，相位變化更困難，

頻率自然就會降低，而振盪頻率的式2.1 可由圖 2.4 的 delay-cell 小電路模型推導。

圖2.4 本論文採用的delay-cell 小電路模型

最後這個 VCO 電路設計在 TSMC-0.18um 1P6M CMOS 製程下所獲得的 post-sim 模擬結果(layout 請參考圖 3.12) ，圖 2.5 為本論文 Ring-VCO 在 Typical-Typical(TT) 下 的 頻 率 對 電 壓 特 性 曲 線 。 它 的 曲 線 斜 率 值 (Kvco) 約 為 1GHz/V，表示說當控制電壓有一伏特的變化時，對應的頻率變化約為 1GHz。同 時也證明了它能符合一開始設計的目標，產生如圖2.6 的 6GHz 時脈。

Kvco VDD=1.8V

5 5.2 5.4 5.6 5.8 6 6.2

0.8 1 1.2 1.4 1.6 1.8

controll voltage (V)

fre qu en cy (G H z)

圖2.5 本論文Ring-VCO 的頻率對電壓特性曲線

圖2.6 本論文Ring-VCO 產生的 6GHz 時脈

圖2.7 本論文Ring-VCO 的 phase noise 模擬結果

Phase Noise; dBc/Hz, Relative Harmonic = 1

1 04 1 05 1 06 1 07

relative frequency (Hz)

− 20 . 0

− 40 . 0

−6 0 . 0

−8 0 . 0

− 10 0

− 1 20

( dBc/Hz ) (dBc/Hz)

M 0(1MHz, −87.44dBc/Hz)M 0(1MHz, −87.44dBc/Hz) M 0(1MHz, −87.44dBc/Hz) M 0(1MHz, −87.44dBc/Hz) M 0(1MHz, −87.44dBc/Hz)

relative frequency (Hz)

Voltages (lin)

200m 400m 600m 800m 1 1.2 1.4 1.6

Time (lin) (TIME)

9.955u 9.9552u 9.9554u 9.9556u

erivative=1.903871e+010 urrent Y=9.000000e-001 urrent X=9.955078e-006

Derivative=1.881003e+010 Current Y=9.000000e-001 Current X=9.955578e-006

*pll

而根據[25]理論式 2.2，本論文 Ring-VCO 其距離中心 1MHz offset 的理想 phase noise 為-95.6dBc/Hz，而圖 2.7 是實際用 Spectre-RF 模擬出來的結果，值約 為-87.44dBc/Hz。討論至此，本論文已經解決了如何提升 Ring-VCO 中心時脈頻 率到6GHz 的設計挑戰，而下一步，也就是如何對抗製程變易帶來的頻率漂移。

MHz offset at

Kvco VDD=1.8V

4

control voltage (V)

fr eque nc y ( G H z)

tt ss ff

圖2.8 本論文Ring-VCO 在不同 Corner 下頻率對電壓特性曲線