第三章 整體電路實現與模擬結果
3.8 展頻時脈產生器(Spread Spectrum Clock Generator)
3.8.2 SSCG 展頻功能驗證
啟動調變器後，如圖 3.31 所示，ΔΣ-modulator 會週期性的改變除頻器除率 進而控制PLL 重新鎖定，使得 VCO 控制電壓會有週期為 31.92us 的三角調變。
圖3.31 展頻功能啟動令 VCO 控制電壓產生三角週期調變
在觀測到這樣的現象後，一樣將調變後的輸出時脈做頻域分析，可以得到圖 3.32 證明了展頻功能啟動之後的中心頻率時脈確實降至 5.97GHz~6GHz 這段範 圍，而峰值功率也從原先的105dB 降到了 82.51dB。因此將兩者合起來看便可由 圖3.33 得知此次展頻得到的 EMI reduction 結果為 22.49dB。討論至此可以確定 不管是PLL 的鎖定或者是 SSCG 的展頻，目前在模擬上都是可運作的。
5.95 5.96 5.97 5.98 5.99 6 6.01 6.02 6.03 6.04 6.05 x 109 0
20 40 60 80 100 120
X: 5.97e+009 Y: 78.02
frequency
dB
SSCG function
X: 5.985e+009 Y: 82.51
圖3.32 展頻過後的 SSCG 輸出時脈頻域分析
5.95 5.96 5.97 5.98 5.99 6 6.01 6.02 6.03 6.04 6.05 x 109 0
20 40 60 80 100 120
frequency
dB
EMI reduction
22.49dB
圖3.33 EMI reduction 測試
在確定了兩項功能正常後，再從表 3.1 的需觀測紀錄的項目中，還剩下在展 頻期間的Random jitter(rms)@250 cycles : <12ps 的要求，這表示展頻期間內任意 取250 個週期時脈，其 rms jitter 的累積結果<12ps 即可合格。而本論文在做這項 測試時，需要注明兩個部份，第一是所有的jitter 模擬結果都是選擇了比 rms 更 嚴苛的peak-peak 最差情況來驗證規格，以確保晶片完成後有更好的結果，第二 是模擬post-sim 的時間其實跟 pre-sim 有非常大的差距，以本論文來說，完整的 SSCG 電路用 Hspice 軟體來模擬 pre-sim 會花 15 天左右，若是換成 post-sim 則會 便成 3 個月以上，雖然說可以透過降低 Hspice 的模擬精準度來快速完成 post-sim，但是這樣的做法其實就相等於使用其它精準度較低的模擬軟體，因此 本論文加入了Ultra-sim 這套軟體來輔助模擬，以表 3.2 所示，除了最終電路 SSCG 的post-sim 結果因為模擬時間過長，沒有辦法呈現 Hspice 的模擬，故以 Ultra-sim 為主外，其餘的結果皆是採取Hspice。
表3.2 Hspice 以及 Ultra-sim 的 peak-peak jitter 模擬結果比較
PLL(30000cycle) SSCG(250cycle)
Hspice Ultra-sim Hspice Ultra-sim pre-sim 4.97ps 10.77ps 8.36ps 14.37ps post-sim 6.16ps 13.51ps
9.22ps
15.68ps
首先可以看到在 PLL 測試 jitter 的部分，以 Hspice 來模擬 pre-sim 跟 post-sim 在疊了三萬的週期後的結果其實是相差很少的，表示 jitter 並沒有因為 layout 的 寄生效應而變壞太多，若是用Ultra-sim 來做相同的驗證，可以發現不管是 pre-sim 或 post-sim 都跟 Hspice 有著特定倍率的差距，這是因為兩套模擬軟體精準度的 設定不同，因此模擬結果有著倍率上誤差。所以本論文在Random jitter(rms)@250 cycles : <12ps 這項測試上，是將 Ultrasim 模擬的結果，以實際模擬結果的倍率誤
~2.2X
~2.2X
~1.7X
~1.7X
差反推回去，藉此判斷若是能夠用 Hspice 成功跑完模擬，合理來說其結果是可 以在SATA-3.0 要求的 12ps 內的。圖 3.34 為 Ultrasim 在展頻時任意取 250 個週 期所做的peak-peak 結果。以上述理論推論回去其值約為 9.22ps，可以看到展頻 功能確實帶來了jitter 的增加。
圖3.34 展頻期間內任意取 250 個週期時脈的 peak-peak jitter