量測平台設置以及 PCB 版設計分析

量測平台的建立可用圖 4.1 做說明。本晶片是採取 TSMC-0.18um 的製程，

因此設計時就讓所有電路的輸入電源為 1.8V，而電壓供應器(Keithley 2400 or Battery)提供所需的電源。再來利用石英振盪器(ASD3_25MHz_ECT) 產生 25MHz 的ref flock。而輸出的時脈部分有分成兩種，一是驗證 PLL 鎖定功能的 fb clock，

二是VCO 的 output-clock。這部份則要有時域跟頻域的分析，時域量測以示波器 (Tektronix_DPO 70804)來觀察時脈波形以及 jitter。頻域部份是透過頻譜分析儀 (Agilent_E4407B) 來觀察能量強度跟展頻後的 EMI reduction。

圖4.1 晶片量測示意圖

當然上面的分析是建立在以 PCB 版量測的思維上，而在 3.8 節呈現電路完 整layout 圖時，也提到本晶片有針對下探針的量測可能進行設計，因此若是有需 要，也能夠使用圖4.2 的方式進行探針量測。在設計上特意將電源線擺放左右兩 邊，而所有的偏壓以及輸入信號都在下方，讓上方的VCO 輸出時脈經由探針直 接傳送到儀器，可以避開 PCB 之類的外部負載。相關的儀器設備將可經由國家 晶片系統設計中心(National Chip Implementation Center, CIC)商借提供。

Support by CIC (http://www.cic.org.tw)

20GHz RFIC Parameter Measurement System 1. 4-Port Network Analyzer (Agilent-5230A) 2. Noise Figure Analyzer (Agilent-N8975A) 3. Signal Generator (Agilent-E8247C)

4. Synthesized Signal Generator (Wiltron-68347B) 5. Spectrum Analyzer (Agilent E4407B)

G S G S G

Power line Power line

Signal .

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Bonding wire Bonding wire

Probe

圖4.2 探針量測示意圖

在確定了上面的量測平台設置後，便可以開始進入 PCB 的設計。圖 4.3 是 本論文用來量測SSCG 的 PCB 版，它是使用 FR4 的四層板，版厚為 8mm。同時 也針對了高頻傳輸相當重視的阻抗匹配作了設計，在VCO 輸出時脈的路徑上作 了線寬上的調整(19mil，此數值由廠商提供)，令其輸出負載盡量接近 50 歐姆。

chip crystal

圖4.3 本論文設計用來量測SSCG 的 PCB 電路版

從板上可以看到已將各元件的電源線獨立分開放置在兩旁。Output+ - clock 則是VCO 的 6GHz 時脈差動輸出，可以看到輸出路徑在 PCB 板上並沒有對稱排 列，這是本論文量測上的特殊考量。因為雖然設計的VCO 能夠提供差動輸出對，

但是因為SMA 接頭有一定的佔用空間，若是要求輸出路徑兩端以對稱排列的形 式，則不可避免會遇到路徑無法都走直線，一定會有轉折的情況發生，而高頻信 號在路徑轉折處會有很大的衰減，考慮到本論文需要量測的 PLL 以及展頻功能 只需要一端信號正常便可進行驗證，因此選擇讓Output-這端在 PCB 版上可以直 線傳輸，確保有最好的傳輸品質。在中間擺放晶片處也有對下針bonding wire 的 需求，以廠商提供的規格將間距放大讓探針能順利放入。分析至此，本論文所設 計的PCB 版大致如上所述，因為當時在設計輸出端時已經有針對下針，Bias-Tee

元件等不同的外部負載做考慮，同時也將產生ref clock 的 crystal 做在版子上，

可說只需要提供電源再打開 crystal 便可以開始量測。以下將進入正式的晶片量 測，圖4.4 為最後設計完成的 SSCG 實做晶片 Die photo，而圖 4.5 則為量測實境。

圖4.4 本論文的SSCG 晶片 die photo (Chip area : 933um×933um)

圖4.5 量測實境